TWI830380B - 立體式源極接觸結構之製程方法 - Google Patents

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Abstract

一種立體式源極接觸結構之製程方法，其係適於在一功率元件之金氧半場效電晶體結構中形成具有階梯狀立體結構的源極接觸金屬。此製程方法依序通過一微影蝕刻製程與淺溝槽蝕刻製程形成接觸金屬窗區，並可選擇性地通過採用一側向蝕刻製程，或提供側壁墊層爾後再將其去除的方式，增加源極接觸金屬沉積時的橫向表面接觸。同時，基於淺溝槽蝕刻製程所暴露出的縱深表面可增加源極接觸金屬沉積時的縱向接觸，本發明可成功製作出一種立體式的源極接觸結構，應用本發明可有效地縮小電晶體單元間距，並廣泛應用於具有金氧半場效電晶體結構之功率元件。

Description

立體式源極接觸結構之製程方法
本發明係有關於一種金屬與源極接觸結構及其製程技術，特別是有關於一種能夠在功率元件表面製作出一種立體式的源極接觸結構之製程方法。
按，高功率金氧半場效電晶體根據其通道型式，基本上可分為兩種基本類型，其中一種為平面通道的垂直雙重擴散式金氧半場效電晶體（Vertical Double Diffused Metal Oxide Semiconductor Field Effect Transistor，VDMOSFET），另一種為垂直通道的溝槽式閘極金氧半場效電晶體（U-shaped Metal Oxide Semiconductor Field Effect Transistor，UMOSFET）。一般來說，高功率元件導通狀態的總電阻愈小愈好，而元件面積愈大，電阻自然愈低，但是在達到相同的導通電流之前提下時，元件面積愈大則意味著成本愈高，因此，評估功率元件性能的導通電阻一般而言會以「單位面積」的電阻為準，稱之為：特徵導通電阻（R on,sp(ohm-cm 2)），當特徵導通電阻（R on,sp）的值愈低時，則表示元件技術愈好。
而為了達到高導通電流，功率元件通常會並聯大量基本單元的電晶體元件，請參閱本發明附圖第1圖所示，而其中，當單元間距（cell pitch）11的長度愈短時，則可使得單位面積的單元密度愈高，特徵導通電阻會愈低。因此，如何能有效「縮短單元間距」係為降低高功率元件之特徵導通電阻的關鍵技術之一。
大抵而言，現有技術中已提出數種縮短單元間距的做法，若以一VDMOSFET為例，其做法包含可以：縮短通道長度、縮小閘極和源極重疊長度、縮小相鄰的P型基體（P-body）間距、縮小接觸窗寬度、縮小金屬與P型基體接觸寬度、以及縮小金屬與源極接觸寬度等等。基於接觸電阻（R CS）會與接觸面積（A C）呈反比，因此在縮小金屬與源極接觸寬度的同時，亦會增加接觸電阻；同時，也會因為接觸窗的縮小而增加接觸窗製程以及金屬化製程的難度，使其製程複雜度大幅上升。有鑒於此，此種作法通常會受限於接觸窗的最小寬度、金屬與源極間的接觸阻抗等條件，使其無法再往下進行微縮。
除此之外，已知現有標準的源極金屬接觸製程如下：在完成所有的離子植入以及閘極製程之後，沉積一層介電層，接著以微影蝕刻製程形成源極接觸窗，接著進行金屬沉積，通常是金屬鎳，並通過高溫退火後讓該金屬鎳與碳化矽反應形成鎳-金屬矽化物（Ni-silicide），之後，再將未反應的金屬鎳去除，形成如本發明附圖第2圖所示之結構。其中，所形成的鎳-金屬矽化物211在第2圖中係以實心填滿示之。為了確保源極和閘極隔離，源極接觸窗的邊緣和閘極邊緣必須要留有足夠的間距S，該間距S通常約介於0.5微米至1.0微米之間。與此同時，接觸窗和源極之間亦要有足夠的重疊，以降低金屬和源極的接觸電阻，標示如第2圖中所示之”O”，該重疊長度O通常約介於0.5微米至2.0微米之間。同時，基於現有專利與文獻已公開的做法，其中，改善源極接觸電阻並縮小單元間距的作法，均係採用自動對準（self-align）的概念，以期在相同的單元間距下，能夠得到最大的接觸面積。因此，接觸窗圖案和源極圖案的間距通常會受兩次微影製程的對準誤差以及兩次的微影/蝕刻線寬控制所影響，承以前述第2圖所舉之例子而言，如果該重疊長度O的最小值為0.5微米，對準誤差以及製程誤差有0.2微米，那麼便必須設計重疊長度O至少有（0.5微米+0.2微米=0.7微米）。即便如此，當製程中產生有對準偏差時，使得源極左、右兩側的接觸面積不同，從而使得接觸電阻不同，則亦會導致電流不均勻，引發元件可靠度不佳的問題，如此一來便引發一連串的負面效應。由此觀之，可以顯見，針對現行的功率元件而言，如何能有效「縮短單元間距」，同時避免上述所言之各種負面效應及缺失的發生，對本領域之技術人士來說，確實具有其重要性。
有鑒於此，考慮到上述所列之眾多問題點，極需要採納多方面的考量。故，本申請案之發明人係有感於上述缺失之可改善，且依據多年來從事此方面之相關經驗，悉心觀察且研究之，並配合學理之運用，而提出一種設計新穎且有效改善上述缺失之本發明，其係揭露一種新穎的製程方法，並通過此創新的製程技術，可以在相同的接觸面積條件下，有效縮短單元間距，與此同時，解決諸多現有技術所存在已久的缺失，其具體之架構及實施方式，本申請人將提供詳述於下。
為解決習知技術存在的問題，本發明之一目的係在於提供一種新穎的製程技術，其係有關於在金屬與源極間形成一種立體式的源極接觸結構，藉由採用本發明所公開之製程方法，能夠在相同的接觸面積條件下，有效縮小單元間距，並且維持左右的源極具有相同的接觸面積，同時，可在不增加製程困難度的情況下，亦維持此種製程技術的低複雜度（low complexity）。
依據本發明所公開之製程技術，其中，在本發明之一實施態樣中，可以利用接觸金屬窗區中的碳化矽淺溝槽蝕刻以及介電層的側向蝕刻技術，使得源極接觸金屬除了從碳化矽表面接觸源極外，更增加了縱向的接觸。依據本發明所提供之製程技術，在相同的接觸面積條件下，可以縮小單元間距約0.6微米至1.0微米，約佔單元間距的10%至 20%，並可維持左右源極相同的接觸面積。
又一方面而言，在本發明之另一實施態樣中，亦可以選擇藉由在介電層之側壁設置有側壁墊層，以進行淺溝槽蝕刻，並在碳化矽淺溝槽蝕刻完成後，再將該等側壁墊層去除，從而暴露出金屬源極表面接觸區，以藉此增加源極接觸金屬沉積時的橫向表面接觸。
基於該等製程技術，本發明係成功製作出一種立體式的源極接觸結構，通過採用本發明所公開之立體式的源極接觸結構及其製程方法，不僅能夠降低接觸金屬窗區的深寬比，有利於後續金屬的沉積；本發明所揭露之技術方案，亦可以有效地應用於各種半導體元件中的垂直雙重擴散式金氧半場效電晶體（VDMOSFET）和溝槽式閘極金氧半場效電晶體（UMOSFET），並且，亦可廣泛及於其他具有該垂直雙重擴散式金氧半場效電晶體和溝槽式閘極金氧半場效電晶體元件結構之功率電晶體元件中，如：絕緣閘極雙極性電晶體（Insulated Gate Bipolar Transistor，IGBT）等，使該電晶體結構中的源極接觸金屬具有階梯狀之一立體結構。
除此之外，就實際應用層面上而言，通過本發明所揭露之立體式源極接觸結構之製程方法，更可進一步地廣泛應用於高功率元件，凡具有一垂直雙重擴散式金氧半場效電晶體或一溝槽式閘極金氧半場效電晶體結構者，甚至大抵在其半導體元件之表面具有金氧半場效電晶體結構的其它功率元件亦可採用，使本發明所形成之「具有階梯狀的立體結構」係可適於該垂直雙重擴散式金氧半場效電晶體或該溝槽式閘極金氧半場效電晶體之源極接觸金屬製程。
鑒於以上，依據本申請人所揭露之製程技術，其係主要為一種適於功率元件的製程方法，旨在使其源極接觸金屬可具有階梯狀之一立體結構。所述之製程方法包括以下步驟：首先，提供一半導體基板，並在其上依序形成有一磊晶層以及一基體區；之後，在該基體區中埋設有一井型區，之後，在該井型區上依序形成有一源極重摻雜區與一上介電層。隨後，通過在該功率元件中形成一接觸金屬窗區，使所述的上介電層係藉由該接觸金屬窗區被間隔且隔離為一第一介電層與一第二介電層，以及該源極重摻雜區亦藉由該接觸金屬窗區被間隔且隔離為一第一重摻雜區與一第二重摻雜區。
其中，所述的第一介電層係形成於該第一重摻雜區上，所述的第二介電層係形成於該第二重摻雜區上，並且，第一介電層與第一重摻雜區之接觸長度係小於該第一重摻雜區之長度，以暴露出一第一金屬源極表面接觸區。第二介電層與第二重摻雜區之接觸長度係小於該第二重摻雜區之長度，以暴露出一第二金屬源極表面接觸區。於此，在此結構之基礎上，本發明便可接續沉積一源極接觸金屬，並使得該源極接觸金屬形成於該第一介電層與該第二介電層之間、該第一重摻雜區與該第二重摻雜區之間、以及該井型區之上。根據本發明之製程技術，所沉積之源極接觸金屬便可至少覆蓋所述的第一金屬源極表面接觸區、第二金屬源極表面接觸區、沿著該第一重摻雜區與該第二重摻雜區之一縱深表面、以及該第一重摻雜區與該第二重摻雜區之間的一間隔表面，使所形成的源極接觸金屬係具有階梯狀之一立體結構。
依據本發明所公開之製程技術，其中，所使用之半導體基板、磊晶層、第一重摻雜區與第二重摻雜區係具有一第一半導體型，基體區與井型區係具有一第二半導體型，第一半導體型與第二半導體型係為相異之導電型態。換言之，本發明並不以其導電型態為N型或P型為限制，依據本發明所公開之技術方案，以下，本申請人所公開本發明所揭之實施例，僅係以N型碳化矽作為半導體基板材質為一示範例進行本發明之技術說明，其目的係在於為了使本領域之人士可充分瞭解本發明之技術思想，而並非用以限制本發明之應用。換言之，本發明所公開之製程方法，其係可應用於不限N型碳化矽之半導體基板材質，基於相同原理，亦可廣泛及於各種半導體材料，包含N型通道或P型通道之電晶體元件，及其他半導體材料所製成之基板，例如：矽、氧化鎵（Ga 2O 3）、氮化鋁（AlN）、以及鑽石（Diamond）基板等等。
其中，詳細而言，根據本發明之一實施例，在一實施態樣中，本發明係可通過採用下列步驟來形成所暴露出的第一金屬源極表面接觸區與第二金屬源極表面接觸區。(a1)：依序針對該上介電層與該源極重摻雜區進行一微影蝕刻製程及一淺溝槽蝕刻製程，以分割該上介電層與該源極重摻雜區，並在其中形成間隔（源極接觸窗）。之後，(a2)：針對形成該間隔（源極接觸窗）後之上介電層進行一側向蝕刻製程，以暴露出所述的第一金屬源極表面接觸區與第二金屬源極表面接觸區，從而形成所述第一介電層與第二介電層。其中，所述的側向蝕刻製程例如可通過一濕蝕刻來進行。
抑或是，根據本發明之另一實施例，在另一種實施態樣中，則本發明係可選擇通過採用下列步驟來形成所暴露出的第一金屬源極表面接觸區與第二金屬源極表面接觸區。(b1)：首先，針對該上介電層進行一微影蝕刻製程，以將該上介電層分割並間隔為相異二側之第一介電層與第二介電層（打開源極接觸窗）。之後，(b2)：在該第一介電層與該第二介電層之相對側壁上各自沉積有一側壁墊層；(b3)：沿著所述的二該側壁墊層之相對表面進行一淺溝槽蝕刻製程，以通過該淺溝槽蝕刻製程使源極重摻雜區被分割並間隔為相異二側之第一重摻雜區與第二重摻雜區（源極接觸窗往下延伸）；以及(b4)：最後，將所使用的二該側壁墊層去除，以在去除側壁墊層後暴露出所需的第一金屬源極表面接觸區與第二金屬源極表面接觸區。其中，在此實施態樣中，所述的淺溝槽蝕刻製程例如可通過一電漿蝕刻步驟來進行。側壁墊層之材質例如可包括：氮化矽、二氧化矽、鎳、以及在進行該淺溝槽蝕刻製程時不會被去除的材料。
其中，在進行(b4)步驟將側壁墊層去除時，本發明例如可藉由採用一熱磷酸，以將該等側壁墊層進行去除。
鑒於以上所述，本發明係藉由採用上述兩種製程方法其中之一，皆可成功形成所需的第一金屬源極表面接觸區與第二金屬源極表面接觸區，並使其暴露出來，以供後續源極接觸金屬沉積於其上。依據本發明之實施例，所暴露出的第一金屬源極表面接觸區與第二金屬源極表面接觸區，其長度大約是介於0.2微米至1.0微米之間，較佳地可為0.3微米。同時，基於所形成的第一金屬源極表面接觸區與第二金屬源極表面接觸區，本發明係有效地增加源極接觸金屬沉積時的橫向表面接觸。
另一方面而言，通過採用所述的淺溝槽蝕刻製程，本發明亦同時暴露出沿著該第一重摻雜區與該第二重摻雜區之一縱深表面，該縱深表面之深度則大約是介於0.2微米至0.5微米之間。藉由淺溝槽蝕刻製程暴露出具有足夠深度的該縱深表面，本發明係有效地增加源極接觸金屬沉積時的縱向表面接觸。一般而言，本發明進行淺溝槽蝕刻製程時的蝕刻深度係不少於該第一重摻雜區與該第二重摻雜區之厚度，以期能夠暴露出足夠深度的縱深表面。
總括來說，根據本發明所公開之製程技術，其係可應用於功率元件的半導體基板，其材質例如可以為：矽基板、碳化矽基板、氧化鎵基板、氮化鋁基板、或者鑽石基板。所沉積的源極接觸金屬，在本發明之一實施例中，其材質例如可為一種鎳-金屬矽化物。
緣此，通過本發明所公開之形成該立體式源極接觸結構之製程方法，其所能應用之電晶體元件種類例如可及於：垂直雙重擴散式金氧半場效電晶體、溝槽式閘極金氧半場效電晶體，甚或其他具有該垂直雙重擴散式金氧半場效電晶體結構或溝槽式閘極金氧半場效電晶體結構之功率電晶體元件，如：絕緣閘極雙極性電晶體。總的來說，熟習本技術領域之具備通常知識的技術人士能夠在不脫離本發明精神之前提下，根據本發明所披露之技術方案進行適當的修飾或變化，惟其變化例仍應隸屬本發明之發明範疇。本發明並不以該等所揭之參數及其條件、以及應用所屬領域為其限制。
鑒於上述技術特徵，可以顯見，本發明主要係公開了一種立體式的源極接觸結構、以及形成該立體式源極接觸結構的製程技術，通過此等製程技術方案，本發明可以實現在相同的接觸面積條件下，有效縮小單元間距的發明目的，同時，亦維持左右的源極具有相同的接觸面積，並降低製程困難度。
底下，本申請人係進一步藉由所揭露之具體實施例配合所附的圖式詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
以上有關於本發明的內容說明，與以下的實施方式係用以示範與解釋本發明的精神與原理，並且提供本發明的專利申請範圍更進一步的解釋。有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
其中，參考本發明之優選實施例，其示例係於附圖中示出，並在其附圖與說明書中，本發明係盡可能使用相同的附圖標記指代相同或相似的元件。
以下本發明所公開之實施方式係為了闡明本發明之技術內容及其技術特點，並為了俾使本領域之技術人員能夠理解、製造、與使用本發明。 然而，應注意的是，該些實施方式並非用以限制本發明之發明範疇。 因此，根據本發明精神的任何均等修改或其變化例，亦應也當涵蓋於本發明之發明範圍內，乃合先敘明。
本發明係揭露一種立體式源極接觸結構之製程方法，其係適於一功率元件，並在該功率元件中形成一立體結構之源極接觸金屬。基於本發明，其係針對現行金屬與源極間的接觸結構作一改良，本發明乃旨在維持相同的接觸面積條件下，能夠有效率地縮小單元間距，並且，在能夠降低製程困難度的優勢下，亦能維持左右的源極具有相同的接觸面積，實現本發明極佳之發明功效。基於本發明之核心技術乃在於針對所述的源極金屬接觸結構及其製程方法進行改良，關於電晶體結構中其餘離子植入區域及閘極製程等步驟皆與現行標準製程一致，故本申請人僅針對其中進行改良之處，如第3圖中所示之源極接觸區域331所繪製區域，茲進行詳細說明如後。
請參見第4圖所示，其係公開本發明立體式源極接觸結構之製程方法的步驟流程圖。依據本發明之製程技術，形成立體式源極接觸結構的方法，總括而言，包括步驟S402、S404、S406、S408。首先，在步驟S402至步驟S404中，依序提供功率元件之一半導體基板、以及位於其上的磊晶層以及基體區。之後，在基體區中埋設有一井型區，並且，隨後在該井型區上依序形成有源極重摻雜區與上介電層。在步驟S406中，本發明係於該功率元件中形成有一接觸金屬窗區，以通過該接觸金屬窗區，將上介電層與源極重摻雜區進行分割與形成間隔，同時，藉由該接觸金屬窗區的形成，增加後續源極金屬沉積時的縱向接觸與橫向表面接觸。如此一來，在步驟S408中，當進行源極接觸金屬的沉積時，便可使該源極接觸金屬同時於縱向接觸源極與橫向表面接觸源極，形成具有階梯狀之一立體結構，也就是本發明所提供之立體式的源極接觸結構。
依據本發明所揭露之立體式源極接觸結構的製程方法，其係可適用並應用於一功率元件，以在該功率元件中形成一立體結構之源極接觸金屬。為了能夠使本技術領域具通常知識之人士能較為明確且精要地理解本發明詳細之實施方式，以下本申請人係提供以一基本的VDMOSFET結構作為解釋本發明技術思想的示範例進行說明，惟該示範例並不用以侷限本發明之發明範圍，本申請人係在此合先敘明。
其中，針對如何增加源極金屬沉積時的橫向表面接觸，本申請人在以下的段落中，係提供至少兩種不同的製程方法，以供參考。
首先，請參照第5圖至第9圖所示，其係為根據本發明第一實施例之製程方法所對應之結構示意圖。如該等附圖所示，本發明首先係提供如第5圖所示之一電晶體結構，其係具有一半導體基板80以及依序形成於該半導體基板80上的磊晶層82與基體區84。其中，依據本發明之一較佳示性的實施例中，其係例如可以採用N型重摻雜的碳化矽材料作為此半導體基板80（附圖中係以”N+ sub”示之）之材質，並在此半導體基板80的正面以磊晶方式成長一N型碳化矽磊晶層82（附圖中係以”N-epi”示之），之後，再通過P型基體離子植入製程（body implantation）以形成所示的基體區（附圖中係以”P-body”示之）84。惟值得說明的是，所述的半導體基板80之材質並不以N型碳化矽為限，其他大抵以寬能隙半導體材料，如：氧化鎵（Ga 2O 3）、氮化鋁（AlN）、以及鑽石（Diamond）等材質；甚或直接以半導體矽（Si）材料所製成的基板，皆可應用於本發明所屬領域，關於本發明以下示範例之說明僅是以N型碳化矽材料作為一種實施態樣，以進行本發明之技術說明。基於同樣的技術原理，本領域具通常知識之技術人士自然可在本發明之教示下將其應用於P型半導體基板之電晶體元件，本發明在此不予贅述。
之後，本發明接續於所述的基體區84中形成有一井型區（圖中係標示為”P+”）87，並且，在該井型區87上再依序沉積有一源極重摻雜區（圖中係標示為”N+”）86與一上介電層（圖中係標示為”ILD”）89。根據本發明之實施例，所述的井型區87係可通過特定的製程步驟使其埋設於基體區84中，從而使得後續形成之源極重摻雜區86係直接沉積並形成於所述的井型區87上，於此，形成本發明第一實施例如第5圖所示之結構。
其中，本發明所公開附圖第6圖、第7圖至第8圖所示結構，係對應本發明第4圖中步驟S406所述：如何於該功率元件中形成接觸金屬窗區的結構示意圖。以下關於此技術方案之詳細說明，請一併參照第10圖所示之流程步驟圖所述。首先，如步驟S1002所述，本發明在此實施例中，係依序針對所述的上介電層89與該源極重摻雜區86進行一微影蝕刻製程及一淺溝槽蝕刻製程，以將所述的上介電層89與該源極重摻雜區86進行分割，並在其中形成間隔（即源極接觸窗）。其中，第6圖所示，係公開本實施例通過採用一微影蝕刻製程（lithography process）L1以在上介電層89中打開源極接觸窗之示意圖。第7圖所示，係公開本實施例通過採用一淺溝槽蝕刻製程（shallow trench etching process）ST1，蝕刻源極重摻雜區86（N+碳化矽）之示意圖。
其中，更進一步來看，藉由本發明採用如第7圖所示的淺溝槽蝕刻製程ST1，其係可將前述的源極重摻雜區86間隔為相異二側之第一重摻雜區86A與第二重摻雜區86B，與此同時，也暴露出沿著該第一重摻雜區86A與該第二重摻雜區86B之一縱深表面700以及該第一重摻雜區86A與該第二重摻雜區86B之間的一間隔表面800。根據本發明之實施例，一般而言，在此步驟中，本發明是沿著第6圖中所形成之源極接觸窗接續進行第7圖之淺溝槽蝕刻製程ST1，以通過該往下延伸的源極接觸窗與淺溝槽蝕刻製程ST1將源極重摻雜區86間隔為相異二側之第一重摻雜區86A與第二重摻雜區86B，與此同時，藉由該淺溝槽蝕刻製程ST1暴露出沿著該第一重摻雜區86A與該第二重摻雜區86B之縱深表面700、以及該第一重摻雜區86A與第二重摻雜區86B之間的間隔表面800。在本發明之一較佳實施例中，本發明係可通過藉由淺溝槽蝕刻製程ST1蝕刻源極重摻雜區（N型碳化矽），並且控制該淺溝槽蝕刻製程ST1的蝕刻深度，使該蝕刻深度通常會略微超過（不少於）第一重摻雜區86A與第二重摻雜區86B之厚度D，使其能夠暴露出沿著該第一重摻雜區86A與第二重摻雜區86B之縱深表面700，並使其具有足夠的深度。依據本發明之較佳實施例，該縱深表面700之深度L MW大約在0.2微米至0.5微米之間。
有鑑於此，本發明係成功地藉由所述的淺溝槽蝕刻製程ST1形成所暴露出的該縱深表面700，由此增加了後續源極金屬沉積時的縱向接觸。
之後，再如第10圖中之步驟S1004所述，本發明接著針對形成該源極接觸窗後之上介電層進行一側向蝕刻製程，從而形成如第8圖所示之結構，使前述之上介電層89係經由該側向蝕刻製程形成相異二側的第一介電層88A與第二介電層88B。於此，在本發明之實施例中，本發明人係提供所述之第一介電層88A與第二介電層88B為一梯形結構之實施態樣。
此時，如第8圖所示，一接觸金屬窗區WD係形成於該功率元件之電晶體結構中，使所述的上介電層89係藉由該接觸金屬窗區WD的形成而被間隔為一第一介電層88A與一第二介電層88B，該源極重摻雜區86亦藉由該接觸金屬窗區WD的形成而被間隔為第一重摻雜區86A與第二重摻雜區86B。
其中，如第8圖所示，第一介電層88A係形成於該第一重摻雜區86A上，第二介電層88B係形成於該第二重摻雜區86B上，並且，該第一介電層88A與該第一重摻雜區86A之接觸長度係小於該第一重摻雜區86A之長度，以暴露出一第一金屬源極表面接觸區801，該第二介電層88B與該第二重摻雜區86B之接觸長度係小於該第二重摻雜區86B之長度，以暴露出一第二金屬源極表面接觸區802。在此步驟中，本發明係成功地藉由側向蝕刻製程所暴露出的該第一金屬源極表面接觸區801與該第二金屬源極表面接觸區802，增加後續源極金屬沉積時的橫向表面接觸。
詳細來看，如本發明在此第一實施例中所呈，在此實施例中，基於所暴露出的第一金屬源極表面接觸區801與第二金屬源極表面接觸區802係藉由通過一側向蝕刻製程來形成，又該側向蝕刻製程例如可藉由一濕蝕刻步驟來進行，本發明便可使得源極表面的碳化矽暴露出來適當長度，也就是本案中所公開之第一金屬源極表面接觸區801與第二金屬源極表面接觸區802之長度L MS，依據本發明之實施例，藉由控制該側向蝕刻製程之製程參數可調整所暴露出的第一金屬源極表面接觸區801與第二金屬源極表面接觸區802之長度L MS，一般來說，該長度L MS大約介於0.2微米至1.0微米之間，其中，較佳地，可控制為0.3微米。本發明便能藉由側向蝕刻製程所暴露出的第一金屬源極表面接觸區801與第二金屬源極表面接觸區802，增加後續源極金屬沉積時的橫向表面接觸。
更進一步來看，依據本發明之實施例，一般而言，所暴露出的第一金屬源極表面接觸區801與第二金屬源極表面接觸區802之長度L MS會與介電層進行側向蝕刻的製程參數有關，所暴露出之縱深表面700的深度L MW則會與源極重摻雜區（N+）進行淺溝槽蝕刻的製程參數有關，一般來說，該淺溝槽蝕刻製程的蝕刻深度會略微超過（不少於）該第一重摻雜區86A與該第二重摻雜區86B之厚度D，以暴露出具有足夠深度L MW的縱深表面700。
因此，如本發明第4圖中所示步驟S408所述，本發明便可在此結構的基礎上進行源極接觸金屬的沉積製程，從而形成如本發明附圖第9圖所示之源極接觸金屬90。有鑑於此，本發明所形成之源極接觸金屬90便可至少覆蓋所述的第一金屬源極表面接觸區801、第二金屬源極表面接觸區802、沿著該第一重摻雜區86A與第二重摻雜區86B之該縱深表面700、以及第一重摻雜區86A與第二重摻雜區86B之間的間隔表面800，並使其具有如階梯狀之立體結構。承如本發明前述所公開之技術方案，該源極接觸金屬90的形成，例如可通過沉積接觸金屬，例如金屬鎳（Ni），並經過高溫退火形成鎳-金屬矽化物（Ni-silicide），之後，再以選擇性蝕刻去除未反應的金屬鎳，便能形成如第9圖所示之源極接觸金屬90，其係為一種具有階梯狀的立體結構。之後，後續步驟乃與現行的VDMOSFET相同，本領域之技術人士可於後續製程中陸續進行閘極接觸窗微影、蝕刻，厚金屬沉積，金屬層微影蝕刻等等步驟。
其中，在此實施例中，為了進一步地容許較大的接觸金屬窗區圖案，同時亦能有利於在進行接觸窗微影蝕刻的製程需求，本發明係提供所示之井型區87的寬度是略為寬於（大於）接觸金屬窗區WD之底部寬度的實施態樣；惟本發明並不以此為限。在本發明之其他實施例中，則所示之井型區87的設計寬度也可以選擇性地略窄於該接觸金屬窗區WD之底部寬度，請參照本申請人再提供之一實施態樣，如第11圖所示，該圖示係公開本發明另一實施例當井型區之寬度係窄於接觸金屬窗區之底部寬度的結構示意圖，則同樣地亦可用以實施本發明形成一立體式源極接觸結構之發明功效。
另一方面而言，依據本發明所公開之技術方案，所述的第一介電層與第二介電層亦不以形成前述的梯形結構為限，在本申請案之其他實施例中，第一介電層與第二介電層亦可選擇性地經適當蝕刻而形成其他種之外觀形狀。本領域具通常知識之技術人員當可在理解該領域之製程後自行修飾之。
又再一方面而言，針對如何增加源極金屬沉積時的橫向表面接觸，本申請人在以下的段落中，係再進一步地提供本發明第二實施例之製程方法，茲詳細說明如後。
其中，為了能夠使本領域之技術人士能更進一步地理解本發明第二實施例所公開之技術，以下之相關說明請一併參照請對應參照第12圖至第17圖所示，其係為根據本發明第二實施例之製程方法所對應之結構示意圖。如該等附圖所示，本發明首先係提供如第12圖所示之一電晶體結構，其係具有如前所述之一半導體基板80以及依序形成於該半導體基板80上的磊晶層82與基體區84。在此第二實施例中，本申請人同樣地係提供N型碳化矽材料作為該電晶體結構之一示性例進行說明，惟本發明亦不以此為限。一井型區87係埋設於所述基體區84中，使得後續形成之源極重摻雜區86係直接沉積並形成於所述的井型區87上。之後，上介電層89係沉積於該源極重摻雜區86上，於此，形成本發明第二實施例如第12圖所示之結構。
之後，第13圖至第16圖所示結構，係對應本發明第4圖中步驟S406所述：如何於該功率元件中形成接觸金屬窗區的結構示意圖。以下關於此技術方案之詳細說明，請一併參照第18圖所示之流程圖中所公開之該等步驟所述，首先，請參照第13圖所示，本發明在此第二實施例中，係首先針對前述之上介電層89進行一微影蝕刻製程L1，以在上介電層89中打開源極接觸窗，同時將該上介電層89分割並間隔為相異二側之第一介電層88A與第二介電層88B（如第18圖之步驟S1802所述）。
之後，如第14圖所示，本發明接著於所述之第一介電層88A與第二介電層88B之相對側壁上各自沉積有一側壁墊層（spacer）140（如第18圖之步驟S1804所述）。然後，再如第15圖所示，沿著該二側壁墊層140之相對表面進行一淺溝槽蝕刻製程ST1，使前述之源極重摻雜區86被分割並間隔為相異二側之第一重摻雜區86A與第二重摻雜區86B（如第18圖之步驟S1806所述）。依據本發明之實施例，其中，所述的淺溝槽蝕刻製程ST1例如可通過一電漿蝕刻（plasma etching）步驟進行。並且，通過所述的淺溝槽蝕刻製程ST1以及向下延伸蝕刻的源極接觸窗，從而暴露出沿著該第一重摻雜區86A與該第二重摻雜區86B之縱深表面700以及該第一重摻雜區86A與該第二重摻雜區86B之間的間隔表面800。與前一實施例相同的，所暴露出之縱深表面700的深度L MW會與源極重摻雜區（N+）進行淺溝槽蝕刻的製程參數有關，一般來說，該淺溝槽蝕刻製程ST1的蝕刻深度會略微超過（不少於）該第一重摻雜區86A與該第二重摻雜區86B之厚度D，以暴露出具有足夠深度L MW的縱深表面700。依據本發明之較佳實施例，該縱深表面700之深度L MW大約在0.2微米至0.5微米之間。
緣此，之後再如第16圖所示，本發明接續去除該些側壁墊層140，並在這些側壁墊層140被去除之後，本發明便可從而暴露出第一金屬源極表面接觸區801與第二金屬源極表面接觸區802（如第18圖之步驟S1808所述）。於此，如該等附圖所示，在本發明之第二實施例中，本發明人係提供所述之第一介電層88A與第二介電層88B為一矩形結構之實施態樣。
此時，如第16圖所示，接觸金屬窗區WD係形成於該功率元件之電晶體結構中，使所述的上介電層89係藉由該接觸金屬窗區WD的形成而被間隔為一第一介電層88A與一第二介電層88B，該源極重摻雜區86亦藉由該接觸金屬窗區WD的形成而被間隔為第一重摻雜區86A與第二重摻雜區86B。其中，第一介電層88A係形成於第一重摻雜區86A上，第二介電層88B係形成於第二重摻雜區86B上，並且，第一介電層88A與第一重摻雜區86A之接觸長度係小於第一重摻雜區86A之長度，以暴露出第一金屬源極表面接觸區801，第二介電層88B與第二重摻雜區86B之接觸長度係小於第二重摻雜區86B之長度，以暴露出第二金屬源極表面接觸區802。有鑒於此，在此第二實施例中，本發明係成功地藉由：沉積側壁墊層後，沿著該些側壁墊層之相對表面進行淺溝槽蝕刻製程，之後，再將該些側壁墊層去除的製程方法，而形成所暴露出的該第一金屬源極表面接觸區801與該第二金屬源極表面接觸區802，增加後續源極金屬沉積時的橫向表面接觸。與前揭第一實施例不同的是，在此第二實施例中，所暴露出的第一金屬源極表面接觸區801與第二金屬源極表面接觸區802之長度L MS則是與其在製程步驟中所提供之側壁墊層140的厚度有關。
大抵而言，依據本發明之第二實施例，可以顯見的是，本發明之第二實施例係可藉由控制側壁墊層140之厚度來調整所暴露出的第一金屬源極表面接觸區801與第二金屬源極表面接觸區802之長度L MS，一般來說，該側壁墊層140之厚度係介於0.2微米至1.0微米之間，使後續所暴露出之第一金屬源極表面接觸區801與第二金屬源極表面接觸區802之長度L MS亦大約介於0.2微米至1.0微米之間，其中，較佳地，可調整為0.3微米。本發明便能藉由側壁墊層140之厚度調整來決定所暴露出的第一金屬源極表面接觸區801與第二金屬源極表面接觸區802，增加後續源極金屬沉積時的橫向表面接觸。更進一步來看，依據本發明之第二實施例，當側壁墊層140的厚度例如為0.3微米時，則代表著接觸窗微影蝕刻的寬度可以比傳統製程下大出0.6微米，如此一來能夠極為有助於降低微影蝕刻製程的困難度，除此之外，當沉積源極金屬時，由於兩側的側壁墊層140已經去除，接觸窗的寬度仍然比傳統製程下大0.6微米，有利於源極金屬沉積的階梯覆蓋。有鑑於此，可以顯見，本發明所公開之第二種實施例，不僅亦能夠成功地形成具有立體式的源極接觸結構，實現在相同接觸面積的條件下，有效縮小單元間距約0.6微米至1.0微米左右，與此同時，亦能夠容許比較大的接觸窗圖案，有利於接觸窗微影製程。
又其中，依據本發明之第二實施例，在本發明去除該些側壁墊層140的步驟中，例如可通過使用一熱磷酸將其去除之。同時，針對側壁墊層140的材質選用，則可包括採用如：氮化矽（Si 3N 4）、二氧化矽（SiO 2）、鎳（Ni）、以及在後續進行淺溝槽蝕刻製程時不會被去除的材料，則皆可用以實施本發明第二實施例所公開之製程方法。以氮化矽材料為例，則在此步驟中，可先沉積有一層氮化矽沉積層，之後通過非等向性蝕刻形成氮化矽側壁之間的間隔，以留下如第14圖所示，在第一介電層88A與第二介電層88B之兩相對側壁上之側壁墊層140。
緣此，如本發明第4圖中所示之步驟S408所述，本發明隨後便可在此結構（第16圖）的基礎上進行源極接觸金屬的沉積製程，從而形成如本發明附圖第17圖所示之源極接觸金屬170。有鑑於此，本發明第二實施例所形成之源極接觸金屬170便可至少覆蓋所述的第一金屬源極表面接觸區801、第二金屬源極表面接觸區802、沿著該第一重摻雜區86A與第二重摻雜區86B之該縱深表面700、以及第一重摻雜區86A與第二重摻雜區86B之間的間隔表面800，並使其具有如階梯狀之立體結構。承如本發明前述第一實施例所公開之技術方案，該源極接觸金屬170的形成，例如可通過沉積接觸金屬，例如金屬鎳，並經過高溫退火形成鎳-金屬矽化物，之後，再以選擇性蝕刻去除未反應的金屬鎳，便能形成如第17圖所示之源極接觸金屬170，其係為一種具有階梯狀的立體結構。之後，後續步驟乃與現行的VDMOSFET相同，本領域之技術人士可於後續製程中陸續進行閘極接觸窗微影、蝕刻，厚金屬沉積，金屬層微影蝕刻等等步驟。
其中，在此實施例中，為了進一步地容許較大的接觸金屬窗區圖案，同時亦能有利於在進行接觸窗微影蝕刻的製程需求，本發明係提供所示之井型區87的寬度是略為寬於（大於）接觸金屬窗區WD之底部寬度的實施態樣；惟本發明並不以此為限。在本發明之其他實施例中，則所示之井型區87的設計寬度也可以選擇性地略窄於該接觸金屬窗區WD之底部寬度，如本申請人再提供之一實施態樣，請參照第19圖所示，該附圖係公開本發明第二實施例當井型區之寬度係設計為窄於接觸金屬窗區之底部寬度的結構示意圖，則同樣地，通過該等配置亦可實現本發明之發明功效，從而在其上形成有一種立體式的源極接觸結構。
綜上所述，足以顯見，本申請人係提供至少兩種不同的製程方法（第10圖及第18圖所示之製程步驟）以暴露出本發明所請求之第一、第二金屬源極表面接觸區，從而藉此暴露出的橫向表面，能夠有助於增加源極金屬沉積時的橫向表面接觸。有鑒於此，能夠確立的是，本發明之核心技術乃在於利用碳化矽淺溝槽蝕刻製程形成金屬與源極間的縱向側壁接觸（暴露出縱深表面），並且，可選擇性地採用本發明第一實施例所公開：介電層的側向蝕刻製程，抑或是採用本發明第二實施例所公開：提供例如氮化矽材質的側壁墊層後再將其去除的製程；藉由該等技術手段，形成金屬與源極間的橫向表面接觸（暴露出第一金屬源極表面接觸區與第二金屬源極表面接觸區），從而形成本發明所請求之立體式的金屬/源極接觸結構。
除此之外，依據本發明所公開之技術方案，當將P+井型區直接埋設於N+源極下方時，在接觸窗區域的N+源極經蝕刻後，便可直接暴露出該P+井型區，因此，本發明能夠藉由控制P+井型區之寬度大於接觸金屬窗區WD之底部寬度，如此在佈局時，便可以省略左右的N+源極間的P+所佔的表面區域，以期更進一步地縮短單元間距約0.5微米至2.0微米。
是以，能夠確信的是，通過本發明所揭露之實施態樣及製程技術，皆能夠在相同的接觸面積條件下，縮小單元間距，維持左右的源極相同的接觸面積，並降低製程困難度。本申請案之技術方案，不僅在製程複雜度與製程成本考量上都極具優勢，實具進步性及其產業應用價值。大抵而言，本領域具通常知識之技術人士，應可在不脫離本發明之技術思想下依據其電晶體種類、特性及通道長度等需求自行調整及修飾，惟基於其均等變化，仍應隸屬於本發明之發明範疇。
同時，值得提醒的是，如本發明承前所述，基於本發明係僅針對其中的源極接觸區域（附圖第3圖所示源極接觸區域331）進行改良並提供相關說明，換言之，在源極接觸區域以外的介電層與源極重摻雜區（如第一重摻雜區、第二重摻雜區）之間，如標準製程，係包括有一閘極氧化層（gate oxide），其係形成於該源極重摻雜區上、以及形成於該閘極氧化層上之一閘極導電層（gate conductive layer）。由於此部分之技術內容係為現行標準製程，亦並非本申請人發明所請求之核心技術方案，於本申請中係不於此進行贅述。
更甚一步而言，值得提醒的是，本發明亦不以所使用的半導體導電型態為限。總括來說，本發明所應用之半導體基板、磊晶層、第一重摻雜區與第二重摻雜區係具有一第一半導體型，基體區與井型區係具有一第二半導體型，該第一半導體型與該第二半導體型係為相異之導電型態。換言之，在一實施例中，當第一半導體型為N型時，第二半導體型係為P型。在另一實施例中，當第一半導體型為P型時，第二半導體型則為N型。也就是說，依據本發明所教示之技術方案，其係可成功地在N型重摻雜基板上形成立體式的源極接觸結構。同時，基於相同原理，本發明所揭露之技術方案，亦可應用於P型重摻雜基板，並在該P型重摻雜基板上形成立體式的源極接觸結構，本發明當不以第一、第二半導體型之導電型態為其限制。
故，綜上所述，可明顯觀之，本發明確實提出一種極為新穎的製程技術，與現有技術相較之下，可以確信的是通過本發明所公開之實施例及其製程方法，其係可有效地解決現有技術中尚存之缺失。並且，基於本發明係可有效地應用於碳化矽、甚或廣及於其他具有寬能隙半導體材料之基材，除此之外，本發明所揭露之製程方法，亦可應用於一般的垂直雙重擴散式金氧半場效電晶體（VDMOSFET）與溝槽式閘極金氧半場效電晶體（UMOSFET），或任何具有VDMOSFET或UMOSFET結構之半導體功率元件（例如：IGBT），從而在該結構中製作出具有階梯狀立體結構的源極接觸金屬。更甚者，依據本發明所揭露之技術方案，亦可廣泛應用於各種半導體元件的垂直雙重擴散式金氧半場效電晶體和溝槽式閘極金氧半場效電晶體，甚至大抵在半導體元件之表面具有金氧半場效電晶體結構的其它功率元件亦可採用。有鑑於此，顯見本申請人在此案所請求之技術方案的確具有極佳之產業利用性及競爭力，其發明所屬技術特徵、方法手段與達成之功效係顯著地不同於現行方案，實非為熟悉該項技術者能輕易完成者，而應具有專利要件。
值得提醒的是，本發明並不以上揭之數個製程佈局為限。換言之，熟習本領域之技術人士當可依據其實際的產品規格，基於本發明之發明意旨與其精神思想進行均等之修改和變化，惟該等變化實施例仍應落入本發明之發明範疇。
以上所述之實施例僅係為說明本發明之技術思想及特點，其目的在使熟習此項技藝之人士能夠瞭解本發明之內容並據以實施，當不能以之限定本發明之專利範圍，即大凡依本發明所揭示之精神所作之均等變化或修飾，仍應涵蓋在本發明之專利範圍內。
11:單元間距 211:鎳-金屬矽化物 331:源極接觸區域 S:間距 O:重疊長度 WD:接觸金屬窗區 L MW:深度 L MS:長度 D:厚度 L1:微影蝕刻製程 ST1:淺溝槽蝕刻製程 S402、S404、S406、S408、S1002、S1004、S1802、S1804、S1806、S1808:步驟 80:半導體基板 82:磊晶層 84:基體區 86:源極重摻雜區 86A:第一重摻雜區 86B:第二重摻雜區 87:井型區 88A:第一介電層 88B:第二介電層 89:上介電層 90:源極接觸金屬 140:側壁墊層 170:源極接觸金屬 700:縱深表面 800:間隔表面 801:第一金屬源極表面接觸區 802:第二金屬源極表面接觸區
第1圖係公開現有技術中一標準的源極金屬接觸製程所對應之剖面結構示意圖。 第2圖係為依據第1圖結構在其上沉積有鎳-金屬矽化物之示意圖。 第3圖係公開本發明進行改良之一源極接觸區域之示意圖。 第4圖係公開本發明形成立體式源極接觸結構之製程方法的步驟流程圖。 第5圖係公開本發明第一實施例之製程方法所對應之結構示意圖。 第6圖係為依據第5圖結構進行一微影蝕刻製程之示意圖。 第7圖係為依據第6圖結構進行一淺溝槽蝕刻製程之示意圖。 第8圖係為依據第7圖結構進行一側向蝕刻製程以暴露出金屬源極表面接觸區之示意圖。 第9圖係為依據第8圖結構在其上沉積有源極接觸金屬之示意圖。 第10圖係公開本發明第一實施例之製程方法所對應之步驟流程圖。 第11圖係公開本發明第一實施例當井型區之寬度窄於接觸金屬窗區之底部寬度的結構示意圖。 第12圖係公開本發明第二實施例之製程方法所對應之結構示意圖。 第13圖係為依據第12圖結構進行一微影蝕刻製程之示意圖。 第14圖係為依據第13圖結構在其相對側壁上各自沉積有一側壁墊層之示意圖。 第15圖係為依據第14圖結構進行一淺溝槽蝕刻製程之示意圖。 第16圖係為依據第15圖結構去除側壁墊層以暴露出金屬源極表面接觸區之示意圖。 第17圖係為依據第16圖結構在其上沉積有源極接觸金屬之示意圖。 第18圖係公開本發明第二實施例之製程方法所對應之步驟流程圖。 第19圖係公開本發明第二實施例當井型區之寬度窄於接觸金屬窗區之底部寬度的結構示意圖。
S402、S404、S406、S408:步驟

Claims (30)

  1. 一種立體式源極接觸結構之製程方法，其係適於一功率元件，該製程方法包括：提供一半導體基板，並在該半導體基板上依序形成有一磊晶層以及一基體區；在該基體區中埋設有一井型區，並在該井型區上依序形成有一源極重摻雜區與一上介電層；在該功率元件中形成一接觸金屬窗區，使該上介電層係藉由該接觸金屬窗區被間隔為一第一介電層與一第二介電層，以及該源極重摻雜區藉由該接觸金屬窗區被間隔為一第一重摻雜區與一第二重摻雜區，其中，該第一介電層係形成於該第一重摻雜區上，該第二介電層係形成於該第二重摻雜區上，並且，該第一介電層與該第一重摻雜區之接觸長度係小於該第一重摻雜區之長度，以暴露出一第一金屬源極表面接觸區，該第二介電層與該第二重摻雜區之接觸長度係小於該第二重摻雜區之長度，以暴露出一第二金屬源極表面接觸區；以及沉積一源極接觸金屬，使其形成於該第一介電層與該第二介電層之間、該第一重摻雜區與該第二重摻雜區之間、以及該井型區之上，其中，該源極接觸金屬係至少覆蓋該第一金屬源極表面接觸區、該第二金屬源極表面接觸區、沿著該第一重摻雜區與該第二重摻雜區之一縱深表面、以及該第一重摻雜區與該第二重摻雜區之間的一間隔表面，使該源極接觸金屬係具有階梯狀之一立體結構，其中，在形成該接觸金屬窗區的步驟中，更包括： 依序針對該上介電層與該源極重摻雜區進行一微影蝕刻製程及一淺溝槽蝕刻製程，以分割該上介電層與該源極重摻雜區，並在其中形成間隔；以及針對間隔後之該上介電層進行一側向蝕刻製程，從而形成該第一介電層與該第二介電層，並且，暴露出該第一金屬源極表面接觸區與該第二金屬源極表面接觸區。
  2. 如請求項1所述之製程方法，其中，該第一介電層與該第二介電層係呈一梯形結構。
  3. 如請求項1所述之製程方法，其中，該淺溝槽蝕刻製程係將該源極重摻雜區間隔為相異二側之該第一重摻雜區與該第二重摻雜區，同時暴露出沿著該第一重摻雜區與該第二重摻雜區之該縱深表面以及該第一重摻雜區與該第二重摻雜區之間的該間隔表面。
  4. 如請求項1所述之製程方法，其中，該淺溝槽蝕刻製程之蝕刻深度係不少於該第一重摻雜區與該第二重摻雜區之厚度，以暴露出沿著該第一重摻雜區與該第二重摻雜區之該縱深表面。
  5. 如請求項1所述之製程方法，其中，該第一金屬源極表面接觸區與該第二金屬源極表面接觸區係通過針對該上介電層進行該側向蝕刻製程而形成。
  6. 如請求項1所述之製程方法，其中，該側向蝕刻製程係通過一濕蝕刻步驟進行。
  7. 如請求項1所述之製程方法，其中，該第一金屬源極表面接觸區與該第二金屬源極表面接觸區之長度係介於0.2微米至1.0微米之間。
  8. 如請求項1所述之製程方法，其中，沿著該第一重摻雜區與該第二重摻雜區之該縱深表面之深度係介於0.2微米至0.5微米之間。
  9. 如請求項1所述之製程方法，其中，該井型區之寬度係可選擇性地大於該接觸金屬窗區之一底部寬度。
  10. 如請求項1所述之製程方法，其中，該功率元件中係具有一垂直雙重擴散式金氧半場效電晶體或一溝槽式閘極金氧半場效電晶體，具有階梯狀之該立體結構係適於該垂直雙重擴散式金氧半場效電晶體或該溝槽式閘極金氧半場效電晶體之該源極接觸金屬。
  11. 如請求項1所述之製程方法，其中，該半導體基板、該磊晶層、該第一重摻雜區與該第二重摻雜區係具有一第一半導體型，該基體區與該井型區係具有一第二半導體型，該第一半導體型與該第二半導體型係為相異之導電型態。
  12. 如請求項1所述之製程方法，其中，該半導體基板之材質係包括：矽、碳化矽、氧化鎵、氮化鋁、以及鑽石。
  13. 如請求項1所述之製程方法，其中，於該上介電層與該第一重摻雜區、該第二重摻雜區之間更包括一閘極氧化層，其係形成於該源極重摻雜區上、以及形成於該閘極氧化層上之一閘極導電層。
  14. 如請求項1所述之製程方法，其中，該源極接觸金屬之材質係包含鎳-金屬矽化物。
  15. 一種立體式源極接觸結構之製程方法，其係適於一功率元件，該製程方法包括： 提供一半導體基板，並在該半導體基板上依序形成有一磊晶層以及一基體區；在該基體區中埋設有一井型區，並在該井型區上依序形成有一源極重摻雜區與一上介電層；在該功率元件中形成一接觸金屬窗區，使該上介電層係藉由該接觸金屬窗區被間隔為一第一介電層與一第二介電層，以及該源極重摻雜區藉由該接觸金屬窗區被間隔為一第一重摻雜區與一第二重摻雜區，其中，該第一介電層係形成於該第一重摻雜區上，該第二介電層係形成於該第二重摻雜區上，並且，該第一介電層與該第一重摻雜區之接觸長度係小於該第一重摻雜區之長度，以暴露出一第一金屬源極表面接觸區，該第二介電層與該第二重摻雜區之接觸長度係小於該第二重摻雜區之長度，以暴露出一第二金屬源極表面接觸區；以及沉積一源極接觸金屬，使其形成於該第一介電層與該第二介電層之間、該第一重摻雜區與該第二重摻雜區之間、以及該井型區之上，其中，該源極接觸金屬係至少覆蓋該第一金屬源極表面接觸區、該第二金屬源極表面接觸區、沿著該第一重摻雜區與該第二重摻雜區之一縱深表面、以及該第一重摻雜區與該第二重摻雜區之間的一間隔表面，使該源極接觸金屬係具有階梯狀之一立體結構，其中，在形成該接觸金屬窗區的步驟中，更包括：針對該上介電層進行一微影蝕刻製程，以將該上介電層分割並間隔為相異二側之該第一介電層與該第二介電層； 於該第一介電層與該第二介電層之相對側壁上各自沉積有一側壁墊層；沿著二該側壁墊層之相對表面進行一淺溝槽蝕刻製程，使該源極重摻雜區被分割並間隔為相異二側之該第一重摻雜區與該第二重摻雜區；以及去除二該側壁墊層，從而暴露出該第一金屬源極表面接觸區與該第二金屬源極表面接觸區。
  16. 如請求項15所述之製程方法，其中，該第一介電層與該第二介電層係呈一矩形結構。
  17. 如請求項15所述之製程方法，其中，該淺溝槽蝕刻製程係將該源極重摻雜區間隔為相異二側之該第一重摻雜區與該第二重摻雜區，同時暴露出沿著該第一重摻雜區與該第二重摻雜區之該縱深表面以及該第一重摻雜區與該第二重摻雜區之間的該間隔表面。
  18. 如請求項15所述之製程方法，其中，該淺溝槽蝕刻製程之蝕刻深度係不少於該第一重摻雜區與該第二重摻雜區之厚度，以暴露出沿著該第一重摻雜區與該第二重摻雜區之該縱深表面。
  19. 如請求項15所述之製程方法，其中，該淺溝槽蝕刻製程係通過一電漿蝕刻步驟進行。
  20. 如請求項15所述之製程方法，其中，該側壁墊層之材質係包括：氮化矽、二氧化矽、鎳、以及在進行該淺溝槽蝕刻製程時不會被去除的材料。
  21. 如請求項15所述之製程方法，其中，該側壁墊層之厚度係介於0.2微米至1.0微米之間。
  22. 如請求項15所述之製程方法，其中，在去除該些側壁墊層的步驟中，更包括通過使用一熱磷酸將其去除之。
  23. 如請求項15所述之製程方法，其中，該第一金屬源極表面接觸區與該第二金屬源極表面接觸區之長度係介於0.2微米至1.0微米之間。
  24. 如請求項15所述之製程方法，其中，沿著該第一重摻雜區與該第二重摻雜區之該縱深表面之深度係介於0.2微米至0.5微米之間。
  25. 如請求項15所述之製程方法，其中，該井型區之寬度係可選擇性地大於該接觸金屬窗區之一底部寬度。
  26. 如請求項15所述之製程方法，其中，該功率元件中係具有一垂直雙重擴散式金氧半場效電晶體或一溝槽式閘極金氧半場效電晶體，具有階梯狀之該立體結構係適於該垂直雙重擴散式金氧半場效電晶體或該溝槽式閘極金氧半場效電晶體之該源極接觸金屬。
  27. 如請求項15所述之製程方法，其中，該半導體基板、該磊晶層、該第一重摻雜區與該第二重摻雜區係具有一第一半導體型，該基體區與該井型區係具有一第二半導體型，該第一半導體型與該第二半導體型係為相異之導電型態。
  28. 如請求項15所述之製程方法，其中，該半導體基板之材質係包括：矽、碳化矽、氧化鎵、氮化鋁、以及鑽石。
  29. 如請求項15所述之製程方法，其中，於該上介電層與該第一重摻雜區、該第二重摻雜區之間更包括一閘極氧化層，其係形成於該源極重摻雜區上、以及形成於該閘極氧化層上之一閘極導電層。
  30. 如請求項15所述之製程方法，其中，該源極接觸金屬之材質係包含鎳-金屬矽化物。
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