JP2011023757A - 炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法 - Google Patents

炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法 Download PDF

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Abstract

【課題】本発明は、炭化ケイ素基板上おち作製した縦型ＭＯＳＦＥＴの構造およびその製造方法に関するものである。
【解決手段】 第１伝導型の高濃度炭化ケイ素基板（１）表面上に形成されている第１伝導型の低濃度炭化ケイ素からなる第１の堆積膜（２）が形成されている。前記第１の堆積膜（２）上に選択的に切り欠かれている第１の領域を有する第２伝導型の高濃度ゲート領域からなる第２の堆積膜（３１）と、前記第２の堆積膜（３１）上に選択的に切り欠かれている前記第１の領域より幅が広い第２の領域と前記第１伝導型の高濃度ソース領域（５）と第２伝導型の低濃度ゲート領域（１１）からなる第３の堆積膜（３２）とが形成されている。そして、第１伝導型の低濃度ベース領域（４）は、前記第１の堆積膜（２）に接し、前記第１の領域および第２の領域に形成されている。その結果、低いオン抵抗、且つ高耐圧の炭化ケイ素縦型ＭＯＳＦＥＴを実現する
【選択図】図１

Description

本発明は、炭化ケイ素基板上に作製した縦型ＭＯＳＦＥＴの構造および、その製造方法に関するものである。
炭化ケイ素（ＳｉＣ）は、シリコン（Ｓｉ）と比較して、１．バンドギャップが広い、２．絶縁破壊強度が大きい、３．電子の飽和ドリフト速度が大きいなどの優れた物性を有する。したがって、炭化ケイ素（ＳｉＣ）を基板材料として用いることにより、シリコン（Ｓｉ）の限界を超えた高耐圧で低抵抗の電力用半導体素子が作製できる。
また、炭化ケイ素（ＳｉＣ）には、シリコン（Ｓｉ）と同様に、熱酸化によって絶縁層を形成できるという特徴がある。これらの理由から、炭化ケイ素（ＳｉＣ）を基板材料とした高耐圧で低いオン抵抗の縦型ＭＯＳＦＥＴが実現できると考えられ、数多くの研究開発が行われている。
第１２図は代表的なプレーナ型縦型ＭＯＳＦＥＴの単位セルを説明するための模式断面図である。第１２図において、高濃度ｎ+ 型基板１上に低濃度ｎ型ドリフト層２が堆積されている。低濃度ｎ型ドリフト層２内には表面から、選択的にｐ型ウェル層３が形成されている。また、前記ｐ型ウェル層３に挟まれた領域には、低濃度ｎ型ベース領域４が存在する。
また、前記ｐ型ウェル層３内には、選択的に高濃度ｎ+ 型ソース領域５が形成されている。前記低濃度ｎ型ベース領域４と、前記高濃度ｎ+ 型ソース領域５に挟まれた部分との表面には、ゲート絶縁膜６を介してゲート電極７が設けられている。前記ゲート電極７上には、層間絶縁膜８を介して前記高濃度ｎ+ 型ソース領域５と前記ｐ型ウェル層３の一部との表面に低抵抗接続されたソース電極９が形成されている。
高濃度ｎ+ 型基板１の裏面には、ドレイン電極１０が形成されている。この構造のプレーナ型縦型ＭＯＳＦＥＴでは、ゲート電極７に、しきい値電圧以上のゲート電圧が印加されると、ｐ型ウェル層３の表面に電子が誘起され、チャネル領域１１の表面層にｎ型反転層が形成される。これによって、高濃度ｎ+ 型ソース領域５と低濃度ｎ型ドリフト層２が導通状態になり、ドレイン電極１０からソース電極９へ電流を流すことができる。
ゲート電圧がしきい値電圧以下の場合、高濃度ｎ+ 型ソース領域５と低濃度ｎ型ドリフト層２は絶縁状態となる。この状態でドレイン電極１０へ電圧が印加されると、ｐ型ウェル層３と低濃度ｎ型ベース領域４との接合部分から延びた空乏層によって低濃度ｎ型ベース領域４がピンチオフされる。さらに、ドレイン電極１０への電圧を増加すると、空乏層が低濃度ｎ型ドリフト層２内を延びる。この最大印加電圧は、低濃度ｎ型ドリフト層２の厚さによって制限され、素子の耐圧が決定される。
基板材料にシリコン（Ｓｉ）を用いた場合は、プレーナ型縦型ＭＯＳＦＥＴは、二重拡散法によって作製される。第１３図（ａ）乃至（ｆ）及び第１４図（ａ）、（ｂ）は前記二重拡散法によるシリコン（Ｓｉ）を使用したプレーナ型縦型ＭＯＳＦＥＴの作製方法を説明するための図である。まず、高濃度ｎ+ 型基板１表面上には、低濃度ｎ型ドリフト層２が堆積される。次に、前記低濃度ｎ型ドリフト層２の表面には、酸化法によりゲート絶縁膜６が形成される。
前記ゲート絶縁膜６の上には、多結晶シリコン７ａが堆積されて、第１３図（ａ）に示すようになる。そして、前記多結晶シリコン７ａは、フォトリソグラフィによりパターン加工されてゲート電極７が第１３図（ｂ）に示すように形成される。次に、第１３図（ｃ）に示すように、ゲート電極７をマスクとした選択的なｐ型不純物イオン注入３ａが行われる。
その後、熱拡散によって、第１３図（ｄ）に示すように、ｐ型ウェル層３が形成される。この時、ボロンなどのｐ型不純物は、拡散係数が大きいのでマスクの下まで侵入する。さらに、第１３図（ｅ）に示すように、同じマスクを用いてリンなどのｎ型不純物イオン注入５ａが行われる。その後、第１３図（ｆ）に示すように、熱拡散で高濃度ｎ+ 型ソース領域５が形成される。
この時、第１４図（ａ）に示すように、リンなどのｎ型不純物は、ボロンなどのｐ型不純物に比べ拡散係数が小さく、横方向の拡散長の差によってチャネル領域１１が形成される。次いで、ＣＶＤ法により表面上に層間絶縁膜８が堆積され、その層間絶縁膜８に窓が開けられる。第１４図（ｂ）に示すように、高濃度ｎ+ 型ソース領域５ならびにｐ型ウェル層３のそれぞれの表面には、ソース電極９が低抵抗接触で形成される。
この二重拡散法によるシリコンを使用したプレーナ型縦型ＭＯＳＦＥＴにおいて、チャネル領域１１の表面層に誘起されるチャネル内の伝導電子は、イオン注入などによって生ずる結晶欠陥などによる散乱を受けないため、数１００ｃｍ2 ／Ｖｓという高いチャネル移動度を持ち、これによって低いオン抵抗が実現されている。
これに対して、炭化ケイ素基板（高濃度ｎ+ 型基板）１を用いた場合、第１２図に示す構造のプレーナ型縦型ＭＯＳＦＥＴは、第１３図および第１４図に示すように、二重拡散法を用いて作製できない。その理由は、不純物元素の拡散係数が炭化ケイ素基板（低濃度ｎ型ドリフト層）２内で、極めて小さいため、ｐ型不純物およびｎ型不純物の横方向拡散長の差によって、チャネル領域１１を形成することが出来ないからである。
炭化ケイ素プレーナ型縦型ＭＯＳＦＥＴは、普通、以下に述べる二重イオン注入法によって作製されている。第１５図（ａ）乃至（ｆ）および第１６図（ａ）、（ｂ）は従来における二重イオン注入法を用いた典型的な炭化ケイ素プレーナ型縦型ＭＯＳＦＥＴの作製方法を示す。まず、第１５図（ａ）において、炭化ケイ素基板（高濃度ｎ+ 型基板）１上には、低濃度ｎ型ドリフト層２が堆積される。第１５図（ｂ）に示すように、前記低濃度ｎ型ドリフト層２の表面には、マスク１２が設けられる。
前記低濃度ｎ型ドリフト層２には、その表面に設けられた前記マスク１２を介して、選択的にｐ型不純物イオン３ａが注入される。このとき、注入の加速電圧は、高くなると、深い低濃度ｎ型ドリフト層２までｐ型不純物イオン３ａが注入される。次に、第１５図（ｃ）に示すように、前記低濃度ｎ型ドリフト層２には、サイズの異なるマスク１３が設けられる。ｎ型不純物イオン５ａは、前記マスク１３を介して選択的に注入される。
このときの加速電圧は、ｎ型不純物イオン５ａの飛程距離がｐ型不純物イオン３ａの飛程距離よりも小さくなるように設定される。そして、第１５図（ｄ）に示すように、前記マスク１３を除去した後に、熱処理により、注入イオン領域は、活性化され、高濃度ｎ+ 型ソース領域５とｐ型ウェル層３が形成される。ここで、熱処理による注入イオンの拡散は、非常に小さいため、注入されたイオンのプロファイルがほぼそのまま各層を形作ることになる。
その後、第１５図（ｅ）に示すように、熱酸化によって、前記表面にゲート絶縁膜６が形成される。また、前記ゲート絶縁膜６の上には、多結晶シリコンまたは金属７ａが堆積される。前記多結晶シリコンまたは金属７ａは、第１５図（ｆ）に示すように、フォトリソグラフィにより、パターン加工が施され、ゲート電極７が形成される。
次いで、第１６図（ａ）に示すように、前記ゲート電極７の表面上には、ＣＶＤ法により、層間絶縁膜８が堆積される。第１６図（ｂ）に示すように、前記層間絶縁膜８には、窓が開けられ、高濃度ｎ+ 型ソース領域５ならびに低濃度ｐ型ウェル層３の表面に低抵抗接続されるソース電極９が形成される。
この方法では、チャネル領域１１がイオン注入によって形成されているために、イオン注入によって誘起された多数の結晶欠陥が含まれる。また、イオン注入されたｐ型不純物元素は、１６００℃以上という高温の熱処理を施しても、十分に電気的活性化されない。したがって、十分な不純物濃度を得るためには、その分注入量を高くする必要があり、欠陥の発生量を増大させることになる。
その結果、チャネル領域１１の表面層に誘起されるチャネル内の伝導電子は、欠陥などによって散乱され、移動度が低下する。したがって、二重イオン注入法で作製された炭化ケイ素プレーナ型縦型ＭＯＳＦＥＴは、チャネル移動度が１ｃｍ2 ／Ｖｓ以下と極めて小さく、オン抵抗が理論値よりも遥かに高いという問題を抱えている。
炭化ケイ素プレーナ型縦型ＭＯＳＦＥＴのオン抵抗を下げる方法としては、チャネル領域１１をイオン注入ではなく堆積膜によって形成した構造が提案されている[Journal of Applied Physics vol.87, 8773 (2000)．] 。第１７図は炭化ケイ素プレーナ型縦型ＭＯＳＦＥＴとして提案された単位セルの構造を説明するための模式断面図である。第１７図において、前記炭化ケイ素プレーナ型縦型ＭＯＳＦＥＴの構造では、高濃度ｎ+ 型基板１上に低濃度ｎ型ドリフト層２が堆積されている。
その上には、高濃度ｐ+ 型層３１が堆積されている。さらに、その上には、同様に低濃度ｐ型層３２が選択的に堆積されている。その後、ｎ型不純物イオン注入によって、これらの高濃度ｐ+ 型層３１と低濃度ｐ型層３２を貫通して低濃度ｎ型ドリフト層２に達する低濃度ｎ型ベース領域４が選択的に形成される。また、低濃度ｐ型層３２の表面部分には、選択的に高濃度ｎ+ 型ソース領域５が形成されている。
高濃度ｐ+ 型層３１と低濃度ｐ型層３２を貫通して低濃度ｎ型不純物イオンが注入されていない領域がｐ型ウェル層３となる。この構造では、チャネル領域１１がイオン注入されてない堆積膜内に形成されるので、伝導電子の高い移動度が得られるという特徴がある。なお、ここで、低濃度ｐ型層３２を比較的低濃度にしているのは、高いチャネル移動度を得るためである。
実際、５×１０15ｃｍ-3の低濃度ｐ型堆積膜上に作製した炭化ケイ素プレーナ型縦型ＭＯＳＦＥＴにおいて、高いチャネル移動度が得られていることが報告されている［IEEE Electron Device Letters vol.22, 272 (2001) ．］。また、炭化ケイ素基板１側の高濃度ｐ+ 型層３１は、比較的高濃度にしているが、高濃度ｎ+ 型ソース領域５と低濃度ｎ型ドリフト層２とが低電圧でパンチスルーして、高い電圧を阻止できなくなるのを回避するために、この濃度が低い場合、その厚さを数ミクロン程度に厚くする必要がある。
そうすると、低濃度ｎ型ベース領域４を形成するためのｎ型不純物イオン注入の加速電圧がＭｅＶという極めて高エネルギーになり、一般の装置を用いての作製は困難となってしまう。したがって、この構造においては、高濃度ｎ+ 型ソース領域５と低濃度ｎ型ドリフト層２とのパンチスルーを防ぎ高耐圧化するために、ｐ型層３１を比較的高濃度で、かつ薄くしているものと思われる。前記引用したこの構造が提案された文献には、作製手順に関する詳細な記載はない。
[Journal of Applied Physics vol.87, 8773 (2000)．] ［IEEE Electron Device Letters vol.22, 272 (2001) ．］
しかし、予想される作製方法は、まず、低濃度ｎ型ドリフト層２の上に高濃度ｐ+ 型層３１を堆積し、さらに、その上に低濃度ｐ型層３２を堆積する。その後、マスクを利用した選択的なｎ型不純物イオン注入と熱処理を行い、ｐ型層の極性をｎ型へと反転することによりｐ型ウェル層３で挟まれた低濃度ｎ型ベース領域４が形成されている。
前記方法は、チャネル領域１１を低濃度のｐ型堆積膜によって形成しているため、高いチャネル移動度と低いオン抵抗が期待できる。しかし、その一方で、高耐圧化は、次に述べる理由で困難である。すなわち、低濃度ｎ型ベース領域４の低濃度ｎ型ドリフト層と接する部分２４は、高濃度ｐ型堆積膜にｎ型不純物イオンを注入して形成した領域である。
この場合、イオン注入によって、高濃度のｐ型層をそれより低濃度のｎ型層に反転することは技術的に不可能であるため、低濃度ｎ型ベース領域４の不純物濃度は、高濃度ｐ+ 型層３１の濃度よりも高くならざるを得ない。その結果、イオン注入によって形成された低濃度ｎ型ベース領域４と高濃度ｐ+ 型層３１によって構成されるｐｎ接合部の耐圧が非常に低くなってしまう。
電圧阻止状態において、正のドレイン電圧を印加したときに、高濃度ｐ+ 型層３１によって挟まれた低濃度ｎ型ベース領域４は、両側のｐｎ接合に印加される逆バイアスによって、延びる空乏層で完全にピンチオフされる必要があるが、このｐｎ接合の耐電圧が低い場合、ピンチオフする前にその低い電圧で阻止能力を失うことになる。
さらにまた、このように、低濃度ｎ型ベース領域４が高濃度である場合、空乏層の広がりが少ないため、完全にピンチオフさせるのにいっそう高い逆バイアスを印加しなければならないことになり、高い電圧の阻止は、なお、いっそう困難になる。以上のことから、この構造は、高耐圧の炭化ケイ素プレーナ型縦型ＭＯＳＦＥＴを得るためには適していないといえる。
炭化ケイ素縦型ＭＯＳＦＥＴは、二重イオン注入により作製された場合、チャネル領域がイオン注入による結晶欠陥を多く含むため、チャネル移動度が小さくオン抵抗が下がらない。これに対して、チャネル領域を低濃度のｐ型堆積膜により形成する方法は、チャネル移動度が向上するため、オン抵抗の低減に効果があると期待される。
しかしながら、これまで提案された炭化ケイ素縦型ＭＯＳＦＥＴの構造は、ｎ型ドリフト層の表面全てが高濃度のｐ型堆積膜で覆われた形となっているため、低濃度ｎ型ベース領域を形成するために、高濃度のｎ型不純物イオン注入が必要となる。その結果、低濃度ｎ型ベース領域の濃度が高くなってしまい、高い電圧阻止能力を保持することができないという問題があった。
本発明は、これらの問題を解決するために、低いオン抵抗、かつ、高耐圧の炭化ケイ素縦型ＭＯＳＦＥＴを実現することであり、低濃度ｐ型堆積膜により形成したゲート領域（以下、本明細書において、下記の理由により、チャネル領域と記載せずにゲート領域と記載する。すなわち、ＭＯＳＦＥＴでは、ゲート信号によって、半導体層の表面に形成されるチャネル領域は、厚さ０．０１μｍ以下の極めて薄い層であるため、前記チャネル領域が形成される半導体層はチャネル領域よりはるかに大きな部分である。この半導体層の不純物濃度や構造等を特徴付ける表現とするには機能上で「チャネル領域」より広い意味を有する「ゲート領域」として記載する方が適切である。）を有する炭化ケイ素縦型ＭＯＳＦＥＴにおいて、阻止電圧を高くするための低濃度ベース領域を有する炭化ケイ素半導体装置を提供することを目的とする。
また、本発明は、低濃度ｐ型堆積膜により形成したゲート領域を有する高耐圧炭化ケイ素半導体装置の製造方法を提供することを目的とする。
更に、本発明は、低濃度ｐ型堆積膜により形成したゲート領域を有する高耐圧炭化ケイ素縦型ＭＯＳＦＥＴにおいて、オン抵抗を低減するためのゲート絶縁膜およびゲート電極の構造を有する炭化ケイ素半導体装置を提供することを目的とする。
更にまた、本発明は、低濃度ｐ型堆積膜により形成したゲート領域を有する高耐圧炭化ケイ素縦型ＭＯＳＦＥＴにおいて、オン抵抗を低減するための基板の面方位を提供する炭化ケイ素半導体装置を提供することを目的とする。
本発明の炭化ケイ素半導体装置は、第１伝導型の高濃度炭化ケイ素基板表面上に形成されている第１伝導型の低濃度炭化ケイ素からなる第１の堆積膜と、前記第１の堆積膜上に選択的に切り欠かれている第１の領域を有する第２伝導型の高濃度ゲート領域からなる第２の堆積膜と、前記第２の堆積膜上に選択的に切り欠かれている前記第１の領域より幅が広い第２の領域と第１伝導型の高濃度ソース領域と第２伝導型の低濃度ゲート領域からなる第３の堆積膜と、前記第１の堆積膜に接し、前記第１の領域および第２の領域に形成されている第１伝導型の低濃度ベース領域と、少なくとも前記第３の堆積膜の表面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して形成されたゲート電極と、前記第１伝導型の炭化ケイ素基板の裏面に低抵抗接続されたドレイン電極と、前記第１伝導型の高濃度ソース領域および第２伝導型の低濃度ゲート領域の一部に低抵抗接続されているソース電極とからなる。
上記の炭化ケイ素半導体装置において、前記第３の堆積膜の厚さは、０．２μｍ〜０．７μｍの範囲にあり、かつ、前記第３の堆積膜内に選択的に形成された前記第２伝導型の低濃度ゲート領域において、前記ゲート絶縁膜と接する部分の不純物濃度は、１×１０15ｃｍ-3より高濃度で、５×１０15ｃｍ-3より低濃度であることを含む。
上記の炭化ケイ素半導体装置において、前記第１伝導型の低濃度ベース領域における上面には、前記ゲート絶縁膜と接する部分の少なくとも一部に凹部が設けられていることを含む。
上記の炭化ケイ素半導体装置において、前記第１伝導型の低濃度ベース領域の不純物濃度は、前記第２伝導型の高濃度ゲート領域の不純物濃度よりも低いことを含む。
上記の炭化ケイ素半導体装置における前記第３の堆積膜内に選択的に形成された前記第２伝導型の低濃度ゲート領域において、前記ゲート絶縁膜と接する部分の不純物濃度は、２×１０16ｃｍ-3以下であることを含む。
上記の炭化ケイ素半導体装置において、前記第３の堆積膜内に選択的に形成された前記第１伝導型の低濃度ベース領域の不純物濃度は、前記第２伝導型の高濃度ゲート領域と接する部分において、４×１０16ｃｍ-3以下であることを含む。
上記の炭化ケイ素半導体装置において、前記第２伝導型の高濃度ゲート領域は、第１の堆積膜上に形成された炭化ケイ素からなる第２の堆積膜であることを含む。
上記の炭化ケイ素半導体装置において、前記第３の堆積膜上に形成されたゲート絶縁膜は、少なくとも前記第３の堆積膜内に選択的に形成された第１伝導型の低濃度ベース領域上において、他の部分より厚くなっている部分を有することを含む。
上記の炭化ケイ素半導体装置において、前記第３の堆積膜内に選択的に形成された第１伝導型の低濃度ベース領域の表面上で、ゲート電極は、少なくとも一部が除かれていることを含む。
上記の炭化ケイ素半導体装置は、前記第１伝導型の炭化ケイ素基板表面の結晶学的面指数は、（１１−２０）面に対して平行な面であることを含む。
上記の炭化ケイ素半導体装置において、前記第１伝導型の炭化ケイ素基板表面の結晶学的面指数は、（０００−１）面に対して平行な面であることを含む。
上記の炭化ケイ素半導体装置において、前記第２伝導型の低濃度ゲート領域内の前記ゲート絶縁膜と接する部分には、第１伝導型の埋め込みチャネル領域を有することを含む。
また、本発明の炭化ケイ素半導体装置は、第１伝導型の高濃度炭化ケイ素基板表面上に形成されている第１伝導型の低濃度炭化ケイ素からなる下部堆積膜と、前記第１伝導型の低濃度炭化ケイ素が残されている第１の領域を有するように前記下部堆積膜内に選択的に形成された第２伝導型の高濃度ゲート領域と、前記下部堆積膜上に選択的に前記第１の領域より幅が広い第２領域からなる第１伝導型の低濃度ベース領域と、前記第１伝導型の高濃度ソース領域と、第２伝導型の低濃度ゲート領域とからなる上部堆積膜と、少なくとも前記上部堆積膜の表面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して形成されたゲート電極と、前記第１伝導型の炭化ケイ素基板の裏面に低抵抗接続されたドレイン電極と、前記第１伝導型の高濃度ソース領域および第２伝導型の低濃度ゲート領域の一部に低抵抗接続されているソース電極とからなる。
上記の炭化ケイ素半導体装置において、前記上部堆積膜の厚さは、０．２μｍ〜０．７μｍの範囲にあり、かつ、前記上部堆積膜内に選択的に形成された前記第２伝導型の低濃度ゲート領域において、前記ゲート絶縁膜と接する部分の不純物濃度は、１×１０15ｃｍ-3より高濃度で、５×１０15ｃｍ-3より低濃度であることを含む。
上記の炭化ケイ素半導体装置において、前記第１伝導型の低濃度ベース領域の不純物濃度は、前記第２伝導型の高濃度ゲート領域の不純物濃度よりも低いことを含む。
上記の炭化ケイ素半導体装置における前記上部堆積膜内に選択的に形成された前記第２伝導型の低濃度ゲート領域において、前記ゲート絶縁膜と接する部分の不純物濃度は、２×１０16ｃｍ-3以下であることを含む。
上記の炭化ケイ素半導体装置において、前記上部堆積膜は、炭化ケイ素からなることを含む。
上記の炭化ケイ素半導体装置において、前記上部堆積膜上に形成されたゲート絶縁膜は、少なくとも前記上部堆積膜内に選択的に形成された第１伝導型の低濃度ベース領域上において、他の部分より厚くなっている部分を有することを含む。
上記の炭化ケイ素半導体装置において、前記上部堆積膜内に選択的に形成された第１伝導型の低濃度ベース領域の表面上で、ゲート電極は、少なくとも一部が除かれていることを含む。
上記の炭化ケイ素半導体装置において、前記第１伝導型の炭化ケイ素基板表面の結晶学的面指数は、（１１−２０）面に対して平行な面であることを含む。
上記の炭化ケイ素半導体装置において、前記第１伝導型の炭化ケイ素基板表面の結晶学的面指数は、（０００−１）面に対して平行な面であることを含む。
上記の炭化ケイ素半導体装置において、前記第２伝導型の低濃度ゲート領域内の前記ゲート絶縁膜と接する部分には、第１伝導型の埋め込みチャネル領域を有することを含む。
更に、本発明の炭化ケイ素半導体装置の製造方法は、第１伝導型の高濃度炭化ケイ素基板表面上に第１伝導型の低濃度炭化ケイ素からなる第１の堆積膜を形成する工程と、前記第１の堆積膜上に前記第２伝導型の高濃度領域が選択的に欠除した第１の領域を有する第２の堆積膜を形成する工程と、前記第２の堆積膜上および前記第２の堆積膜が選択的に欠除した第１の領域に形成された第２伝導型の低濃度領域からなる第３の堆積膜を形成する工程と、前記第３の堆積膜に選択的に前記第１の領域より幅を広くした第２の領域が形成されるように、前記第１伝導型の低濃度炭化ケイ素からなる第１の堆積膜に接し、前記第１の領域および第２の領域に第１伝導型の低濃度ベース領域を形成し、また、前記第３の堆積膜に選択的に第１伝導型の高濃度炭化ケイ素からなるソース領域を形成する工程と、少なくとも前記第３の堆積膜の表面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介してゲート電極を形成する工程と、前記第１伝導型の炭化ケイ素基板の裏面に低抵抗接続されるドレイン電極を形成する工程と、前記第１伝導型の高濃度ソース領域および第２伝導型の低濃度ゲート領域の一部に低抵抗接続されるソース電極を形成する工程とを少なくとも有することから成る。
上記の炭化ケイ素半導体装置の製造方法において、前記第１の堆積膜上に前記第２の堆積膜を形成する工程と、前記第２の堆積膜表面から前記第１の堆積膜に達するトレンチ溝を形成する工程と、前記第２の堆積膜および前記トレンチ溝の上に第３の堆積膜を形成する工程と、前記第３の堆積膜内に前記第１伝導型の低濃度ベース領域を形成するために選択的に第１伝導型の不純物イオン注入を行う工程とを有することを含む。
更に、本発明の炭化ケイ素半導体装置の製造方法は、第１伝導型の高濃度炭化ケイ素基板表面上に第１伝導型の低濃度炭化ケイ素からなる下部堆積膜を形成する工程と、前記下部堆積膜中に第２伝導型の不純物領域を形成する工程と、前記第２伝導型の不純物領域が形成されている下部堆積膜上に第２伝導型の低濃度ゲート領域となる上部堆積膜を形成する工程と、前記上部堆積膜に第１伝導型の高濃度ソース領域を形成する工程と、前記上部堆積膜に前記下部堆積膜に接する第１伝導型の低濃度ベース領域を形成する工程と、少なくとも前記上部堆積膜の表面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介してゲート電極を形成する工程と、前記第１伝導型の炭化ケイ素基板の裏面に低抵抗接続されるドレイン電極を形成する工程と、前記第１伝導型の高濃度ソース領域および第２伝導型の低濃度ゲート領域の一部に低抵抗接続されるソース電極を形成する工程とを少なくとも有することから成る。
上記の炭化ケイ素半導体装置の製造方法は、前記低濃度炭化ケイ素からなる下部堆積膜に高濃度の第２伝導型の不純物イオン注入により形成し、その上に上部堆積膜を形成する工程と、前記上部堆積膜内に前記第１伝導型の低濃度ベース領域を形成するために選択的に第１伝導型の不純物イオン注入を行う工程とを有することを含む。
本発明は、低濃度ｐ型堆積膜内に形成した低濃度のチャネル領域を有する炭化ケイ素縦型ＭＯＳＦＥＴを高耐圧化する手段として、前記低濃度ｐ型堆積膜とｎ型ドリフト層との間に高濃度ｐ+ 型堆積膜を介在させ、前記高濃度ｐ+ 型堆積膜に切り欠かれた第１の領域を具備し、前記第１の領域において、比較的低濃度のｎ型ベース領域を前記ｎ型ドリフト層の一部に直接接する構造としたことに特徴がある。
また、本発明は、低濃度ｐ型堆積膜に設けられた第２の領域の幅が前記高濃度ｐ+ 型堆積膜に設けられた第１の領域より広くなっているため、その部分からの抵抗成分が小さくなり、オン抵抗が低減される。
低濃度ｐ型堆積膜内に形成したゲート領域を有する炭化ケイ素縦型ＭＯＳＦＥＴにおいて、オン抵抗を低減するためのゲート絶縁膜およびゲート電極の構造をｎ型ベース領域上のゲート絶縁膜を低濃度ゲート領域上よりも厚くした場合、正のゲート電圧を印加した際に、ゲート絶縁膜とｎ型ベース領域の界面近傍に局在する伝導電子の数が減少する。したがって、前記界面近傍は、高抵抗化せず、オン抵抗が低減できる。
本発明は、基板表面の結晶学的面指数を（０００−１）面あるいは（１１−２０）面に対して平行な面とした場合、ゲート絶縁膜とゲート領域との界面準位密度が軽減するため、前記界面近傍は、高抵抗化せず、オン抵抗が低減できる。
この発明の他の目的、その他の特徴は、添付の図面に基づく以下の詳しい説明で明らかにする。
以上、詳述したように、本発明によれば、以下のような効果を奏する。
本発明によれば、低濃度ｐ型堆積膜内に形成された低濃度のゲート領域を有する炭化ケイ素縦型ＭＯＳＦＥＴを高耐圧化することができ、低いオン抵抗、かつ高耐圧の炭化ケイ素縦型ＭＯＳＦＥＴの製造が可能となる。
本発明によれば、第１伝導型の低濃度ベース領域の第１伝導型の不純物濃度が第２伝導型の高濃度ゲート層の第２伝導型の不純物濃度よりも低くすることにより、炭化ケイ素縦型ＭＯＳＦＥＴを高耐圧化することができる。
本発明によれば、堆積膜内に選択的に形成された第２伝導型のゲート領域のゲート絶縁膜と接する部分の第２伝導型の不純物濃度を最適化することにより、炭化ケイ素縦型ＭＯＳＦＥＴのオン抵抗を低減することができる。
本発明によれば、第３の堆積膜内に選択的に形成された第１伝導型の低濃度ベース領域内の第２伝導型の高濃度ゲート領域と接する部分の第１伝導型の不純物濃度を最適化することにより、炭化ケイ素縦型ＭＯＳＦＥＴを高耐圧化することができる。
本発明によれば、第２伝導型の高濃度ゲート領域を第１の堆積膜上に形成した高濃度の第２伝導型の炭化ケイ素からなる第２の堆積膜としたことにより、ゲート領域並びに第１伝導型の低濃度ベース領域内の第２伝導型の高濃度ゲート領域と接する部分の双方の不純物濃度を低減することができる。
本発明によれば、第２伝導型の高濃度のゲート領域を前記第１の堆積膜内に形成したことにより、ゲート領域並びに第１伝導型の低濃度ベース領域内の第２伝導型の高濃度ゲート層と接する部分の双方の不純物濃度を低減することができる。
本発明によれば、第３の堆積膜上に形成されたゲート絶縁膜が、少なくとも第２の堆積膜内に選択的に形成された第１伝導型の低濃度ベース領域上に、その他の領域より厚くなっている部分を有することにより、ゲート絶縁膜と第１伝導型の低濃度ベース領域との界面近傍が高抵抗化せずオン抵抗が低減できる。
本発明によれば、第３の堆積膜内に選択的に形成された第１伝導型の低濃度ベース領域の表面上に、少なくともゲート電極が除かれた部分を有することにより、ゲート絶縁膜と第１伝導型の低濃度ベース領域との界面近傍が高抵抗化せずオン抵抗が低減できる。
本発明によれば、第１伝導型の炭化ケイ素基板表面の結晶学的面指数が（１１−２０）面あるいは（０００−１）面に対して平行な面であるため、ゲート絶縁膜とチャネル領域との界面準位密度が軽減し、オン抵抗が低減できる。
本発明によれば、低濃度のゲート領域と低濃度の第１伝導型の低濃度ベース領域を形成することができ、低いオン抵抗でかつ高耐圧の炭化ケイ素縦型ＭＯＳＦＥＴの製造を容易にすることができる。
本発明によれば、第３堆積膜の膜厚の下限は、エピタキシャル層の品質限界により、すなわち、堆積される膜の厚さが０．２μｍ以下では膜の結晶品質が悪く、電子移動度が低くなる。また、前記膜厚の上限は、製造プロセスの難度により制限される。すなわち、第１伝導型の第２領域の形成は、第２図（ｅ）と（ｆ）及び第５図（ｅ）と（ｆ）に示されているように、第２伝導型に堆積された堆積膜の表面から第１伝導型のドーパントイオンの注入により形成される（これを打ち返しと呼ぶ）ので、膜厚が最大０．７μｍを超えると極めて高いエネルギーの特殊なイオン注入が必要となり、製作が難しくなる。
上部堆積膜における不純物濃度の上限（５×１０15ｃｍ-3）は、反転型チャネル移動度が濃度に反比例して増大するので、高い移動度には不純物濃度は、２×１０16ｃｍ-3以下であることが必要だが、より好ましくは５×１０15ｃｍ-3以下が良い。濃度の下限は、製造プロセスの制御可能限界により制限され、１×１０15ｃｍ-3以下の濃度制御は極めて難しい。また、前記打ち返しイオン注入の注入量を少なくできるので、前記第２の領域を低濃度化でき、それによってピンチ効果増大により素子の高耐圧化が容易になる。
本発明にかかる第１実施例である炭化ケイ素縦型ＭＯＳＦＥＴの単位セルを説明するための模式断面図である。 （ａ）乃至（ｆ）は、第１図の炭化ケイ素縦型ＭＯＳＦＥＴの製造工程を説明するための模式断面図である。 （ａ）乃至（ｄ）は、第１図の炭化ケイ素縦型ＭＯＳＦＥＴの製造工程を説明するための模式断面図である。 本発明の第２実施例である炭化ケイ素縦型ＭＯＳＦＥＴの単位セルを説明するための模式断面図である。 （ａ）乃至（ｆ）は、本発明の第４図の炭化ケイ素縦型ＭＯＳＦＥＴの製造工程を説明するための模式断面図である。 （ａ）乃至（ｄ）は、本発明の第４図の炭化ケイ素縦型ＭＯＳＦＥＴの製造工程を説明するための模式断面図である。 本発明の第３実施例である炭化ケイ素縦型ＭＯＳＦＥＴを説明するための模式断面図である。 本発明の第４実施例である炭化ケイ素縦型ＭＯＳＦＥＴを説明するための模式断面図である。 本発明の第５実施例である炭化ケイ素縦型ＭＯＳＦＥＴを説明するための模式断面図である。 本発明の第６実施例である炭化ケイ素縦型ＭＯＳＦＥＴを説明するための模式断面図である。 本発明の第７実施例である炭化ケイ素縦型ＭＯＳＦＥＴを説明するための模式断面図である。 代表的なプレーナ型縦型ＭＯＳＦＥＴの単位セルを説明するための模式断面図である。 （ａ）乃至（ｆ）は、前記二重拡散法によるシリコン（Ｓｉ）を使用したプレーナ型縦型ＭＯＳＦＥＴの作製方法を説明するための図である。 （ａ）及び（ｂ）は、前記二重拡散法によるシリコン（Ｓｉ）を使用したプレーナ型縦型ＭＯＳＦＥＴの作製方法を説明するための図である。 （ａ）乃至（ｆ）は、従来における二重イオン注入法を用いた典型的な炭化ケイ素プレーナ型縦型ＭＯＳＦＥＴの作製方法を示す。 （ａ）及び（ｂ）は、従来における二重イオン注入法を用いた典型的な炭化ケイ素プレーナ型縦型ＭＯＳＦＥＴの作製方法を示す。 炭化ケイ素プレーナ型縦型ＭＯＳＦＥＴとして提案された単位セルの構造を説明するための模式断面図である。
本発明をより詳細に説述するために、添付の図面に従ってこれを説明する。
第１図は本発明にかかる第１実施例である炭化ケイ素縦型ＭＯＳＦＥＴの単位セルを説明するための模式断面図である。第１図において、たとえば、１×１０18ｃｍ-3の窒素がドーピングされた厚さ３００μｍの（０００１）面を有する高濃度ｎ+ 型基板１表面上には、たとえば、５×１０15ｃｍ-3の窒素がドーピングされた厚さ１０μｍの低濃度ｎ型ドリフト層２が堆積されている。
前記低濃度ｎ型ドリフト層２の表面上には、たとえば、２×１０18ｃｍ-3のアルミニウムがドーピングされた厚さ０．５μｍの高濃度ｐ+ 型層３１が堆積されている。さらに、前記高濃度ｐ+ 型層３１の上には、たとえば、５×１０15ｃｍ-3のアルミニウムがドーピングされた厚さ０．５μｍの低濃度ｐ型層３２が堆積されている。前記低濃度ｐ型層３２の表面部分には、たとえば、選択的に約１×１０20ｃｍ-3のリンがドーピングされた高濃度ｎ+ 型ソース領域５が形成されている。前記高濃度ｐ+ 型層３１には、選択的に形成された幅２μｍの切欠き部からなる第１の領域が設けられており、前記低濃度ｐ型層３２には、前記切欠き部より幅の広い第２の領域が形成されている。
前記第１および第２の領域には、たとえば、１×１０16ｃｍ-3の窒素がドーピングされた低濃度ｎ型ベース領域４が前記低濃度ｎ型ドリフト層２に直接接して設けられている。前記低濃度ｐ型層３２における幅の広い第２の領域は、抵抗成分が小さくなり、炭化ケイ素半導体装置のオン抵抗を低減することができる。前記低濃度ｎ型ベース領域４と高濃度ｎ+ 型ソース領域５の中間部分には、低濃度ｐ型ウェル層３の表面層に低濃度ゲート領域１１が形成される。
低濃度ゲート領域１１上、および低濃度ｎ型ベース領域４の表面上には、ゲート絶縁膜６を介してゲート電極７が設けられている。前記ゲート電極７上には、層間絶縁膜８を介して、高濃度ｎ+ 型ソース領域５とｐ型ウェル層３とのそれぞれの表面に低抵抗接続されたソース電極９が形成されている。また、前記高濃度ｎ+ 型基板１の裏面には、ドレイン電極１０が低抵抗接続で形成されている。さらに、前記低濃度ｎ型ベース領域４は、第１図に示すように、凹部４１を設けることができる。
なお、ｐ型ウェル層３とソース電極９は、低抵抗接続のため、ｐ型ウェル層３表面に高濃度ｐ+ 型層３１が形成される場合や、低濃度ｐ型層３２のエッチオフによって、ソース電極９が直接に高濃度ｐ+ 型層３１の露出表面に接続されることもある。
前記炭化ケイ素縦型ＭＯＳＦＥＴの動作は、基本的には、従来例として示した第１４図に記載された炭化ケイ素プレーナ型縦型ＭＯＳＦＥＴと同様である。すなわち、ゲート電極７に、しきい値電圧以上のゲート電圧が印加されると、ｐ型ウェル層３の表面に電子が誘起されチャネル領域１１が形成される。これによって、高濃度ｎ+ 型ソース領域５と低濃度ｎ型ドリフト層２が導通状態になり、ドレイン電極１０からソース電極９へ電流を流すことができる。
ここで、従来例として示した第１４図の炭化ケイ素プレーナ型縦型ＭＯＳＦＥＴと異なる点は、低濃度ｎ型ドリフト層２の表面全てが高濃度のｐ+ 型層３１で覆われ、その上に低濃度のｐ型層３２が堆積されているのではなく、低濃度ｎ型ドリフト層２の一部が表面に露出しており、濃度が５×１０15ｃｍ-3のｐ型堆積膜が低濃度ｎ型ドリフト層２に直接接して設けられている。すなわち、ｎ型不純物イオンを注入して低濃度ｎ型ベース領域４を形成する領域全てが低濃度ｐ型堆積膜で構成されているために、ｎ型不純物イオン注入を行った後、ｎ型ベース領域４のｎ型ドリフト層２と接する部分２４を低濃度にできた。
たとえば、前記低濃度ｎ型ベース領域４と低濃度ｎ型ドリフト層２とが接する部分２４の幅は、２μｍであり、この場合、前記低濃度ｎ型ベース領域４の濃度が４×１０16ｃｍ-3でピンチオフ電圧は３０Ｖとなる。この構造では、前記低濃度ｎ型ベース領域４の濃度が４×１０16ｃｍ-3以下となっているため、前記低濃度ｎ型ベース領域４をピンチオフさせるのに高い電圧が不必要となる。
さらに、前記低濃度ｎ型ベース領域４とｐ型ウェル層３の接合部の耐圧は、向上し、１０００Ｖ以上の高耐圧の素子が実現できた。また、低濃度ゲート領域１１を２×１０16ｃｍ-3の低濃度ｐ型堆積膜で形成しているため、数１０ｃｍ2 ／Ｖｓの高いチャネル移動度が得られオン抵抗を低減することができた。
第２図（ａ）乃至（ｆ）及び第３図（ａ）乃至（ｄ）は第１実施例の炭化ケイ素縦型ＭＯＳＦＥＴの製造工程を説明するための模式断面図である。第２図（ａ）において、まず、高濃度ｎ+ 型基板１の表面上には、低濃度ｎ型ドリフト層２が堆積される。さらに、前記低濃度ｎ型ドリフト層２の上には、高濃度ｐ+ 型層３１が堆積される。前記低濃度ｎ型ドリフト層２は、たとえば、窒素のドーピング濃度を５×１０15ｃｍ-3、厚さを１０μｍとした。前記高濃度ｐ+ 型層３１は、アルミニウムのドーピング濃度を２×１０18ｃｍ-3とし、厚さを０．５μｍにした。
次いで、第２図（ｂ）に示すように、レジストをマスクとしたドライエッチングにより、表面から低濃度ｎ型ドリフト層２に達するトレンチ構造が形成される。エッチングには、六フッ化硫黄（ＳＦ6 ）と酸素（Ｏ2 ）の混合ガスを用いた。前記レジストを除去した後、第２図（ｃ）に示すように、前記表面には、たとえば、５×１０15ｃｍ-3のアルミニウムがドープされた低濃度ｐ型層３２が０．５μｍの厚さで堆積された。
その後、高濃度ｎ+ 型ソース領域５を形成するために、前記低濃度ｐ型層３２の表面には、第２図（ｄ）に示すように、マスク１３が形成された。ｎ型不純物イオン５ａは、前記マスク１３を介して前記低濃度ｐ型層３２に注入される。前記マスク１３は、表面上に減圧ＣＶＤ法により堆積された厚さ１μｍのＳｉＯ2 膜をフォトリソグラフィにより、パターン加工して形成された。ｎ型不純物イオン注入５ａは、たとえば、リンイオンを基板温度５００℃、加速エネルギー４０ｋｅＶ〜２５０ｋｅＶの多段で、注入量２×１０20ｃｍ-3として実施された。
前記マスク１３を除去した後、低濃度ｎ型ベース領域４を形成するために、第２図（ｅ）に示すように、マスク１４を使用してｎ型不純物イオン４ａを注入した。前記マスク１４は、低濃度ｐ型層３２の表面上に減圧ＣＶＤ法により堆積された厚さ１．５μｍのＳｉＯ2 膜をフォトリソグラフィによりパターン加工して形成された。前記ｎ型不純物イオン４ａは、窒素イオンを室温にて、加速エネルギー４０ｋｅＶ〜４００ｋｅＶの多段で、注入量２×１０16ｃｍ-3として注入された。その後、第２図（ｆ）に示すように、アルゴン雰囲気中にて、１５００℃で３０分間にわたる活性化アニールを行い、ｐ型ウェル層３、低濃度ｎ型ベース領域４および高濃度ｎ+ 型ソース領域５が形成された。
次いで、第３図（ａ）に示すように、前記ｐ型ウェル層３、低濃度ｎ型ベース領域４、および高濃度ｎ+ 型ソース領域５は、１２００℃、１４０分の熱酸化されて、厚さ４０ｎｍのゲート絶縁膜６が形成された。前記ゲート絶縁膜６の上には、減圧ＣＶＤ法によって、多結晶シリコン７ａが０．３μｍの厚さで堆積された。第３図（ｂ）に示すように、多結晶シリコン７ａは、フォトリソグラフィにより、パターン加工されて、ゲート電極７が形成された。
さらに、第３図（ｃ）に示すように、減圧ＣＶＤ法により、前記ゲート電極７の表面上には、厚さ０．５μｍの層間絶縁膜８が堆積された。第３図（ｄ）に示すように、前記層間絶縁膜８には、窓が開けられ、高濃度ｎ+ 型ソース領域５とｐ型ウェル層３に共通のソース電極９が低抵抗接続された。
なお、本実施例では、（０００１）面基板上の炭化ケイ素縦型ＭＯＳＦＥＴの構造およびその製造工程について説明したが、（１１−２０）面あるいは（０００−１）面基板にも同様に適用できる。（１１−２０）面あるいは（０００−１）面基板上に作製された炭化ケイ素縦型ＭＯＳＦＥＴは、チャネル移動度が（０００１）面基板上よりも高いため、より低いオン抵抗が得られた。
第４図は、本発明の第２実施例である炭化ケイ素縦型ＭＯＳＦＥＴの単位セルを説明するための模式断面図である。第４図において、５×１０18ｃｍ-3の窒素がドーピングされた厚さ３００μｍの（０００１）面の高濃度ｎ+ 型基板１上には、５×１０15ｃｍ-3の窒素がドーピングされた厚さ１０μｍの低濃度ｎ型ドリフト層２が堆積されている。前記低濃度ｎ型ドリフト層２には、その表面から深さ０．５μｍに渡って２×１０18ｃｍ-3のアルミニウムがドーピングされた高濃度ｐ+ 型層３１が形成され、さらに、その表面上に５×１０15ｃｍ-3のアルミニウムがドーピングされた厚さ０．５μｍの低濃度ｐ型層３２が堆積されている。
低濃度ｐ型層３２の表面部分には、選択的に約１×１０20ｃｍ-3のリンがドーピングされた高濃度ｎ+ 型ソース領域５が形成されている。前記高濃度ｐ+ 型層３１には、ｐイオンが注入されていない欠除部が選択的に設けられている。前記欠除部には、１×１０16ｃｍ-3の窒素がドーピングされた低濃度ｎ型ベース領域４が前記低濃度ｎ型ドリフト層２に直接接するように設けられている。
前記低濃度ｎ型ベース領域４と前記高濃度ｎ+ 型ソース領域５との中間部分であるｐ型ウェル層３の表面層には、低濃度ゲート領域１１が形成される。前記低濃度ゲート領域１１上、低濃度ｎ型ベース領域４、および高濃度ｎ+ 型ソース領域５の表面上には、ゲート絶縁膜６を介してゲート電極７が設けられている。前記ゲート電極７上には、層間絶縁膜８を介して高濃度ｎ+ 型ソース領域５とｐ型ウェル層３のそれぞれの表面に低抵抗接続されたソース電極９が形成されている。また、高濃度ｎ+ 型基板１の裏面には、ドレイン電極１０が低抵抗接続で形成されている。
前記炭化ケイ素縦型ＭＯＳＦＥＴと第１図の実施例１との相違点は、高濃度ｐ+ 型層３１が低濃度ｎ型ドリフト層２の表面上に堆積されているのではなく、前記低濃度ｎ型ドリフト層２内に形成されていることである。すなわち、低濃度ｎ型ベース領域４内の低濃度ｎ型ドリフト層２と接する部分２４は、高濃度ｐ+ 型層３１の上端と同一面内に位置し、前記高濃度ｐ+ 型層３１で挟まれた領域は、低濃度ｎ型ドリフト層２内に存在する。このため、高濃度ｐ+ 型層３１で挟まれた領域の濃度は、実施例１の構造よりも低く、実施例１に比べ高耐圧の素子が実現できる。前記実施例２は、第１図の実施例１と同様に、低濃度ｐ型層３２に設けられた低濃度ｎ型ベース領域４の幅が高濃度ｐ+ 型層３１より広いため、その部分からの抵抗成分が小さくなり、オン抵抗が低減される。
第５図（ａ）乃至（ｆ）及び第６図（ａ）乃至（ｄ）は本発明の第２実施例である炭化ケイ素縦型ＭＯＳＦＥＴの製造工程を説明するための模式断面図である。第５図（ａ）において、まず、高濃度ｎ+ 型基板１上には、５×１０15ｃｍ-3の窒素をドーピングした低濃度ｎ型ドリフト層２が１０μｍの厚さで堆積されている。次いで、第５図（ｂ）に示すように、高濃度ｐ+ 型層３１を形成するために、前記低濃度ｎ型ドリフト層２上にマスク１５が形成される。ｐ型不純物イオン３ａは、前記マスク１５を使用して前記低濃度ｎ型ドリフト層２に注入される。前記マスク１５は、前記低濃度ｎ型ドリフト層２の表面上に減圧ＣＶＤ法により堆積され、厚さ１μｍのＳｉＯ2 膜がフォトリソグラフィによりパターン加工して形成される。
前記ｐ型不純物イオン３ａは、アルミニウムイオンを基板温度５００℃、加速エネルギー４０ｋｅＶ〜２５０ｋｅＶ、注入量２×１０18ｃｍ-3として注入される。第５図（ｃ）に示すように、マスク１５を除去した後、低濃度ｎ型ドリフト層２の表面には、５×１０15ｃｍ-3のアルミニウムがドープされた低濃度ｐ型層３２が０．５μｍの厚さで堆積される。
その後、第５図（ｄ）に示すように、高濃度ｎ+ 型ソース領域５を形成するために、マスク１３を使用して前記低濃度ｐ型層３２にｎ型不純物イオン５ａの注入を行う。ｎ型不純物イオン５ａは、燐イオンを基板温度５００℃、加速エネルギー４０ｋｅＶ〜２５０ｋｅＶ、注入量２×１０20ｃｍ-3で注入される。マスク１３は、除去された後、低濃度ｎ型ベース領域４を形成するためのマスク１４が形成される。
第５図（ｅ）に示すように、ｎ型不純物イオン４ａは、前記マスク１４を介して前記低濃度ｐ型層３２に注入される。前記ｎ型不純物イオン４ａは、窒素イオンを室温にて、加速エネルギー４０ｋｅＶ〜２５０ｋｅＶ、注入量１×１０16ｃｍ-3として注入される。前記マスク１４は、除去された後、第５図（ｆ）に示すように、アルゴン雰囲気中にて、１５００℃で３０分間にわたる活性化アニールが行われる。
前記活性化アニールによって、ｐ型ウェル層３、低濃度ｎ型ベース領域４、および高濃度ｎ+ 型ソース領域５が形成される。次いで、第６図（ａ）に示すように、前記各層は、１２００℃、１４０分熱酸化されて、厚さ４０ｎｍのゲート絶縁膜６が形成される。前記ゲート絶縁膜６の上には、減圧ＣＶＤ法によって、多結晶シリコン７ａが０．３μｍ堆積される。
第６図（ｂ）に示すように、多結晶シリコン７ａは、フォトリソグラフィによりパターン加工されて、ゲート電極７が形成される。さらに、第６図（ｃ）に示すように、前記ゲート電極７の上には、減圧ＣＶＤ法により、０．５μｍの層間絶縁膜８が堆積される。第６図（ｄ）に示すように、前記層間絶縁膜８には、窓が開けられ、高濃度ｎ+ 型ソース領域５とｐ型ウェル層３に共通のソース電極９が形成される。
なお、実施例２では、（０００１）面基板上の炭化ケイ素縦型ＭＯＳＦＥＴの構造およびその製造工程について説明したが、実施例１と同様に（１１−２０）面あるいは（０００−１）面基板にも適用でき、効果も同様である。
第７図は、本発明の第３実施例である炭化ケイ素縦型ＭＯＳＦＥＴを説明するための模式断面図である。第３実施例は、前記第１実施例および第２実施例の図中で使用した番号を同じ部分に使用する。第３実施例は、ゲート構造を除いて、基本的な構造が実施例１と同じである。実施例１と異なる点は、低濃度ｎ型ベース領域４の表面上にあるゲート絶縁膜６が約４００ｎｍと、他の領域のゲート絶縁膜６よりも厚くなっている部分を有することである。前記ゲート絶縁膜６の構造は、実施例２の構造に対しても適用でき、効果も同様である。
第８図は、本発明の第４実施例である炭化ケイ素縦型ＭＯＳＦＥＴを説明するための模式断面図である。第４実施例は、前記第１実施例ないし第３実施例の図中で使用した番号を同じ部分に使用する。第４実施例は、ゲート構造を除き、基本的な構造は、実施例１に示した第１図と同じである。実施例１と異なる点は、低濃度ｎ型ベース領域４表面上に、ゲート電極７が除かれた部分を有し、ゲート絶縁膜６上に、層間絶縁膜８が直接堆積されていることである。前記ゲート構造は、実施例２の構造に対しても適用でき、効果も同様である。
第９図は、本発明の第５実施例である炭化ケイ素縦型ＭＯＳＦＥＴを説明するための模式断面図である。第５実施例は、第１図に示された第１実施例における凹部４１がない点、および低濃度ｎ型不純物からなる埋め込みチャネル領域９１を設けた点で異なっている。前記埋め込みチャネル領域９１は、窒素イオンがたとえば、１×１０17ｃｍ-3で、その深さが０．２μｍとした。前記第５実施例の動作は、第１図における第１実施例とほぼ同じであった。また、第５実施例は、前記. １実施例ないし第４実施例とともに、適用することもできる。
第１０図は、本発明の第６実施例である炭化ケイ素縦型ＭＯＳＦＥＴを説明するための模式断面図である。第６実施例は、層間絶縁膜８の代わりに絶縁被膜８′を設けた点、およびソース電極９′の形状が異なる点で第１実施例ないし第５実施例と異なり、他の部分およびこれらに対する符号に関しては同じである。すなわち、第６実施例における炭化ケイ素縦型ＭＯＳＦＥＴのソース電極９′は、ゲート電極７の上部にない。したがって、ゲート電極７は、層間絶縁膜８を介することなく、絶縁被膜８′によって覆われている。前記第６実施例における構造は、ゲート電極７とソース電極９′との電気的な短絡の発生を防止する効果がある。
第１１図は、本発明の第７実施例である炭化ケイ素縦型ＭＯＳＦＥＴを説明するための模式断面図である。第７実施例は、第４図に示されている第２実施例における層間絶縁膜８とソース電極９を前記第６実施例と同様にしたものである。
本発明の炭化ケイ素半導体装置において、チャネル移動度を向上させ、かつ低いオン抵抗と同時に高耐圧を達成した理由をさらに詳述する。
チャネル移動度を向上させるためには、チャネルが形成されるｐ型層の表面濃度を低減する必要があり、高耐圧にするためには、前記ｐ型層の底部を高濃度にする必要がある。この理由は、高濃度ｐ+ 型層の底部に挟まれた低濃度ｎ型層を低い逆バイアスでピンチオフするため、および、高濃度ｎ+ 型ソース領域と低濃度ｎ型ドリフト層とがパンチスルーを起こすのを防ぐためである。
従来の炭化ケイ素プレーナ型縦型ＭＯＳＦＥＴは、不純物元素の拡散係数が炭化ケイ素基板内において、極めて小さいため、二重拡散法で作製することが困難であり、さらに、二重イオン注入法で作製した場合は、プロファイルが表面方向にテールを引くため、ｐ型層の底部を高濃度にすると表面も高濃度になってしまい、オン抵抗が高くなってしまう。
そこで、第１５図に示すような方法を採用すると、低いオン抵抗とすることができるが、高耐圧にすることができなかった。本発明の炭化ケイ素縦型ＭＯＳＦＥＴは、高濃度ｐ+ 型層で挟まれたｎ型領域の濃度が低いため、低いオン抵抗と高耐圧の両方を達成することができるようになった。
低濃度のｎ型ベース領域の濃度を高濃度のｐ+ 型チャネル領域より低くした理由は、前記低濃度のｎ型ベース領域をピンチオフさせるためのドレイン電圧を低く抑え、高耐圧化するためである。換言すると、前記低濃度のｎ型ベース領域と前記高濃度のｐ+ 型チャネル領域の境界面から前記低濃度のｎ型ベース領域内に延びる空乏層の幅をより大きくするためである。本発明は、前記切り欠き部（欠除した領域）を有するため、前記低濃度のｎ型ベース領域の濃度を前記高濃度のｐ+ 型チャネル領域より低くできる。
以上、本発明の実施例を詳述したが、本発明は、前記実施例に限定されるものではない。そして、特許請求の範囲に記載された本発明を逸脱することがなければ、種々の設計変更を行うことが可能である。前記実施例において、ストリップ型の炭化ケイ素半導体装置における模式断面図にしたがって説明したが、メッシュ型の炭化ケイ素半導体装置で、６角形型、丸型、あるいはこれらの変形タイプであっても、本発明の趣旨を逸脱しない範囲で形状を変えることができることはいうまでもないことである。また、同様に、切り欠かれている領域、欠除部、凹部等の形状は、本発明の作用を変えない程度に変形することは任意にできる。

Claims (22)

  1. 第１伝導型の高濃度炭化ケイ素基板（１）表面上に形成されている第１伝導型の低濃度炭化ケイ素からなる第１の堆積膜（２）と、
    前記第１の堆積膜（２）上に選択的に切り欠かれている第１の領域を有する第２伝導型の高濃度ゲート領域からなる第２の堆積膜（３１）と、
    前記第２の堆積膜（３１）上に選択的に切り欠かれている前記第１の領域と比べ幅が同じもしくは広い第２の領域と第１伝導型の高濃度ソース領域（５）と第２伝導型の低濃度ゲート領域からなる第３の堆積膜（３２）と、
    前記第１の堆積膜（２）に接し、前記第１の領域および第２の領域に形成されている第１伝導型の低濃度ベース領域（４）と、
    少なくとも前記第３の堆積膜（３２）の表面上に形成されたゲート絶縁膜（６）と、
    前記ゲート絶縁膜（６）を介して形成されたゲート電極（７）と、
    前記第１伝導型の炭化ケイ素基板の裏面に低抵抗接続されたドレイン電極（１０）と、
    前記第１伝導型の高濃度ソース領域（５）および第２伝導型の低濃度ゲート領域（３２）の一部に低抵抗接続されているソース電極（９）と、
    からなり、
    前記第３の堆積膜（３２）の厚さは、０．２μｍ〜０．７μｍの範囲にあり、かつ、前記第３の堆積膜（３２）内に選択的に形成された前記第２伝導型の低濃度ゲート領域（１１）において、前記ゲート絶縁膜（６）と接する部分の不純物濃度は、１×１０15ｃｍ-3より高濃度で、１×１０16ｃｍ-3より低濃度であることを特徴とする炭化ケイ素半導体装置。
  2. 前記第１伝導型の低濃度ベース領域（４）における上面には、前記ゲート絶縁膜（６）と接する部分の少なくとも一部に凹部（４１）が設けられていることを特徴とする請求の範囲第１項記載の炭化ケイ素半導体装置。
  3. 前記第１伝導型の低濃度ベース領域（４）の不純物濃度は、前記第２伝導型の高濃度ゲート領域（３１）の不純物濃度よりも低いことを特徴とする請求の範囲第１項または請求の範囲第２項の炭化ケイ素半導体装置。
  4. 前記第３の堆積膜（３２）内に選択的に形成された前記第２伝導型の低濃度ゲート領域（１１）において、前記ゲート絶縁膜（６）と接する部分の不純物濃度は、２×１０16ｃｍ-3以下であることを特徴とする請求の範囲第１項乃至請求の範囲第３項のいずれか１項記載の炭化ケイ素半導体装置。
  5. 前記第３の堆積膜（３２）内に選択的に形成された前記第１伝導型の低濃度ベース領域（４）の不純物濃度は、前記第２伝導型の高濃度ゲート領域（３１）と接する部分において、４×１０16ｃｍ-3以下であることを特徴とする請求の範囲第１項乃至請求の範囲第４項のいずれか１項記載の炭化ケイ素半導体装置。
  6. 前記第２伝導型の高濃度ゲート領域（３１）は、第１の堆積膜（２）上に形成された炭化ケイ素からなる第２の堆積膜（３１）であることを特徴とする請求の範囲第１項乃至請求の範囲第５項のいずれか１項記載の炭化ケイ素半導体装置。
  7. 前記第３の堆積膜（３２）上に形成されたゲート絶縁膜（６）は、少なくとも前記第３の堆積膜（３２）内に選択的に形成された第１伝導型の低濃度ベース領域（４）上において
    、他の部分より厚くなっている部分を有することを特徴とする請求の範囲第１項乃至請求の範囲第６項のいずれか１項記載の炭化ケイ素半導体装置。
  8. 前記第３の堆積膜（３２）内に選択的に形成された第１伝導型のベース領域（４）の表面上において、ゲート電極（７）は、少なくとも一部が除かれていることを特徴とする請求の範囲第１項乃至請求の範囲第７項のいずれか１項記載の炭化ケイ素半導体装置。
  9. 前記第１伝導型の炭化ケイ素基板（１）表面の結晶学的面指数は、（１１−２０）面に対して平行な面であることを特徴とする請求の範囲第１項乃至請求の範囲第９項のいずれか１項記載の炭化ケイ素半導体装置。
  10. 前記第１伝導型の炭化ケイ素基板（１）表面の結晶学的面指数は、（０００−１）面に対して平行な面であることを特徴とする請求の範囲第１項乃至請求の範囲第９項のいずれか１項記載の炭化ケイ素半導体装置。
  11. 前記第２伝導型の低濃度ゲート領域（１１）内の前記ゲート絶縁膜（６）と接する部分には、第１伝導型の埋め込みチャネル領域（９１）を有することを特徴とする請求の範囲第１項乃至請求の範囲第１０項のいずれか１項記載の炭化ケイ素半導体装置。
  12. 第１伝導型の高濃度炭化ケイ素基板（１）表面上に形成されている第１伝導型の低濃度炭化ケイ素からなる下部堆積膜（２）と、
    前記第１伝導型の低濃度炭化ケイ素が残されている第１の領域を有するように
    前記下部堆積膜（２）内に選択的に形成された第２伝導型の高濃度ゲート領域（３１）と、
    前記下部堆積膜（２）上に選択的に前記第１の領域と比べ幅が同じか広い第２領域からなる第１伝導型の低濃度ベース領域（４）と、前記第１伝導型の高濃度ソース領域（５）と、第２伝導型の低濃度ゲート領域（１１）とからなる上部堆積膜（３２）と、
    少なくとも前記上部堆積膜（３２）の表面上に形成されたゲート絶縁膜（６）と、
    前記ゲート絶縁膜（６）を介して形成されたゲート電極（７）と、
    前記第１伝導型の炭化ケイ素基板（１）の裏面に低抵抗接続されたドレイン電極（１０）と、
    前記第１伝導型の高濃度ソース領域（５）および第２伝導型の低濃度ゲート領域（１１）の一部に低抵抗接続されているソース電極（９）と、
    からなり、
    前記上部堆積膜（３２）の厚さは、０．２μｍ〜０．７μｍの範囲にあり、かつ、前記上部堆積膜（３２）内に選択的に形成された前記第２伝導型の低濃度ゲート領域（１１）において、前記ゲート絶縁膜（６）と接する部分の不純物濃度は、１×１０15ｃｍ-3より高濃度で、１×１０16ｃｍ-3より低濃度であることを特徴とする炭化ケイ素半導体装置。
  13. 前記第１伝導型の低濃度ベース領域（４）の不純物濃度は、前記第２伝導型の高濃度ゲート領域（３１）の不純物濃度よりも低いことを特徴とする請求の範囲第１２項記載の炭化ケイ素半導体装置。
  14. 前記上部堆積膜（３２）内に選択的に形成された前記第２伝導型の低濃度ゲート領域（１１）において、前記ゲート絶縁膜（６）と接する部分の不純物濃度は、２×１０16ｃｍ-3以下であることを特徴とする請求の範囲第１２項または請求の範囲第１３項のいずれか１項記載の炭化ケイ素半導体装置。
  15. 前記上部堆積膜（３２）は、炭化ケイ素からなることを特徴とする請求の範囲第１２項乃至請求の範囲第１４項のいずれか１項記載の炭化ケイ素半導体装置。
  16. 前記上部堆積膜（３２）上に形成されたゲート絶縁膜（６）は、少なくとも前記上部堆積膜（３２）内に選択的に形成された第１伝導型の低濃度ベース領域（４）上において、他の部分より厚くなっている部分を有することを特徴とする請求の範囲第１２項乃至請求の範囲第１５項のいずれか１項記載の炭化ケイ素半導体装置。
  17. 前記上部堆積膜（３２）内に選択的に形成された第１伝導型の低濃度ベース領域（４）の表面上において、ゲート電極（７）は、少なくとも一部が除かれていることを特徴とする請求の範囲第１２項乃至請求の範囲第１６項のいずれか１項記載の炭化ケイ素半導体装置。
  18. 前記第１伝導型の炭化ケイ素基板（１）表面の結晶学的面指数は、（１１−２０）面に対して平行な面であることを特徴とする請求の範囲第１２項乃至請求の範囲第１７項のいずれか１項記載の炭化ケイ素半導体装置。
  19. 前記第１伝導型の炭化ケイ素基板（１）表面の結晶学的面指数は、（０００−１）面に対して平行な面であることを特徴とする請求の範囲第１２項乃至請求の範囲第１８項のいずれか１項記載の炭化ケイ素半導体装置。
  20. 前記第２伝導型の低濃度ゲート領域（１１）内の前記ゲート絶縁膜（６）と接する部分には、第１伝導型の埋め込みチャネル領域（９１）を有することを特徴とする請求の範囲第１２項乃至請求の範囲第１９項のいずれか１項記載の炭化ケイ素半導体装置。
  21. 第１伝導型の高濃度炭化ケイ素基板（１）表面上に第１伝導型の低濃度炭化ケイ素からなる第１の堆積膜（２）を形成する工程と、
    前記第１の堆積膜（２）上に前記第２伝導型の高濃度領域が選択的に欠除した第１の領域を有する第２の堆積膜（３１）を形成する工程と、
    前記第２の堆積膜（３１）上および前記第２の堆積膜（３１）が選択的に欠除した第１の領域に形成された第２伝導型の低濃度領域からなる第３の堆積膜（３２）を形成する工程と、
    前記第３の堆積膜（３２）に選択的に前記第１の領域に比べ幅が同じもしくはを広くした第２の領域が形成されるように、前記第１伝導型の低濃度炭化ケイ素からなる第１の堆積膜（２）に接し、前記第１の領域および第２の領域に第１伝導型の低濃度ベース領域（４）を形成し、また、前記第３の堆積膜（３２）に選択的に第１伝導型の高濃度炭化ケイ素からなるソース領域（５）を形成する工程と、
    少なくとも前記第３の堆積膜（３２）の表面上にゲート絶縁膜（６）を形成する工程と、
    前記ゲート絶縁膜（６）を介してゲート電極（７）を形成する工程と、
    前記第１伝導型の炭化ケイ素基板（１）の裏面に低抵抗接続されるドレイン電極（１０）を形成する工程と、
    前記第１伝導型の高濃度ソース領域（５）および第２伝導型の低濃度ゲート領域（１１）の一部に低抵抗接続されるソース電極（９）を形成する工程と、
    前記第１の堆積膜（２）上に前記第２の堆積膜（３１）を形成する工程と、
    前記第２の堆積膜（３１）表面から前記第１の堆積膜（２）に達するトレンチ溝（４１）を形成する工程と、
    前記第２の堆積膜（３１）および前記トレンチ溝（４１）の上に第３の堆積膜（３２）を形成する工程と、
    前記第３の堆積膜（３２）内に前記第１伝導型の低濃度ベース領域（４）を形成するために選択的に第１伝導型の不純物イオン注入を行う工程と、
    を有することを特徴とする炭化ケイ素半導体装置の製造方法。
  22. 第１伝導型の高濃度炭化ケイ素基板（１）表面上に第１伝導型の低濃度炭化ケイ素からなる下部堆積膜（２）を形成する工程と、
    前記下部堆積膜（２）中に第２伝導型の不純物領域（３１）を形成する工程と、
    前記第２伝導型の不純物領域（３１）が形成されている下部堆積膜（２）上に第２伝導型の低濃度ゲート領域（１１）となる上部堆積膜（３２）を形成する工程と、
    前記上部堆積膜（３２）に第１伝導型の高濃度ソース領域（５）を形成する工程と、
    前記上部堆積膜（３２）に前記下部堆積膜（２）に接する第１伝導型の低濃度ベース領域（４）を形成する工程と、
    少なくとも前記上部堆積膜（３２）の表面上にゲート絶縁膜（６）を形成する工程と、
    前記ゲート絶縁膜（６）を介してゲート電極（７）を形成する工程と、
    前記第１伝導型の炭化ケイ素基板（１）の裏面に低抵抗接続されるドレイン電極（１０）を形成する工程と、
    前記第１伝導型の高濃度ソース領域（５）および第２伝導型の低濃度ゲート領域（１１）の一部に低抵抗接続されるソース電極（９）を形成する工程と、
    前記低濃度炭化ケイ素からなる下部堆積膜（２）に高濃度の第２伝導型の不純物イオン注入により形成し、その上に上部堆積膜（３２）を形成する工程と、
    前記上部堆積膜（３２）内に前記第１伝導型の低濃度ベース領域（４）を形成するために選択的に第１伝導型の不純物イオン注入を行う工程と、
    を有することを特徴とする炭化ケイ素半導体装置の製造方法。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012235001A (ja) * 2011-05-06 2012-11-29 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2012235002A (ja) * 2011-05-06 2012-11-29 Mitsubishi Electric Corp 半導体装置およびその製造方法
WO2012165008A1 (ja) 2011-06-01 2012-12-06 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2013211447A (ja) * 2012-03-30 2013-10-10 National Institute Of Advanced Industrial & Technology 炭化ケイ素縦型ｍｏｓｆｅｔ及びその製造方法
JP2013211440A (ja) * 2012-03-30 2013-10-10 National Institute Of Advanced Industrial & Technology 半導体装置
WO2014125586A1 (ja) * 2013-02-13 2014-08-21 富士電機株式会社 半導体装置
WO2016013182A1 (ja) * 2014-07-24 2016-01-28 パナソニックＩｐマネジメント株式会社 炭化珪素半導体素子およびその製造方法
JP2017059720A (ja) * 2015-09-17 2017-03-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2017168677A (ja) * 2016-03-16 2017-09-21 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2017168671A (ja) * 2016-03-16 2017-09-21 富士電機株式会社 半導体装置および半導体装置の製造方法
US10840369B2 (en) 2017-12-06 2020-11-17 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing same

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7118970B2 (en) * 2004-06-22 2006-10-10 Cree, Inc. Methods of fabricating silicon carbide devices with hybrid well regions
JP5114832B2 (ja) * 2004-09-02 2013-01-09 富士電機株式会社 半導体装置およびその製造方法
JP4604241B2 (ja) * 2004-11-18 2011-01-05 独立行政法人産業技術総合研究所 炭化ケイ素ｍｏｓ電界効果トランジスタおよびその製造方法
JP2006295134A (ja) * 2005-03-17 2006-10-26 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP4627211B2 (ja) * 2005-04-22 2011-02-09 三菱電機株式会社 炭化珪素半導体装置、及びその製造方法
JP4948784B2 (ja) * 2005-05-19 2012-06-06 三菱電機株式会社 半導体装置及びその製造方法
JP4620564B2 (ja) * 2005-10-03 2011-01-26 三菱電機株式会社 半導体装置
JP4900662B2 (ja) * 2006-03-02 2012-03-21 独立行政法人産業技術総合研究所 ショットキーダイオードを内蔵した炭化ケイ素ｍｏｓ電界効果トランジスタおよびその製造方法
JP5044151B2 (ja) * 2006-06-26 2012-10-10 株式会社東芝 半導体装置
JP5071763B2 (ja) 2006-10-16 2012-11-14 独立行政法人産業技術総合研究所 炭化ケイ素半導体装置およびその製造方法
JP2008177335A (ja) 2007-01-18 2008-07-31 Fuji Electric Device Technology Co Ltd 炭化珪素絶縁ゲート型半導体装置。
JP5303839B2 (ja) 2007-01-29 2013-10-02 富士電機株式会社 絶縁ゲート炭化珪素半導体装置とその製造方法
JP4412335B2 (ja) * 2007-02-23 2010-02-10 株式会社デンソー 炭化珪素半導体装置の製造方法
JP4291875B2 (ja) * 2007-07-20 2009-07-08 パナソニック株式会社 炭化珪素半導体装置およびその製造方法
JP4309967B2 (ja) * 2007-10-15 2009-08-05 パナソニック株式会社 半導体装置およびその製造方法
EP2091083A3 (en) * 2008-02-13 2009-10-14 Denso Corporation Silicon carbide semiconductor device including a deep layer
JP5182359B2 (ja) 2008-03-07 2013-04-17 三菱電機株式会社 炭化珪素半導体装置
JP4640439B2 (ja) * 2008-04-17 2011-03-02 株式会社デンソー 炭化珪素半導体装置
US20100314695A1 (en) * 2009-06-10 2010-12-16 International Rectifier Corporation Self-aligned vertical group III-V transistor and method for fabricated same
JP2011165861A (ja) * 2010-02-09 2011-08-25 Mitsubishi Electric Corp 炭化珪素半導体素子
JP5616665B2 (ja) * 2010-03-30 2014-10-29 ローム株式会社 半導体装置
CN103460390B (zh) * 2011-04-08 2017-03-08 富士电机株式会社 碳化硅纵型场效应晶体管
JP6108330B2 (ja) * 2011-11-10 2017-04-05 富士電機株式会社 炭化珪素半導体装置及びその製造方法
CN104303311B (zh) * 2012-03-30 2017-10-13 富士电机株式会社 纵型高耐压半导体装置及纵型高耐压半导体装置的制造方法
DE112013002178T5 (de) 2012-04-24 2014-12-31 Fuji Electric Co., Ltd. Vertikale Hochspannungshalbleitervorrichtung und Herstellungsverfahren davon
JP2013232561A (ja) 2012-04-27 2013-11-14 National Institute Of Advanced Industrial & Technology 半導体装置
JP6074787B2 (ja) * 2012-05-25 2017-02-08 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置およびその製造方法
JP2014063949A (ja) * 2012-09-24 2014-04-10 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
US9142668B2 (en) 2013-03-13 2015-09-22 Cree, Inc. Field effect transistor devices with buried well protection regions
US9240476B2 (en) * 2013-03-13 2016-01-19 Cree, Inc. Field effect transistor devices with buried well regions and epitaxial layers
DE112014003637B4 (de) 2013-08-08 2023-07-27 Fuji Electric Co., Ltd. Hochspannungs-Halbleitervorrichtung und Herstellungsverfahren derselben
JP6183087B2 (ja) * 2013-09-13 2017-08-23 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
DE112015000244T5 (de) * 2014-07-23 2016-09-08 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE112016000831T5 (de) 2015-02-20 2017-11-02 Sumitomo Electric Industries, Ltd. Siliziumkarbid-Halbleitervorrichtung
JP6844163B2 (ja) * 2016-09-14 2021-03-17 富士電機株式会社 炭化珪素半導体装置
JP6933746B2 (ja) * 2016-09-16 2021-09-08 株式会社東芝 半導体装置
JP6530361B2 (ja) * 2016-10-07 2019-06-12 トヨタ自動車株式会社 半導体装置
JP6880637B2 (ja) * 2016-10-13 2021-06-02 富士電機株式会社 半導体装置および半導体装置の製造方法
KR102554414B1 (ko) 2018-11-01 2023-07-11 삼성전자주식회사 전력 소자
US10957768B1 (en) * 2019-10-07 2021-03-23 Infineon Technologies Ag Silicon carbide device with an implantation tail compensation region
US20230006049A1 (en) * 2021-06-30 2023-01-05 Hunan Sanan Semiconductor Co., Ltd. Silicon carbide power device with an enhanced junction field effect transistor region
WO2024006912A1 (en) * 2022-07-01 2024-01-04 The Research Foundation For The State University Of New York Metal oxide semiconductor field effect transistors (mosfet) with bottom p-wells and deep p-wells
CN116613215A (zh) * 2023-06-26 2023-08-18 陕西亚成微电子股份有限公司 一种线性平面功率vdmos结构及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05259443A (ja) * 1992-01-16 1993-10-08 Fuji Electric Co Ltd 絶縁ゲート型半導体装置
JPH10284733A (ja) * 1997-03-31 1998-10-23 Motorola Inc 低減された電界を備えた絶縁ゲートバイポーラトランジスタ

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6113667A (ja) * 1984-06-28 1986-01-21 Toshiba Corp 絶縁ゲ−ト形電界効果トランジスタ
JP2594296B2 (ja) * 1987-11-30 1997-03-26 富士電機株式会社 絶縁ゲート電界効果トランジスタ
JPH02216871A (ja) * 1989-02-17 1990-08-29 Fuji Electric Co Ltd パワーｍｏｓｆｅｔ
JP3158973B2 (ja) * 1995-07-20 2001-04-23 富士電機株式会社 炭化けい素縦型ｆｅｔ
KR100194661B1 (ko) * 1995-10-10 1999-07-01 윤종용 전력용 트랜지스터
JP3206727B2 (ja) * 1997-02-20 2001-09-10 富士電機株式会社 炭化けい素縦型ｍｏｓｆｅｔおよびその製造方法
JP3180895B2 (ja) 1997-08-18 2001-06-25 富士電機株式会社 炭化けい素半導体装置の製造方法
JPH11251592A (ja) * 1998-01-05 1999-09-07 Denso Corp 炭化珪素半導体装置
JP3216804B2 (ja) * 1998-01-06 2001-10-09 富士電機株式会社 炭化けい素縦形ｆｅｔの製造方法および炭化けい素縦形ｆｅｔ
JP4123636B2 (ja) * 1998-06-22 2008-07-23 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP2000150875A (ja) * 1998-11-13 2000-05-30 Toshiba Corp 半導体装置及び薄膜形成方法
JP4192353B2 (ja) * 1999-09-21 2008-12-10 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP2001119025A (ja) * 1999-10-21 2001-04-27 Matsushita Electric Ind Co Ltd 半導体素子およびその形成方法
JP2001135817A (ja) * 1999-11-09 2001-05-18 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法
US6504176B2 (en) * 2000-04-06 2003-01-07 Matshushita Electric Industrial Co., Ltd. Field effect transistor and method of manufacturing the same
US6429041B1 (en) * 2000-07-13 2002-08-06 Cree, Inc. Methods of fabricating silicon carbide inversion channel devices without the need to utilize P-type implantation
JP3881840B2 (ja) * 2000-11-14 2007-02-14 独立行政法人産業技術総合研究所 半導体装置
JP4830213B2 (ja) * 2001-05-08 2011-12-07 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP4604241B2 (ja) 2004-11-18 2011-01-05 独立行政法人産業技術総合研究所 炭化ケイ素ｍｏｓ電界効果トランジスタおよびその製造方法
JP2011119025A (ja) 2011-03-18 2011-06-16 Toshiba Corp 半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05259443A (ja) * 1992-01-16 1993-10-08 Fuji Electric Co Ltd 絶縁ゲート型半導体装置
JPH10284733A (ja) * 1997-03-31 1998-10-23 Motorola Inc 低減された電界を備えた絶縁ゲートバイポーラトランジスタ

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012235001A (ja) * 2011-05-06 2012-11-29 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2012235002A (ja) * 2011-05-06 2012-11-29 Mitsubishi Electric Corp 半導体装置およびその製造方法
WO2012165008A1 (ja) 2011-06-01 2012-12-06 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US8564017B2 (en) 2011-06-01 2013-10-22 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method for manufacturing same
JP2013211447A (ja) * 2012-03-30 2013-10-10 National Institute Of Advanced Industrial & Technology 炭化ケイ素縦型ｍｏｓｆｅｔ及びその製造方法
JP2013211440A (ja) * 2012-03-30 2013-10-10 National Institute Of Advanced Industrial & Technology 半導体装置
US9537002B2 (en) 2012-03-30 2017-01-03 Fuji Electric Co., Ltd. Semiconductor device with SiC base layer
JP5900698B2 (ja) * 2013-02-13 2016-04-06 富士電機株式会社 半導体装置
WO2014125586A1 (ja) * 2013-02-13 2014-08-21 富士電機株式会社 半導体装置
JPWO2014125586A1 (ja) * 2013-02-13 2017-02-02 富士電機株式会社 半導体装置
US9595608B2 (en) 2013-02-13 2017-03-14 Fuji Electric Co., Ltd. Semiconductor device
WO2016013182A1 (ja) * 2014-07-24 2016-01-28 パナソニックＩｐマネジメント株式会社 炭化珪素半導体素子およびその製造方法
US9923090B2 (en) 2014-07-24 2018-03-20 Panasonic Intellectual Property Management Co., Ltd. Silicon carbide semiconductor element and method for manufacturing the same
JP2017059720A (ja) * 2015-09-17 2017-03-23 富士電機株式会社 半導体装置および半導体装置の製造方法
US11456359B2 (en) 2015-09-17 2022-09-27 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JP2017168677A (ja) * 2016-03-16 2017-09-21 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2017168671A (ja) * 2016-03-16 2017-09-21 富士電機株式会社 半導体装置および半導体装置の製造方法
US10840369B2 (en) 2017-12-06 2020-11-17 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing same

Also Published As

Publication number Publication date
AU2003275541A8 (en) 2004-05-04
JPWO2004036655A1 (ja) 2006-03-16
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AU2003275541A1 (en) 2004-05-04

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