TWI634637B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI634637B
TWI634637B TW104121248A TW104121248A TWI634637B TW I634637 B TWI634637 B TW I634637B TW 104121248 A TW104121248 A TW 104121248A TW 104121248 A TW104121248 A TW 104121248A TW I634637 B TWI634637 B TW I634637B
Authority
TW
Taiwan
Prior art keywords
wiring
transistor
diode
substrate
semiconductor device
Prior art date
Application number
TW104121248A
Other languages
English (en)
Other versions
TW201613058A (en
Inventor
三浦喜直
Original Assignee
日商瑞薩電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商瑞薩電子股份有限公司 filed Critical 日商瑞薩電子股份有限公司
Publication of TW201613058A publication Critical patent/TW201613058A/zh
Application granted granted Critical
Publication of TWI634637B publication Critical patent/TWI634637B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02697—Forming conducting materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Electronic Switches (AREA)

Abstract

本發明之目的在於抑制因為汲極電極與二極體之陰極電極之間的配線其電感，導致電晶體與陰極之間的切換速度降低的情況。 本發明中，於基板上形成電晶體及二極體。電晶體與二極體在第1方向上並排。基板上更形成第1配線、第1分支配線以及第2分支配線。第1配線，在電晶體與二極體之間延伸。第1分支配線，在與電晶體重疊的方向上，從第1配線延伸出來，並與電晶體連接。第2分支配線，在與二極體重疊的方向上，從第1配線延伸出來，並與二極體連接。

Description

半導體裝置
本發明係關於一種半導體裝置，係可應用於例如具有電晶體及配線之半導體裝置的技術。
具有用以控制電力之電晶體的裝置，係半導體裝置中的一種。例如，專利文獻1中記載這樣的半導體裝置。專利文獻1中記載，使用化合物半導體層的半導體裝置中，將複數電晶體互相並聯配置。接著，汲極電極及源極電極，在相反方向上，從各電晶體延伸出來。各電晶體的汲極電極與一條汲極配線連接；各電晶體的源極配線與一條源極配線連接。汲極配線及源極配線，在電晶體並排的方向上延伸。
又，專利文獻1所記載的半導體裝置，亦具有二極體。二極體，與複數電晶體並排配置。接著，二極體的陽極電極，在與汲極電極相同的方向上延伸，並與汲極配線連接。另一方面，二極體的陰極電極，在與源極電極相同的方向上延伸，並與陰極配線連接。源極配線與陰極配線雖互相分開，但位於同一直線上。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本特開2013-201242號公報
[發明所欲解決之課題]
在將「用以控制電力之電晶體的汲極電極」與「二極體的陰極」連接的電路中，具有電流之目的地在電晶體與陰極之間切換的情況。此處，若電晶體的汲極電極與二極體的陰極電極之間的配線較長，則可能因為該配線的電感導致電晶體與陰極之間的切換速度降低。本說明書之記載及附圖中明確記載其他課題與新穎的特徴。 [解決課題之手段]
根據一實施形態，在基板上形成電晶體及二極體。電晶體與二極體在第1方向上並排。基板上，更形成第1配線、第1分支配線以及第2分支配線。第1配線，在電晶體與二極體之間延伸。第1分支配線，在與電晶體重疊的方向上，從第1配線延伸出來，並與電晶體連接。第2分支配線，在與二極體重疊的方向上，從第1配線延伸出來，並與二極體連接。 [發明之效果]
根據此實施形態，因為可縮短汲極電極與二極體的陰極電極之間的配線，故可抑制「因為該配線的電感導致電晶體與陰極之間的切換速度降低」的情況。
以下，使用圖示說明實施形態。又，所有圖示中，對於相同的構成要件，賦予相同的符號，並適當省略其說明。
(第1實施形態) 圖1係第1實施形態之電子設備ED的電路圖。電子設備ED係開關電源，其將交流電轉換為直流電。電子設備ED，具有二極體電橋DB、電感器IND、電晶體TR、二極體DD以及導體CON。
二極體電橋DB的兩個端子與交流電源連接，二極體電橋DB剩下的兩個端子則與負載RES連接。
電晶體TR (Tr)及二極體電橋DB，與負載RES並聯相接。電晶體TR，相較於電容CP (C)，位於較接近二極體電橋DB的位置。接著，電感器IND (L)，位於二極體電橋DB與電晶體TR的汲極之間，二極體DD則位於電晶體TR的汲極與電容CP之間。
上述電路中，電晶體TR及二極體DD，係設於一個半導體晶片SC內。半導體晶片SC，與後述的晶片搭載部DP、第1端子LT1、第2端子LT2以及第3端子LT3一起構成半導體裝置SD。
圖2係半導體晶片SC的俯視圖。半導體晶片SC，係使用基板SUB所形成。基板SUB為例如矩形；源極配線SL(第2配線)、汲極陽極配線DAL(第1配線)、陰極配線CL(第3配線)以及汲極陽極配線DAL，沿著第1方向(圖中y方向)，且隔著空間，依序重複配置於基板SUB之上。接著，從最後的汲極陽極配線DAL隔著間隙，配置有源極配線SL。該等的各個配線，在與第1方向交叉的第2方向(例如，與第1方向垂直的方向，具體而言係圖中的x方向)上延伸。
電晶體區域TRR配置於源極配線SL與汲極陽極配線DAL之間；二極體區域DDR配置於汲極陽極配線DAL與陰極配線CL之間。電晶體區域TRR中，複數電晶體TR在第2方向(圖中x方向)上並排；二極體區域DDR中，複數二極體DD在第2方向上並排。複數電晶體TR電性地互相並聯，而發揮一個電晶體的功能。又，複數二極體DD電性地互相並聯，而發揮一個二極體的功能。
基板SUB上，更形成源極電極SE(第3分支配線)、汲極電極DE(第1分支配線)、陽極電極AE(第2分支配線)以及陰極電極CE(第4分支配線)。
源極電極SE，從源極配線SL往電晶體區域TRR分支，汲極電極DE，從汲極陽極配線DAL往電晶體區域TRR分支。換言之，源極電極SE及汲極電極DE，皆在與電晶體TR重疊的方向上延伸。電晶體區域TRR中，源極電極SE及汲極電極DE，在沿著汲極陽極配線DAL的方向上交互設置。接著，在圖中的y方向上，源極電極SE及汲極電極DE互相重疊。因此，電晶體區域TRR中，電晶體TR的汲極及源極，在沿著汲極陽極配線DAL的方向上，成為交互設置的態樣。
陽極電極AE，從汲極陽極配線DAL往二極體區域DDR分支；陰極電極CE，從陰極配線CL往二極體區域DDR分支。換言之，陽極電極AE及陰極電極CE，在與二極體DD重疊的方向上延伸。二極體區域DDR中，陽極電極AE及陰極電極CE，在沿著汲極陽極配線DAL的方向上交互設置。圖中的y方向上，陽極電極AE及陰極電極CE互相重疊。因此，二極體區域DDR中，二極體DD的陰極及陽極，在沿著汲極陽極配線DAL的方向上，成為交互設置的態樣。又，因為二極體區域DDR位於陰極電極CE的兩側，故陰極電極CE分別從陰極配線CL的兩個側面分支。
此外，本圖所示的例中，源極電極SE及陰極電極CE，在圖中x方向上，係設於相同位置，汲極電極DE及陽極電極AE，在圖中x方向上，係設於相同位置。然而，x方向中的源極電極SE、汲極電極DE、陰極電極CE以及陽極電極AE的配置，並不限於本圖所示的例子。
又，基板SUB上，形成閘極配線GL及閘極墊GP。閘極墊GP，配置於基板SUB的邊緣(例如角部)。閘極配線GL，從閘極墊GP沿著基板SUB的邊緣延伸，更往電晶體區域TRR分支。電晶體區域TRR內，閘極配線GL與電晶體TR的閘極電極GE(後述)連接。此外，電晶體區域TRR中，閘極配線GL，在源極配線SL與電晶體之間延伸。換言之，閘極配線GL，在源極配線SL的附近延伸。
圖3係圖2的A-A´剖面圖，其顯示電晶體TR的構造。基板SUB具有下述構成：在基質基板BSUB的第1面上，依序使緩衝層BUF、第1化合物半導體層CS1以及第2化合物半導體層CS2磊晶成長。基質基板BSUB，係例如p+ 型的塊材矽基板。緩衝層BUF，係第1化合物半導體層CS1與基質基板BSUB與的緩衝。緩衝層BUF，係化合物半導體層，其係例如將AlN/GaN重複積層的氮化物半導體層。第1化合物半導體層CS1，係在緩衝層BUF上磊晶成長的層。第1化合物半導體層CS1，成為電晶體TR的通道層。第1化合物半導體層CS1，雖為例如GaN，但亦可為AlGaN等的其他氮化物半導體層。第2化合物半導體層CS2，係以晶格常數與第1化合物半導體層CS1不同的材料所形成。第2化合物半導體層CS2，為例如AlGaN。藉由形成第2化合物半導體層CS2，而在第1化合物半導體層CS1中，生成作為載體的二維電子氣。
第2化合物半導體層CS2中形成溝槽。該溝槽貫穿第2化合物半導體層CS2，並埋入第1化合物半導體層CS1的表層。藉此，電晶體TR成為常關型電晶體(normally off transistor)。接著該溝槽的底面及側面上形成電晶體TR的閘極絕緣膜GINS。閘極絕緣膜GINS，係非晶態的Al2 O3 或SiO2 ，其係使用ALD法、濺鍍法或CVD法等所形成。接著，電晶體TR的閘極電極GE埋入溝槽剩下的空間。閘極電極GE，係藉由例如TiN、Au或聚矽(例如p型的聚矽)所形成。此處，閘極電極GE中，亦可具有下述構成：在以上述材料所形成的層上，層積以Al或Cu等材料(其電阻低於上述材料)所形成的層。
第2化合物半導體層CS2上，形成汲極電極DE及源極電極SE。汲極電極DE及源極電極SE，與第2化合物半導體層CS2歐姆連接。汲極電極DE與電晶體TR的汲極連接；源極電極SE與電晶體TR的源極連接。汲極電極DE及源極電極SE，夾著閘極電極GE互相對向。本圖所示的例中，為了在閘極與汲極之間具有耐壓特性，而使「從閘極電極GE至汲極電極DE的距離」比「閘極電極GE至源極電極SE的距離」更長。
此外，在第2化合物半導體層CS2之中，未形成源極電極SE、閘極電極GE以及汲極電極DE的區域，係由保護用的絕緣膜INSL1所覆蓋。絕緣膜INSL1，為例如SiN膜。
圖4係圖2的B-B´剖面圖，其顯示二極體DD的構造。陽極電極AE與二極體DD的陽極連接，陰極電極CE與二極體DD的陰極連接。接著，二極體DD為蕭特基能障二極體(Schottky barrier diode)，其具有蕭特基金屬STM。蕭特基金屬STM與陽極電極AE重疊，而埋入形成於第1化合物半導體層CS1的溝槽。此溝槽的底部，進入第2化合物半導體層CS2的表層，以阻斷二維電子氣。換言之，藉由蕭特基金屬STM與第2化合物半導體層CS2的界面，而阻斷二維電子氣。蕭特基金屬STM，係與第1化合物半導體層CS1及第2化合物半導體層CS2蕭特基連接的金屬，其係使用例如Au、Ti以及聚矽(例如p型的聚矽)中的至少一項所形成。此外，蕭特基金屬STM，亦可為W、Pt或Ni等。又，蕭特基金屬STM，亦可不埋入溝槽。此情況下，蕭特基金屬STM形成於第2化合物半導體層CS2上。
此外，二極體DD，並不限於蕭特基能障二極體。
圖5係圖2的C-C´剖面圖。如同使用圖2所說明，汲極電極DE及陽極電極AE從汲極陽極配線DAL分支出來。該等構件係一體成形。接著，如同使用圖4所說明，蕭特基金屬STM埋入陽極電極AE的下方。
又，絕緣分離層SPI埋入基板SUB之中與汲極陽極配線DAL重疊的區域。絕緣分離層SPI，例如，係在第1化合物半導體層CS1及第2化合物半導體層CS2中，注入高濃度B的層。絕緣分離層SPI，貫穿第1化合物半導體層CS1及第2化合物半導體層CS2，其底面到達緩衝層BUF的表層。接著，絕緣分離層SPI，分離電晶體區域TRR與二極體區域DDR。例如，即使對二極體區域DDR的陰極電極CE施加高逆偏壓的電壓，因為形成有絕緣分離層SPI，故電流不會從二極體區域DDR流至電晶體TR。
此外，本圖所示的例中，絕緣分離層SPI與汲極陽極配線DAL之間形成絕緣膜INSL1。然而，絕緣膜INSL1，亦可不形成於絕緣分離層SPI與汲極陽極配線DAL之間。
又，基板SUB之中，埋入式接觸窗BCON埋入與源極配線SL重疊的區域。埋入式接觸窗BCON的頂面與源極配線SL相接，埋入式接觸窗BCON的底面與基質基板BSUB相接，或是埋入其中。藉此，源極配線SL，透過埋入式接觸窗BCON與基質基板BSUB連接。流過源極配線SL的電流，透過埋入式接觸窗BCON及基質基板BSUB，流出至外部。埋入式接觸窗BCON為例如n型的聚矽。
圖6係圖2的D-D´剖面圖。如同使用圖2所說明，陰極電極CE從陰極配線CL分支出來，源極電極SE從源極配線SL分支出來。源極電極SE與陰極配線CL為一體成形，源極電極SE與源極配線SL一體成形。
又，如同使用圖2所說明，俯視中源極電極SE與閘極配線GL交叉。如圖6所示，此交叉區域中，閘極配線GL被絕緣膜INS3所覆蓋。絕緣膜INS3為例如氧化矽膜。因此，源極電極SE與閘極配線GL不會短路。
接著，說明半導體裝置SD的製造方法。首先，準備基質基板BSUB。接著，在基質基板BSUB上，依序使緩衝層BUF、第1化合物半導體層CS1以及第2化合物半導體層CS2磊晶成長。接著，在第2化合物半導體層CS2及第1化合物半導體層CS1上，形成絕緣分離層SPI。
接著，藉由部分去除第2化合物半導體層CS2，形成用以埋入蕭特基金屬STM的溝槽。接著，在此溝槽內，埋入蕭特基金屬STM。
接著，在第2化合物半導體層CS2上及蕭特基金屬STM上，以CVD法形成絕緣膜INSL1。接著，部份地去除絕緣膜INSL1及第2化合物半導體層CS2。藉此，形成用以埋入閘極絕緣膜GINS及閘極電極GE的溝槽。接著，在溝槽內及第2化合物半導體層CS2上，使用例如CVD法或ALD法形成絕緣膜，進一步，以濺鍍法形成導電膜。接著，選擇性地去除此絕緣膜及導電膜。藉此，形成閘極絕緣膜GINS、閘極電極GE、閘極配線GL以及閘極墊GP。
接著，在絕緣膜INSL1上及閘極配線GL上形成絕緣膜，並且選擇性地去除此絕緣膜。藉此形成絕緣膜INS3。接著，將埋入式接觸窗BCON埋入基板SUB。接著，去除絕緣膜INSL1之中，位於用以形成源極電極SE、汲極電極DE、陽極電極AE以及陰極電極CE之區域的部分。接著，在第2化合物半導體層CS2上、絕緣膜INS3上、絕緣膜INSL1上以及埋入式接觸窗BCON上，形成導電膜，例如Al等的金屬膜，並選擇性地去除此金屬膜。藉此，形成源極電極SE、源極配線SL、汲極電極DE、陽極電極AE、汲極陽極配線DAL、陰極電極CE以及陰極配線CL。
圖7係半導體裝置SD的俯視圖。如同使用圖1所說明，半導體裝置SD具有半導體晶片SC。半導體裝置SD，更具有晶片搭載部DP(基板搭載部)、第1端子LT1、第2端子LT2以及第3端子LT3。晶片搭載部DP、第1端子LT1、第2端子LT2以及第3端子LT3皆具有導電性，其係形成為例如，一個引線框架。此外，該等構件亦可僅表層具有導電性。
半導體晶片SC，以與基質基板BSUB中之第1面相反側的面朝向與晶片搭載部DP相接的方向，搭載於晶片搭載部DP上。接著，基質基板BSUB，與晶片搭載部DP電性連接。如同使用圖5所說明，源極配線SL，透過埋入式接觸窗BCON與基質基板BSUB連接。因此，源極電極SE，透過源極配線SL、埋入式接觸窗BCON以及基質基板BSUB，而與晶片搭載部DP電性連接。亦即，源極電極SE的電位，係從晶片搭載部DP所施加。
如上所述，基板SUB為矩形。接著，基板SUB之中，在與源極配線SL、陰極配線CL以及源極配線SL交叉的方向上延伸的兩邊(圖中y方向上延伸的邊)之中的一邊(第1邊)，與第1端子LT1對向。又該兩邊中剩下的另一邊(第2邊)，與第2端子LT2及第3端子LT3對向。第1端子LT1，透過接合引線BW1(第1連接構件)與汲極陽極配線DAL連接；第2端子LT2，透過接合引線BW2(第2連接構件)與陰極配線CL連接。又，第3端子LT3，透過接合引線BW3(第3連接構件)與閘極墊GP連接。此外，本圖所示的例中，接合引線BW1，在複數區域CP1與汲極陽極配線DAL連接；接合引線BW2，在複數區域CP2與陰極配線CL連接。
第1端子LT1，因為與電晶體TR的汲極及二極體DD的陽極連接，故對於第2端子LT2及第3端子LT3施加高電壓。根據本圖所示的配線，可確保「第2端子LT2及第3端子LT3」與「第1端子LT1」之間隔，故可抑制「第1端子LT1」與「第2端子LT2及第3端子LT3」短路。
又，在圖中y方向上，以彼此隔開的方式配置複數源極配線SL。因此，即使另外設置與第1端子LT1相同的端子，並使該端子與源極電極SE連接，亦不會在半導體晶片SC的第1邊及第2邊附近，留有配置這種端子的空間。相對於此，本實施形態中，從晶片搭載部DP施加源極電極SE的電位。因此，不需要另外設置用以與源極電極SE連接的端子，而使得端子的配置變得容易。
此外，如以下所說明，電晶體TR的構成，如圖3所示，並不限定於此例。
圖8係顯示電晶體TR的第1變化實施例的剖面圖。本圖所示的例子中，第2化合物半導體層CS2上，未形成用以使閘極絕緣膜GINS及閘極電極GE埋入的溝槽。接著，閘極絕緣膜GINS及閘極電極GE，形成於第2化合物半導體層CS2上。又，閘極絕緣膜GINS，在第2化合物半導體層CS2之中，形成於源極電極SE與汲極電極DE之間的整個區域。
圖9係顯示電晶體TR的第2變化實施例的剖面圖。本圖所示的例子中，電晶體TR為MIS-HJ-FET(Metal-Insulator-Semiconductor Hetero-Junction Field-Effect Transistor)。具體而言，閘極電極GE的一部分埋入絕緣膜INS2，透過閘極絕緣膜GINS，與第2化合物半導體層CS2連接。閘極絕緣膜GINS亦形成於絕緣膜INS2上，以及絕緣膜INS2與閘極電極GE之間。絕緣膜INS2為例如SiN膜。這樣的構造中，第1化合物半導體層CS1中所形成的二維電子氣，被位於閘極電極GE下方的部分所阻擋，故電晶體TR成為常開型(但特性為負)。接著，在對閘極電極GE施加小於臨界值之電壓的狀態下，電流不會流經第1化合物半導體層CS1。另一方面，若對閘極電極GE施加大於臨界值之電壓，則電流流過第1化合物半導體層CS1。
圖10係顯示電晶體TR的第3變化實施例的剖面圖。本圖所示的例中，電晶體TR為J-FET(Junction Field-Effect Transistor)，其為常關型電晶體。具體而言，第2化合物半導體層CS2與閘極電極GE之間，形成第1導電型層SEM。第1導電型層SEM為例如AlGaN。
以上，根據本實施形態，汲極陽極配線DAL在電晶體TR與二極體DD之間延伸。接著，汲極電極DE從汲極陽極配線DAL朝向電晶體TR分支，陽極電極AE從汲極陽極配線DAL朝向二極體DD分支。因此，可縮短將汲極電極DE與陽極電極AE連結的配線。因此，可抑制因為該配線的電感導致電晶體TR與二極體DD之間的切換速度降低的情況。
又，汲極陽極配線DAL延伸的方向上，複數二極體DD互相並排設置，又，複數電晶體TR互相並排設置。接著，複數二極體DD各自的陽極電極AE從一個汲極陽極配線DAL分支出來，又，複數電晶體TR各自的汲極電極DE從一個汲極陽極配線DAL分支出來。因此，可有效率地配置二極體DD及電晶體TR。
(第2實施形態) 圖11係第2實施形態之半導體裝置SD的俯視圖，其對應第1實施形態的圖7。圖12係圖11所示之半導體裝置SD具有的半導體晶片SC的俯視圖。圖13係本實施形態中的半導體晶片SC的剖面圖，其對應第1實施形態的圖5。此外，圖12中，為了說明，以點線表示後述二極體陽極匯流排配線DABL及陰極匯流排配線CBL。本實施形態之半導體裝置SD，除了以下幾點以外，與第1實施形態之半導體裝置SD為相同的構成。
首先，如圖13所示，在源極配線SL、汲極陽極配線DAL、陰極配線CL及閘極配線GL上，形成層間絕緣膜INSL2。層間絕緣膜INSL2為例如氧化矽膜。
接著，如圖11、12、13所示，層間絕緣膜INSL2上，形成二極體陽極匯流排配線DABL及陰極匯流排配線CBL。二極體陽極匯流排配線DABL及陰極匯流排配線CBL，皆在與汲極陽極配線DAL及陰極配線CL相同的方向(第2方向：圖11中的x方向)上延伸。
俯視中，二極體陽極匯流排配線DABL的至少一部分與汲極陽極配線DAL重疊；陰極匯流排配線CBL的至少一部分與陰極配線CL重疊。接著，接觸窗CON1埋入層間絕緣膜INSL2之中，位於二極體陽極匯流排配線DABL與汲極陽極配線DAL之間的部分；接觸窗CON2埋入層間絕緣膜INSL2之中，位於陰極匯流排配線CBL與陰極配線CL之間的部分。換言之，二極體陽極匯流排配線DABL透過接觸窗CON1與汲極陽極配線DAL連接，陰極匯流排配線CBL透過接觸窗CON2與陰極配線CL連接。二極體陽極匯流排配線DABL，係為了降低汲極陽極配線DAL之表觀電阻而設置；陰極匯流排配線CBL，係為了降低陰極配線CL之表觀電阻而設置。
又，第1方向(圖11中的y方向)中，二極體陽極匯流排配線DABL比汲極陽極配線DAL更粗，陰極匯流排配線CBL比陰極配線CL更粗。俯視下，二極體陽極匯流排配線DABL，與電晶體區域TRR的一部分及二極體區域DDR的一部分重疊，且陰極匯流排配線CBL與二極體區域DDR的一部分重疊。藉此，可縮小半導體晶片SC的面積。
接著，二極體陽極匯流排配線DABL，透過接合帶(Bonding Ribbon)BL1與第1端子LT1連接；陰極匯流排配線CBL，透過接合帶BL2與第2端子LT2連接。接合帶BL1、BL2，皆比第1實施形態所示的接合引線BW1、BW2更粗，且電阻更低。接合帶BL1、BL2的寬度，係接合帶BL1、BL2之厚度的例如10倍以上。
以上，根據本實施形態，可得到與第1實施形態相同的效果。又，因為形成陰極匯流排配線CBL及二極體陽極匯流排配線DABL，更使用接合帶BL1、BL2，故可降低第1端子LT1與汲極陽極配線DAL之間的電阻，及第2端子LT2與陰極配線CL之間的電阻。又，俯視中，二極體陽極匯流排配線DABL，與電晶體區域TRR的一部分及二極體區域DDR的一部分重疊，陰極匯流排配線CBL與二極體區域DDR的一部分重疊。因此，可縮小半導體晶片SC的面積。
以上，雖根據實施型態具體說明本案發明人所完成之發明，但本發明並不限於上述實施形態，只要在不脫離其要旨的範圍內，當然可進行各種變化。
AE‧‧‧陽極電極
BCON‧‧‧埋入式接觸窗
BUF‧‧‧緩衝層
BL1‧‧‧接合帶
BL2‧‧‧接合帶
BSUB‧‧‧基質基板
BW1‧‧‧接合引線
BW2‧‧‧接合引線
BW3‧‧‧接合引線
CBL‧‧‧陰極匯流排配線
CBT‧‧‧變換器
CE‧‧‧陰極電極
CL‧‧‧陰極配線
CND‧‧‧導體
CON1‧‧‧接觸窗
CON2‧‧‧接觸窗
DABL‧‧‧二極體陽極匯流排配線
DAL‧‧‧汲極陽極配線
DB‧‧‧二極體電橋
DD‧‧‧二極體
DDR‧‧‧二極體區域
DE‧‧‧汲極電極
DP‧‧‧晶片搭載部
ED‧‧‧電子設備
GE‧‧‧閘極電極
GINS‧‧‧閘極絕緣膜
GL‧‧‧閘極配線
GP‧‧‧閘極墊
IND‧‧‧電感器
INSL‧‧‧(圖3)
INSL1‧‧‧絕緣膜
INSL2‧‧‧層間絕緣膜
INSL3‧‧‧(圖6)
LT1‧‧‧第1端子
LT2‧‧‧第2端子
LT3‧‧‧第3端子
SC‧‧‧半導體晶片
SD‧‧‧半導體裝置
SE‧‧‧源極電極
SEM‧‧‧第1導電型層
SL‧‧‧源極配線
SPI‧‧‧絕緣分離層
STM‧‧‧蕭特基金屬
SUB‧‧‧基板
TR‧‧‧電晶體
Tr‧‧‧(圖1)
TRR‧‧‧電晶體區域
RES‧‧‧負載
CP‧‧‧電容
CS1‧‧‧第1化合物半導體層
CS2‧‧‧第2化合物半導體層
BUF‧‧‧緩衝層
INS3‧‧‧絕緣膜
C‧‧‧(圖1)
L‧‧‧(圖1)
【圖1】係第1實施形態之電子設備的電路圖。 【圖2】係半導體晶片的俯視圖。 【圖3】係圖2之A-A´剖面圖。 【圖4】係圖2之B-B´剖面圖。 【圖5】係圖2之C-C´剖面圖。 【圖6】係圖2之D-D´剖面圖。 【圖7】係半導體裝置的俯視圖。 【圖8】係顯示電晶體之第1變化實施例的剖面圖。 【圖9】係顯示電晶體之第2變化實施例的剖面圖。 【圖10】係顯示電晶體之第3變化實施例的剖面圖。 【圖11】係第2實施形態之半導體裝置的俯視圖。 【圖12】係第2實施形態中的半導體晶片的俯視圖。 【圖13】係第2實施形態中的半導體晶片的剖面圖。

Claims (20)

  1. 一種半導體裝置，包含：基板；電晶體，在該基板之電晶體區域上形成；及二極體，在該基板之二極體區域上形成；該電晶體與該二極體，在第1方向上並排；該半導體裝置更包含：第1配線，形成於該基板上且在該電晶體與該二極體之間延伸；第1分支配線，在該第1方向上，從該第1配線延伸出來，以形成該電晶體的汲極電極；第2分支配線，在該第1方向上，從該第1配線延伸出來，以形成該二極體的陽極電極；及絕緣分離層，形成在該基板中、且在該第1配線下方，並分離該電晶體區域及該二極體區域。
  2. 如申請專利範圍第1項之半導體裝置，其中，該電晶體的汲極及源極，在沿著該第1配線的方向上交互設置；複數之該第1分支配線，以彼此隔開的方式設置；該二極體的陽極及陰極，在沿著該第1配線的方向上交互設置；複數之該第2分支配線，以彼此隔開的方式設置。
  3. 如申請專利範圍第2項之半導體裝置，其中更包含：第2配線，其隔著該電晶體而配置在與該第1配線的相反側，且與該第1配線在相同方向上延伸；第3分支配線，在該第1方向上，從該第2配線延伸出來，而形成該電晶體的源極電極，且與該第1分支配線對向；第3配線，隔著該二極體而配置在與該第1配線的相反側，並在與該第1配線相同的方向上延伸；及第4分支配線，在該第1方向上，從該第3配線延伸出來，而形成該二極體的陰極，且與該第2分支配線對向。
  4. 如申請專利範圍第3項之半導體裝置，其中，該第1分支配線與該電晶體的該汲極連接；該第3分支配線與該電晶體的該源極連接；該第2分支配線與該二極體的該陽極連接；該第4分支配線與該二極體的該陰極連接。
  5. 如申請專利範圍第3項之半導體裝置，其中，於該第1方向上，依序重複配置有該第2配線、該電晶體、該第1配線、該二極體、該第3配線、該二極體、該第1配線以及該電晶體；該第4分支配線分別從該第3配線的兩個側面延伸出來。
  6. 如申請專利範圍第3項之半導體裝置，其中，該基板為矩形；該基板的第1邊及與該第1邊對向的第2邊，在該第1方向上延伸；該半導體裝置更包含：第1引線端子，與該基板的該第1邊對向；第2引線端子，與該基板的該第2邊對向；第1連接構件，使該第1配線與該第1引線端子連接；及第2連接構件，使該第3配線與該第2引線端子連接。
  7. 如申請專利範圍第6項之半導體裝置，其中更包含：閘極配線，沿著該基板的該第2邊形成，且與該電晶體的閘極電極連接；第3引線端子，與該基板的該第2邊對向；及第3連接構件，使該閘極配線與該第3引線端子連接。
  8. 如申請專利範圍第6項之半導體裝置，其中，該基板包含：半導體基板，導入有雜質，且具有第1面以及與該第1面相反側的第2面；化合物半導體層，形成於該半導體基板的該第1面；及埋入式接觸窗，埋入該化合物半導體層，其下部與該半導體基板連接，且其頂面與該第2配線連接；該半導體裝置更具備基板搭載部，其支持該半導體基板的該第2面；該基板搭載部中，至少與該第2面相接的面具有導電性。
  9. 如申請專利範圍第1項之半導體裝置，其中該第1配線在第2方向上於該電晶體與該二極體之間延伸，該第2方向垂直於該第1方向。
  10. 如申請專利範圍第1項之半導體裝置，其中該第1分支配線在該第1方向上從該第1配線的第1側面延伸出來，且該第2分支配線在該第1方向上從該第1配線的與該第1側面對向之第2側面延伸出來。
  11. 如申請專利範圍第1項之半導體裝置，更包含：第2配線，在與該第1方向垂直的第2方向上延伸；及第3分支配線，在該第1方向上，從該第2配線延伸出來，而形成該電晶體的源極電極。
  12. 如申請專利範圍第1項之半導體裝置，其中，該基板包含緩衝層、形成於該緩衝層上的第1化合物半導體層、及形成於該第1化合物半導體層上的第2化合物半導體層；且其中該絕緣分離層形成於該第一及第二化合物半導體層中。
  13. 如申請專利範圍第1項之半導體裝置，更包含：蕭特基金屬，形成於該基板中、且在該陽極電極下方、並鄰近該絕緣分離層。
  14. 如申請專利範圍第1項之半導體裝置，更包含：絕緣膜，形成於該基板的表面上，且在該絕緣分離層與該第1配線之間。
  15. 一種半導體裝置，包含：基板；電晶體，在該基板上形成；及二極體，在該基板上形成；該電晶體與該二極體，在第1方向上並排；該半導體裝置更包含：第1配線，形成於該基板上且在該電晶體與該二極體之間延伸；第1分支配線，在該第1方向上，從該第1配線延伸出來，以形成該電晶體的汲極電極；第2分支配線，在該第1方向上，從該第1配線延伸出來，以形成該二極體的陽極電極；第2配線，其在與該第1方向垂直的第2方向上延伸；第3分支配線，在該第1方向上，從該第2配線延伸出來，而形成該電晶體的源極電極；第3配線，在該第2方向上延伸；及第4分支配線，在該第1方向上，從該第3配線延伸出來，而形成該二極體的陰極。
  16. 一種半導體裝置，包含：電晶體區域，包含在基板上形成的電晶體；及二極體區域，包含在該基板上形成的二極體；該半導體裝置更包含：第1配線，形成於該電晶體區域與該二極體區域之間；第1分支配線，從該第1配線延伸到該電晶體區域中，以形成該電晶體的汲極電極；第2分支配線，從該第1配線延伸到該二極體區域中，以形成該二極體的陽極電極；及絕緣分離層，形成在該基板中、且在該第1配線下方，並分離該電晶體區域及該二極體區域。
  17. 如申請專利範圍第16項之半導體裝置，其中該第1分支配線從該第1配線的第1側面延伸出來，且該第2分支配線從該第1配線的與該第1側面對向之第2側面延伸出來。
  18. 如申請專利範圍第16項之半導體裝置，其中該第1分支配線及該第2分支配線在第1方向上延伸，且其中該第1配線在第2方向上延伸於該電晶體區域與該二極體區域之間，該第2方向垂直於該第1方向。
  19. 如申請專利範圍第18項之半導體裝置，更包含：第2配線，其在該第2方向上延伸；及第3分支配線，從該第2配線延伸到該電晶體區域中，而形成該電晶體的源極電極。
  20. 如申請專利範圍第19項之半導體裝置，更包含：第3配線，在該第2方向上延伸；及第4分支配線，從該第3配線延伸到該二極體區域中，而形成該二極體的陰極。
TW104121248A 2014-07-08 2015-07-01 半導體裝置 TWI634637B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014140188A JP6347685B2 (ja) 2014-07-08 2014-07-08 半導体装置
JP2014-140188 2014-07-08

Publications (2)

Publication Number Publication Date
TW201613058A TW201613058A (en) 2016-04-01
TWI634637B true TWI634637B (zh) 2018-09-01

Family

ID=53397910

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104121248A TWI634637B (zh) 2014-07-08 2015-07-01 半導體裝置

Country Status (6)

Country Link
US (2) US9691757B2 (zh)
EP (1) EP2966682A1 (zh)
JP (1) JP6347685B2 (zh)
KR (1) KR20160006117A (zh)
CN (1) CN105261562B (zh)
TW (1) TWI634637B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014048504A1 (de) * 2012-09-28 2014-04-03 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Halbleiterbauelement mit mindestens einer kontaktstruktur zum zuführen und/oder abführen von ladungsträgern
JP6347685B2 (ja) * 2014-07-08 2018-06-27 ルネサスエレクトロニクス株式会社 半導体装置
US9571093B2 (en) 2014-09-16 2017-02-14 Navitas Semiconductor, Inc. Half bridge driver circuits
US9859732B2 (en) 2014-09-16 2018-01-02 Navitas Semiconductor, Inc. Half bridge power conversion circuits using GaN devices
US9960154B2 (en) * 2014-09-19 2018-05-01 Navitas Semiconductor, Inc. GaN structures
US9831867B1 (en) 2016-02-22 2017-11-28 Navitas Semiconductor, Inc. Half bridge driver circuits
US10134658B2 (en) * 2016-08-10 2018-11-20 Macom Technology Solutions Holdings, Inc. High power transistors
US9935187B1 (en) * 2017-03-31 2018-04-03 Teresa Oh Ambipolar transistor and leakage current cutoff device using the same
CN110518074B (zh) * 2019-07-23 2021-02-02 西安电子科技大学 阴阳极交替的大电流GaN肖特基二极管及其制作方法
US11769807B2 (en) * 2020-08-03 2023-09-26 Semiconductor Components Industries, Llc Lateral transistor with extended source finger contact
US20220165726A1 (en) * 2020-11-26 2022-05-26 Innolux Corporation Electronic device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100089607A1 (en) * 2007-02-22 2010-04-15 Toyota Jidosha Kabushiki Kaisha Semiconductor power conversion apparatus and method of manufacturing the same
US20110266624A1 (en) * 2010-04-30 2011-11-03 Texas Instruments Incorporated Electrostatic discharge protection having multiply segmented diodes in proximity to transistor
US20130062625A1 (en) * 2011-09-08 2013-03-14 Kabushiki Kaisha Toshiba Semiconductor device
US20130248931A1 (en) * 2012-03-23 2013-09-26 Kabushiki Kaisha Toshiba Nitride semiconductor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7071514B1 (en) * 2004-12-02 2006-07-04 Anadigics, Inc. Electrostatic discharge protection device
JP4995455B2 (ja) * 2005-11-30 2012-08-08 ルネサスエレクトロニクス株式会社 半導体装置
WO2010081530A1 (de) * 2009-01-07 2010-07-22 Microgan Gmbh Selbstsperrender schalter
JP4700125B2 (ja) * 2009-07-30 2011-06-15 住友電気工業株式会社 半導体装置およびその製造方法
US9153570B2 (en) * 2010-02-25 2015-10-06 Macronix International Co., Ltd. ESD tolerant I/O pad circuit including a surrounding well
JP5214652B2 (ja) * 2010-03-10 2013-06-19 株式会社東芝 半導体装置
JP2014036115A (ja) * 2012-08-08 2014-02-24 Renesas Electronics Corp 半導体装置
JP6161889B2 (ja) * 2012-10-23 2017-07-12 ルネサスエレクトロニクス株式会社 半導体装置
KR102182016B1 (ko) * 2013-12-02 2020-11-23 엘지이노텍 주식회사 반도체 소자 및 이를 포함하는 반도체 회로
JP6347685B2 (ja) * 2014-07-08 2018-06-27 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100089607A1 (en) * 2007-02-22 2010-04-15 Toyota Jidosha Kabushiki Kaisha Semiconductor power conversion apparatus and method of manufacturing the same
US20110266624A1 (en) * 2010-04-30 2011-11-03 Texas Instruments Incorporated Electrostatic discharge protection having multiply segmented diodes in proximity to transistor
US20130062625A1 (en) * 2011-09-08 2013-03-14 Kabushiki Kaisha Toshiba Semiconductor device
US20130248931A1 (en) * 2012-03-23 2013-09-26 Kabushiki Kaisha Toshiba Nitride semiconductor device

Also Published As

Publication number Publication date
JP6347685B2 (ja) 2018-06-27
CN105261562A (zh) 2016-01-20
US9691757B2 (en) 2017-06-27
JP2016018871A (ja) 2016-02-01
US20170271326A1 (en) 2017-09-21
CN105261562B (zh) 2019-08-13
TW201613058A (en) 2016-04-01
EP2966682A1 (en) 2016-01-13
KR20160006117A (ko) 2016-01-18
US20160013179A1 (en) 2016-01-14

Similar Documents

Publication Publication Date Title
TWI634637B (zh) 半導體裝置
CN104319238B (zh) 形成高电子迁移率半导体器件的方法及其结构
US9793196B2 (en) Semiconductor device
CN108074902A (zh) 半导体器件
JP6769400B2 (ja) 半導体装置
US10032736B2 (en) Semiconductor device
JP2006351691A (ja) 半導体装置
US10134850B2 (en) Semiconductor device
US20170352753A1 (en) Field-effect transistor
CN105789307A (zh) 半导体器件及其制造方法
JP2014036115A (ja) 半導体装置
US10727228B2 (en) Stacked integrated circuit
KR20150044326A (ko) 쇼트키 배리어 다이오드가 일체화된 고전자 이동도 트랜지스터를 구비하는 반도체 소자 및 그 제조 방법
US9466688B2 (en) Semiconductor device with multilayer contact and method of manufacturing the same
JP2020194919A (ja) 半導体装置
US20240136434A1 (en) Nitride semiconductor element and nitride semiconductor device
JP2017201722A (ja) 半導体装置
US20240088282A1 (en) Semiconductor device and semiconductor module
US10978586B2 (en) Switching device
US10290583B2 (en) Semiconductor device
TW202333342A (zh) 半導體裝置和電路裝置