TWI832486B - 閘流體及其製造方法 - Google Patents

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日商新電元工業股份有限公司
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Abstract

一種閘流體，具有：第一P型半導體層；與第一P型半導體層相接地配置的第一N型半導體層其；與第一N型半導體層相接地配置的第二P型半導體層；與第二P型半導體層相接地配置的第二N型半導體層；第三P型半導體層，其與第二P型半導體層相接地配置，且雜質濃度比第二P型半導體層高；閘極電極；陰極電極；及第四P型半導體層，其與第二P型半導體層及第二N型半導體層分別相接，且雜質濃度比第二P型半導體層高，第三P型半導體層和第四P型半導體層被第二P型半導體層分離，第三P型半導體層和第二N型半導體層被第二P型半導體層分離。

Description

閘流體及其製造方法
本發明涉及閘流體及其製造方法。
現有的閘流體被使用於LED照明的點亮時的衝擊電流防止用保護電路內。
但是，在變更為高可靠性的鈍化層(passivation)的情況下，存在閘極靈敏度變高這樣的事例。在使用了這樣的閘流體的衝擊電流防止用保護電路中，存在發生動作異常、或者由於微小的雜訊而進行誤動作的隱患。因此，需要降低了閘極靈敏度的閘流體。在專利文獻1中公開了與此相關的技術。
現有技術文獻 專利文獻
專利文獻1：日本特開2005-142518號公報
本發明的各種方式的目的在於提供一種使閘極靈敏度鈍化的閘流體及其製造方法。
以下，對本發明的各種方式進行說明。
[1]一種閘流體，其特徵在於，所述閘流體具有：第一P型半導體層；第一N型半導體層，其與第一P型半導體層相接地配置；第二P型半導體層，其與所述第一N型半導體層相接地配置，且與所述第一P型半導體層分離；第二N型半導體層，其與所述第二P型半導體層相接地配置；第三P型半導體層，其與所述第二P型半導體層相接地配置，且雜質濃度比所述第二P型半導體層高；閘極電極，其與所述第三P型半導體層電連接；陰極電極，其與所述第二N型半導體層電連接；以及第四P型半導體層，其與所述第二P型半導體層以及所述第二N型半導體層分別相接，並且配置於所述陰極電極之下，且雜質濃度比所述第二P型半導體層高，所述第三P型半導體層和所述第四P型半導體層被所述第二P型半導體層分離，所述第三P型半導體層和所述第二N型半導體層被所述第二P型半導體層分離。
[2]根據上述[1]所述的閘流體，其特徵在於，在俯視觀察時，所述第四P型半導體層配置於所述第三P型半導體層的一側。
[3]根據上述[1]或[2]所述的閘流體，其特徵在於， 由所述第四P型半導體層和所述第二N型半導體層的底部的一部分形成第一PN接面，由所述第二P型半導體層和所述第二N型半導體層的底部的一部分以外的第一底部形成第二PN接面，在俯視觀察時，所述第一PN接面位於比所述第二PN接面靠閘極電極G側的位置。
[4]根據上述[1]至[3]中任一項所述的閘流體，其特徵在於，所述第四P型半導體層配置為將所述第二N型半導體層的底部的一部分以及所述閘極電極側的側部覆蓋。
[5]根據上述[1]或[2]所述的閘流體，其特徵在於，由所述第四P型半導體層和所述第二N型半導體層的底部的一部分形成第一PN接面，由所述第二P型半導體層和所述第二N型半導體層的底部的一部分以外的第一底部形成第二PN接面，由所述第二P型半導體層和所述第二N型半導體層的底部的一部分以外的第二底部形成第三PN接面，所述第二N型半導體層的底部的一部分的雜質濃度比所述第一底部以及第二底部各自的雜質濃度高，在俯視觀察時，所述第一PN接面位於比所述第二PN接面靠閘極電極側的位置，且所述第三PN接面位於比所述第一PN接面靠閘極電極側的位置。
[6]根據上述[1]、[2]以及[5]中任一項所述的閘流體，其特徵在於，所述第四P型半導體層配置為將所述第二N型半導體層的底部的一部分覆蓋、且不將所述閘極電極側的側部覆蓋。
[7]根據上述[1]至[6]中任一項所述的閘流體，其特徵在於，所述第二N型半導體層與所述第四P型半導體層接觸的部分的雜質濃度比所述第二N型半導體層不與所述第四P型半導體層接觸的部分的雜質濃度高。
[8]根據上述[1]至[7]中任一項所述的閘流體，其特徵在於，在俯視觀察時，第四P型半導體層與所述第二N型半導體層接觸的面積相對於所述第二N型半導體層的面積的比率為10%以上且99%以下。
[9]一種閘流體的製造方法，其特徵在於，所述閘流體的製造方法包括如下工序：在第一N型半導體層之下形成第一P型半導體層，並在所述第一N型半導體層之上形成第二P型半導體層；在所述第二P型半導體層的表面側形成第三P型半導體層以及第四P型半導體層；在所述第二P型半導體層的表面側，以與所述第四P型半導體層一部分重疊的方式形成第二N型半導體層；以及在所述第三P型半導體層上形成閘極電極，並且在所述第二N型半導體層上形成陰極電極。
[10]根據上述[9]所述的閘流體的製造方法，其特徵在於，所述第三P型半導體層具有比所述第二P型半導體層高的雜質濃度，所述第四P型半導體層形成於所述陰極電極之下，且具有比所述第二P型半導體層高的雜質濃度，所述第三P型半導體層和所述第四P型半導體層被所述第二P型半導體層分離，所述第三P型半導體層和所述第二N型半導體層被所述第二P型半導體層分離。
根據本發明的各種方式，能夠提供使閘極靈敏度鈍化的閘流體及其製造方法。
以下進行詳細說明。
根據本發明的上述[1]的閘流體，由於具有與閘極電極連接且雜質濃度比第二P型半導體層高的第三P型半導體層、和與第二P型半導體層以及第二N型半導體層分別相接且配置於陰極電極之下而且雜質濃度比第二P型半導體層高的第四P型半導體層，因此能夠使閘流體的閘極靈敏度鈍化。
根據本發明的上述[2]的閘流體，在俯視觀察時，第四P型半導體層配置於第三P型半導體層的一側，由此能夠使閘流體的閘極靈敏度進一步鈍化。
根據本發明的上述[3]的閘流體，在俯視觀察時第一PN接面位於比第二PN接面靠閘極電極側的位置，由此能夠使閘流體的閘極靈敏度進一步鈍化。
根據本發明的上述[4]的閘流體，第四P型半導體層配置為將第二N型半導體層的底部的一部分以及閘極電極側的側部覆蓋，由此能夠使閘流體的閘極靈敏度進一步鈍化。
9:N型半導體晶片
10:第五P型半導體層
11:第一P型半導體層(P+)
12:第一N型半導體層(N-)
13:第二P型半導體層(1st基極層：P+)
14:第二N型半導體層(發射極層：N+)
14a:第二N型半導體層(N+)的底部的一部分(N++)
14b:閘極電極側的側部
14c:第二N型半導體層(N+)的底部的一部分以外的第一底部(N+)
14d:第二N型半導體層的底部的一部分以外的第二底部(N+)
15a:第三P型半導體層(第一2nd基極層：P++)
15b:第四P型半導體層(第二2nd基極層：P++)
21:SiO2膜
22:玻璃鈍化層膜
22a:玻璃鈍化層膜
A:陽極
G:閘極電極
K:陰極電極
圖1是表示本發明的一個方式所涉及的閘流體的剖視圖。
圖2中的(A)是圖1所示的閘流體的表面側的第四P型半導體層(第二2nd基極層：P++)15b的俯視圖，圖2中的(B)是表示圖1所示的閘流體的表面側的第二N型半導體層(發射極層：N+)14的俯視圖。
圖3是表示本發明的一個方式所涉及的閘流體的剖視圖。
圖4中的(A)是圖3所示的閘流體的表面側的第四P型半導體層(第二2nd基極層：P++)15b的俯視圖，圖4中的(B)是表示圖3所示的閘流體的表面側的第二N型半導體層(發射極層：N+)14的俯視圖。
圖5是為了對圖1所示的閘流體的第二N型半導體層(發射極層：N+)14的雜質濃度進行說明而將發射極層(N+)14的附近放大後的局部剖視圖。
圖6是表示本發明的結構1、本發明的結構2以及現有結構的各個閘流體的樣品的dv/dt耐量的圖。
以下，使用圖式對本發明的實施方式進行詳細說明。但是，本發明並不限定於以下的說明，只要是本發明所屬技術領域中具有通常知識者，就能夠容易地理解可以在不脫離本發明的主旨及其範圍的情況下對其方式以及詳細內容進行各種變更。因而，本發明並不限定於以下所示的實施方式的記載內容地進行解釋。
(第一實施方式)
圖1是表示本發明的一個方式所涉及的閘流體的剖視圖。圖2中的(A)是圖1所示的閘流體的表面側的第四P型半導體層(第二2nd基極層：P++)15b的俯視圖，圖2中的(B)是表示圖1所示的閘流體的表面側的第二N型半導體層(發射極層：N+)14的俯視圖。在從上方觀察圖1所示的閘流體的俯視圖中， 多個層重疊，因此為了容易理解圖2中的(A)、圖2中的(B)，圖示了俯視觀察特定的層的情況。
本發明的一個方式所涉及的上述[1]的閘流體具有：第一P型半導體層(P+)11；第一N型半導體層(N-)12，其與第一P型半導體層(P+)11相接地配置，且與第一P型半導體層(P+)11分離；第二P型半導體層(P+)13，其與所述第一N型半導體層(N-)12相接地配置；第二N型半導體層(N-)14，其與所述第二P型半導體層13相接地配置；第三P型半導體層(P++)15a，其與所述第二P型半導體層(P+)13相接地配置，且雜質濃度比所述第二P型半導體層(P+)13高；閘極電極G，其與所述第三P型半導體層(P++)15a電連接；陰極電極K，其與所述第二N型半導體層(N+)14電連接；以及第四P型半導體層(P++)15b，其與所述第二P型半導體層(P+)13以及所述第二N型半導體層(N+)14分別相接，並且配置於所述陰極電極K之下，且雜質濃度比所述第二P型半導體層(P+)13高，所述第三P型半導體層(P++)15a和所述第四P型半導體層(P++)15b被所述第二P型半導體層(P+)13分離，所述第三P型半導體層(P++)15a和所述第二N型半導體層(N+)14被所述第二P型半導體層(P+)13分離。
以下進行詳細說明。
圖1所示的閘流體具有N型半導體晶片9，該N型半導體晶片9具有第一P型半導體層(P+)11。需要說明的是，圖1以及圖2示出了將N型半導體晶片9劃片切割後的一個閘流體的晶片。
如圖1所示，在第一P型半導體層(P+)11上相接地配置有第一N型半導體層(N-)12。
在第一N型半導體層(N-)12上相接地配置有第二P型半導體層(1st基極層：P+)13。需要說明的是，第一P型半導體層(P+)11和第二P型半導體層(P+)13的濃度可以相同，也可以某一者較高。另外，第一P型半導體層(P+)11和第二P型半導體層(P+)13各自的濃度範圍可以為1×1016atoms．cm-3至5×1018atoms．cm-3之間。
在第二P型半導體層(1st基極層：P+)13上相接地配置有第二N型半導體層(發射極層：N+)14。發射極層(N+)14的俯視形狀如圖2中的(B)所示。
另外，在第二P型半導體層(1st基極層：P+)13上相接地配置有第三P型半導體層(第一2nd基極層：P++)15a，第一2nd基極層(P++)15a的雜質濃度比1st基極層(P+)13高。
在第三P型半導體層(P++)15a上電連接有閘極電極G。閘極電極G可以由Al形成。
在第二N型半導體層(N+)14上電連接有陰極電極K。陰極電極K可以由Al形成。
在第二P型半導體層(1st基極層：P+)13上，配置有分別與1st基極層13以及第二N型半導體層(發射極層：N+)14相接的第四P型半導體層(第 二2nd基極層：P++)15b。該第二2nd基極層(P++)15b配置於陰極電極K之下(參照圖2以及圖3)。另外，第二2nd基極層(P++)15b的雜質濃度比1st基極層(P+)13高。第二2nd基極層(P++)15b的俯視形狀如圖2中的(A)所示。
第三P型半導體層(第一2nd基極層：P++)15a和第四P型半導體層(第二2nd基極層：P++)15b被第二P型半導體層(1st基極層：P+)13分離。另外，第一2nd基極層(P++)15a和第二N型半導體層(發射極層：N+)14被1st基極層(P+)13分離。
另外，如圖1所示，在發射極層(N+)14、1st基極層(P+)13以及第一2nd基極層(P++)15a之上形成有SiO2膜21。陰極電極K形成於發射極層(N+)14以及SiO2膜21之上。閘極電極G形成於第一2nd基極層(P++)15a以及SiO2膜21之上。另外，在第一N型半導體層(N-)12、1st基極層(P+)13、發射極層(N+)14以及第一2nd基極層(P++)15a各自的端部形成有玻璃鈍化層膜22。另外，在陰極電極K與閘極電極G之間形成有玻璃鈍化層膜22a。
根據本實施方式，由於具有與閘極電極G連接且雜質濃度比1st基極層(P+)13高的第一2nd基極層(P++)15a、和分別與1st基極層(P+)13以及發射極層(N+)14相接且配置於陰極電極K之下而且雜質濃度比1st基極層(P+)13高的第二2nd基極層(P++)15b，因此能夠使閘流體的閘極靈敏度鈍化。其結果是，即使在將該閘流體使用於例如LED照明的點亮時的衝擊電流防止用保護電路內的情況下，也能夠抑制該衝擊電流防止用保護電路的動作異常、微小的雜訊所導致的誤動作的發生。在此基礎上，臨界截止電壓上升率dv/dt耐量也上升。其詳細內容後述。
另外，通過利用1st基極層13將第一2nd基極層(P++)15a與第二2nd基極層(P++)15b分離，能夠使閘流體的閘極靈敏度進一步鈍化。
上述的dv/dt耐量也上升的理由如下。
閘流體為了使A-K間(陽極A與陰極K間)接通而需要G(閘極)電流。在不使閘流體進行接通動作而將陽極A施加為正的情況下，圖2所示的第一N型半導體層(N-)12與1st基極層(P+)13的接合部的耗盡層擴展。此為電容器電容C。為了對該電容器電容C進行充電，在閘流體內部產生電子的移動。該充電電流進行與G電流相同的動作。其電流i由以下的式子決定。
i=C．(dv/dt)
因而，dv/dt值越高則電流越大，即使不流過G電流也容易進行接通動作(誤動作)。
因此，通過使閘極靈敏度鈍化，能夠形成dv/dt值較高、即使流過較大的充電電流也不易進行接通動作的結構。
圖6是表示本發明的結構1、本發明的結構2以及現有結構的各個閘流體的樣品的dv/dt耐量的圖。本發明的結構1以及本發明的結構2是具有圖1所示結構的閘流體。本發明的結構2的不同點僅在於，在圖1所示的本發明的一個方式所涉及的閘流體中，與發射極層(N+)14接觸的圖2中的(A)所示的第二2nd基極層(P++)15b的面積相對於圖2中的(B)所示的發射極層(N+)14的面積的比率大於本發明的結構1的比率，在其他方面兩者為相同的結構。現有結構在不具有圖1所示的第二2nd基極層(P++)15b這一點上與本發明的結構1以及本發明的結構2不同，其他方面為相同的結構。
如圖6所示，確認到由於存在第二2nd基極層(P++)15b而使dv/dt耐量上升，並且確認到與發射極層(N+)14接觸的第二2nd基極層(P++)15b的面積越大，則dv/dt耐量越上升。
另外，在俯視觀察時，第四P型半導體層(第二2nd基極層：P++)15b配置於第三P型半導體層(第一2nd基極層：P++)15a側(參照圖1~圖4)。由此，能夠使閘流體的閘極靈敏度進一步鈍化。
如圖1所示，由第四P型半導體層(第二2nd基極層：P++)15b和第二N型半導體層(發射極層：N+)14的底部的一部分14a形成第一PN接面。另外，由第二P型半導體層(1st基極層：P+)13和發射極層(N+)14的底部的一部分14a以外的底部14c形成第二PN接面。
在俯視觀察時，第一PN接面位於比第二PN接面靠閘極電極G側的位置(參照圖1)。由此，能夠使閘流體的閘極靈敏度進一步鈍化。其結果是，即使在將該閘流體使用於例如LED照明的點亮時的衝擊電流防止用保護電路內的情況下，也能夠抑制該衝擊電流防止用保護電路的動作異常、微小的雜訊所導致的誤動作的發生。在此基礎上，臨界截止電壓上升率dv/dt耐量也上升。
第四P型半導體層(第二2nd基極層：P++)15b配置為將第二N型半導體層(發射極層：N+)14的底部的一部分14a以及閘極電極G側的側部14b覆蓋。由此，能夠使閘流體的閘極靈敏度進一步鈍化。因而，即使在將該閘流體使用於例如LED照明的點亮時的衝擊電流防止用保護電路內的情況下，也能夠抑制該衝擊電流防止用保護電路的動作異常、微小的雜訊所導致的誤動作的發生。在此基礎上，臨界截止電壓上升率dv/dt耐量也上升。
圖5是為了對圖1所示的閘流體的第二N型半導體層(發射極層：N+)14的雜質濃度進行說明而將發射極層(N+)14的附近放大後的局部剖視圖。
關於第二N型半導體層(發射極層：N+)14的雜質濃度，與第四P型半導體層(第二2nd基極層：P++)15b接觸的部分可以比不與第四P型半導體層(第二2nd基極層：P++)15b接觸的部分高。詳細而言，位於第二2nd基極層(P++)15b上的第二N型半導體層(N++)14的雜質濃度比在下方不存在第二2nd基極層(P++)15b的第二N型半導體層(N+)14的雜質濃度高。另外，如圖5所示，該半導體裝置(閘流體)具有具備第二N型半導體層(N++)14、第二2nd基極層(P++)15b以及第二P型半導體層(1st基極層：P+)13與第一N型半導體層(N-)12的接合部的NPN-Tr的結構。通過設為這樣的圖5的結構，能夠變更該NPN-Tr電流放大率，在使閘極靈敏度鈍化的基礎上，進一步地使得靈敏度調整變得容易。
在俯視觀察時，如圖2中的(A)、圖2中的(B)所示，第四P型半導體層(第二2nd基極層：P++)15b與第二N型半導體層(N+)14接觸的面積相對於第二N型半導體層(發射極層：N+)14的面積的比率可以為10%以上且99%以下。由此，能夠使閘流體的閘極靈敏度進一步鈍化。因而，即使在將該閘流體使用於例如LED照明的點亮時的衝擊電流防止用保護電路內的情況下，也能夠抑制該衝擊電流防止用保護電路的動作異常、微小的雜訊所導致的誤動作的發生。在此基礎上，臨界截止電壓上升率dv/dt耐量也上升。
(第二實施方式)
圖3是表示本發明的一個方式所涉及的閘流體的剖視圖，對與圖1相同的部分標注相同的附圖標記，並省略相同部分的說明。
由第四P型半導體層(P++)15b和第二N型半導體層(N+)14的底部的一部分(N++)14a形成第一PN接面。另外，由第二P型半導體層(P+)13和第二N型半導體層(N+)14的底部的一部分14a以外的第一底部(N+)14c形成第二PN接面。另外，由第二P型半導體層(P+)13和第二N型半導體層(N+)14的底部的一部分14a以外的第二底部(N+)14d形成第三PN接面。第二N型半導體層(N+)14的底部的一部分(N++)14a的雜質濃度被導入得比第一底部(N+)14c以及第二底部(N+)14d各自的雜質濃度高。在俯視觀察時，上述第一PN接面位於比上述第二PN接面靠閘極電極G側的位置，且上述第三PN接面位於比上述第一PN接面靠閘極電極G側的位置。
以下進行詳細說明。
如圖3所示，由第四P型半導體層(第二2nd基極層：P++)15b和第二N型半導體層(發射極層：N+)14的底部的一部分(N++)14a形成第一PN接面。另外，由第二P型半導體層(1st基極層：P+)13和發射極層(N+)14的底部的一部分14a以外的第一底部(N+)14c形成第二PN接面。另外，由1st基極層(P+)13和發射極層(N+)14的底部的一部分14a以外的第二底部(N+)14d形成第三PN接面。
第二N型半導體層(N+)14的底部的一部分(N++)14a的雜質濃度比第一底部(N+)14c以及第二底部(N+)14d各自的雜質濃度高(參照圖3、圖5)。這是因為通過在後述的第三實施方式中說明的製造方法來進行製造。需要說明的是，圖5的附圖標記15b為與圖1的附圖標記15b對應的形狀。
在本實施方式中，也能夠得到與第一實施方式相同的效果。
另外，在俯視觀察時，第一PN接面位於比第二PN接面靠閘極電極G側的位置(參照圖3)。通過設為這樣的結構，能夠對閘極特性進行調整。
圖3所示的第四P型半導體層(第二2nd基極層：P++)15b配置為將第二N型半導體層(發射極層：N+)14的底部的一部分14a覆蓋、且不將閘極電極G側的側部14b覆蓋。
根據本實施方式，由於第二2nd基極層(P++)15b將發射極層(N+)14的底部的一部分14a覆蓋，因此能夠使閘流體的閘極靈敏度進一步鈍化。因而，即使在將該閘流體使用於例如LED照明的點亮時的衝擊電流防止用保護電路內的情況下，也能夠抑制該衝擊電流防止用保護電路的動作異常、微小的雜訊所導致的誤動作的發生。在此基礎上，臨界截止電壓上升率dv/dt耐量也上升。
(第三實施方式：閘流體的製造方法)
本發明的一個方式所涉及的上述[9]的閘流體的製造方法具有如下工序：在第一N型半導體層(N-)12之下形成第一P型半導體層(P+)11，並在第一N型半導體層(N-)12之上形成第二P型半導體層(P+)13；在第二P型半導體層(P+)13的表面側形成第三P型半導體層(P++)15a以及第四P型半導體層(P++)15b；在第二P型半導體層(P+)13的表面側，以與所述第四P型半導體層(P++)15b一部分重疊的方式形成第二N型半導體層(N+、N++)14；以及在第三P型半導體層(P++)15a上形成閘極電極G，並且在第二N型半導體層(N+)14上形成陰極電極K。
以下進行詳細說明。
首先，如圖1所示那樣準備N型半導體晶片9。
接著，形成將N型半導體晶片9劃分為多個閘流體形成區域的隔離區域(第一N型半導體層(N-)12的兩側的區域)。需要說明的是，圖1以及圖3示出了將N型半導體晶片9劃片切割後的一個閘流體的晶片。需要說明的是，N型半導體晶片9包含第一N型半導體層(N-)12。
在此，關於上述的隔離區域的形成方法，通過沉積法，從N型半導體晶片9的兩面(第二N型半導體層(發射極層：N+)14側的面及其相反側的面)導入P+型的雜質並使其擴散。
接著，從上述N型半導體晶片9的兩面通過沉積法導入P+型的雜質並使其擴散。由此，在第一N型半導體層(N-)12之下形成第一P型半導體層(P+)11，在第一N型半導體層(N-)12之上形成第二P型半導體層(1st基極層：P+)13。
接著，在第二P型半導體層(P+)13上形成未圖示的光罩後，通過沉積法在半導體晶片9的兩面導入P型的雜質並使其擴散。由此，在1st基極層(P+)13的表面側形成第三P型半導體層(第一2nd基極層：P++)15a以及第四P型半導體層(第二2nd基極層：P++)15b，在第一P型半導體層(P+)11的背面側形成第五P型半導體層(P++)10。
接著，去除上述光罩，在第二P型半導體層(1st基極層：P+)13的表面形成未圖示的光罩後，通過沉積法在1st基極層(P+)13中導入N型的雜質並使其擴散。由此，在1st基極層(P+)13的表面側，以與第四P型半導體層(第二2nd基極層：P++)15b一部分重疊的方式形成第二N型半導體層(發射極層：N+)14。(參照圖1以及圖2中的(A)、圖2中的(B))。
接著，去除上述光罩，在1st基極層(P+)13的表面形成未圖示的光罩。該光罩的除了第二2nd基極層15b的第四P型半導體層(第一2nd基極層：P++)15a側以外的部分開口。接著，在1st基極層(P+)13中通過沉積法導入N型的雜質並使其擴散。由此，如圖5所示，在第二2nd基極層(P++)15b的表面側形成第二N型半導體層(發射極層：N++)14。由此，能夠在1st基極層(P+)13的表面側，以與第二2nd基極層15b一部分重疊的方式形成第二N型半導體層(N+、N++)。在這樣形成第二2nd基極層(P++)15b之後，將該第二2nd基極層(P++)15b的表面側設為反向導電型的發射極層(N++)14，因此第二2nd基極層(P++)15b的表面側的發射極層(N++)14成為N型雜質過多的區域，將該區域的深度設為不會比第二2nd基極層(P++)15b深。即，發射極層(N++)14與第二2nd基極層(P++)15b的邊界部分14a比第二2nd基極層(P++)15b稍淺(參照圖5)。
接著，去除上述光罩，在第三P型半導體層(第一2nd基極層：P++)15a上形成閘極電極G。該閘極電極與第一2nd基極層(P++)15a電連接。
在本實施方式中，也能夠得到與第一實施方式相同的效果。
另外，根據本實施方式，能夠在1st基極層(P+)13的表面側通過同一工序形成第一2nd基極層(P++)15a以及第二2nd基極層(P++)15b。
另外，第三P型半導體層(第一2nd基極層：P++)15a具有比第二P型半導體層(P+)13高的雜質濃度。
另外，第四P型半導體層(第二2nd基極層：P++)15b形成於陰極電極K之下，具有比第二P型半導體層(P+)13高的雜質濃度。
另外，第三P型半導體層(第一2nd基極層：P++)15a和第四P型半導體層(第二2nd基極層：P++)15b被第二P型半導體層(1st基極層：P+)13分離， 第一2nd基極層(P++)15a和第二N型半導體層(發射極層：N+)14被1st基極層(P+)13分離。
根據本實施方式，由於具有與閘極電極G連接的、雜質濃度比1st基極層(P+)13高的第一2nd基極層(P++)15a、和分別與1st基極層(P+)13以及發射極層(N+)14相接且配置於陰極電極K之下且雜質濃度比1st基極層(P+)13高的第二2nd基極層(P++)15b，因此能夠使閘流體的閘極靈敏度鈍化。
9:N型半導體晶片
10:第五P型半導體層
11:第一P型半導體層(P+)
12:第一N型半導體層(N-)
13:第二P型半導體層(1st基極層：P+)
14:第二N型半導體層(發射極層：N+)
14a:第二N型半導體層(N+)的底部的一部分(N++)
14b:閘極電極側的側部
14c:第二N型半導體層(N+)的底部的一部分以外的第一底部(N+)
15a:第三P型半導體層(第一2nd基極層：P++)
15b:第四P型半導體層(第二2nd基極層：P++)
21:SiO2膜
22:玻璃鈍化層膜
22a:玻璃鈍化層膜
A:陽極
G:閘極電極
K:陰極電極

Claims (10)

  1. 一種閘流體，其中，所述閘流體具有：第一P型半導體層；第一N型半導體層，其與第一P型半導體層相接地配置；第二P型半導體層，其與所述第一N型半導體層相接地配置，且與所述第一P型半導體層分離；第二N型半導體層，其與所述第二P型半導體層相接地配置；第三P型半導體層，其與所述第二P型半導體層相接地配置，且雜質濃度比所述第二P型半導體層高；閘極電極，其與所述第三P型半導體層電連接；陰極電極，其與所述第二N型半導體層電連接；以及第四P型半導體層，其與所述第二P型半導體層以及所述第二N型半導體層分別相接，並且配置於所述陰極電極之下，且雜質濃度比所述第二P型半導體層高，所述第三P型半導體層和所述第四P型半導體層被所述第二P型半導體層分離，所述第三P型半導體層和所述第二N型半導體層被所述第二P型半導體層分離。
  2. 如請求項1所述的閘流體，其中，在俯視觀察時，所述第四P型半導體層配置於所述第三P型半導體層的一側。
  3. 如請求項1或2所述的閘流體，其中， 由所述第四P型半導體層和所述第二N型半導體層的底部的一部分形成第一PN接面，由所述第二P型半導體層和所述第二N型半導體層的底部的一部分以外的第一底部形成第二PN接面，在俯視觀察時，所述第一PN接面位於比所述第二PN接面靠閘極電極G側的位置。
  4. 如請求項1或2所述的閘流體，其中，所述第四P型半導體層配置為將所述第二N型半導體層的底部的一部分以及所述閘極電極側的側部覆蓋。
  5. 如請求項1或2所述的閘流體，其中，由所述第四P型半導體層和所述第二N型半導體層的底部的一部分形成第一PN接面，由所述第二P型半導體層和所述第二N型半導體層的底部的一部分以外的第一底部形成第二PN接面，由所述第二P型半導體層和所述第二N型半導體層的底部的一部分以外的第二底部形成第三PN接面，所述第二N型半導體層的底部的一部分的雜質濃度比所述第一底部以及第二底部各自的雜質濃度高，在俯視觀察時，所述第一PN接面位於比所述第二PN接面靠閘極電極側的位置，且所述第三PN接面位於比所述第一PN接面靠閘極電極側的位置。
  6. 如請求項1或2所述的閘流體，其中，所述第四P型半導體層配置為將所述第二N型半導體層的底部的一部分覆蓋且不將所述閘極電極側的側部覆蓋。
  7. 如請求項1或2所述的閘流體，其中，所述第二N型半導體層與所述第四P型半導體層接觸的部分的雜質濃度比所述第二N型半導體層不與所述第四P型半導體層接觸的部分的雜質濃度高。
  8. 如請求項1或2所述的閘流體，其中，在俯視觀察時，第四P型半導體層與所述第二N型半導體層接觸的面積相對於所述第二N型半導體層的面積的比率為10%以上且99%以下。
  9. 一種閘流體的製造方法，其中，所述閘流體的製造方法包括如下工序：在第一N型半導體層之下形成第一P型半導體層，並在所述第一N型半導體層之上形成第二P型半導體層；在所述第二P型半導體層的表面側形成第三P型半導體層以及第四P型半導體層；在所述第二P型半導體層的表面側，以與所述第四P型半導體層一部分重疊的方式形成第二N型半導體層；以及在所述第三P型半導體層上形成閘極電極，並且在所述第二N型半導體層上形成陰極電極。
  10. 如請求項9所述的閘流體的製造方法，其中，所述第三P型半導體層具有比所述第二P型半導體層高的雜質濃度，所述第四P型半導體層形成於所述陰極電極之下，且具有比所述第二P型半導體層高的雜質濃度，所述第三P型半導體層和所述第四P型半導體層被所述第二P型半導體層分離， 所述第三P型半導體層和所述第二N型半導體層被所述第二P型半導體層分離。
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