JPH03253029A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03253029A JPH03253029A JP5208490A JP5208490A JPH03253029A JP H03253029 A JPH03253029 A JP H03253029A JP 5208490 A JP5208490 A JP 5208490A JP 5208490 A JP5208490 A JP 5208490A JP H03253029 A JPH03253029 A JP H03253029A
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Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体基板に成長させた種々の膜をプラズ
マエ・ンチャ、リアクティブイオンエッチャ等でドライ
エッチツクする半導体装置の製造方ン夫に関するものて
′ある。
マエ・ンチャ、リアクティブイオンエッチャ等でドライ
エッチツクする半導体装置の製造方ン夫に関するものて
′ある。
第３図は従来のドライエッチノゲ方法を説明するための
装置の構成図であり、この図において、１はチャ、バ、
２はこのチャシバ１内に設置された下部電極、３はこの
下部電極２に対向して設置された上部電極、４は前記下
部電極２に接続されたブロッキング・コツプ、す、５は
このプロ・ンキング・コノデシす４に接続された高周波
電源、６は前記下部電極２上に載置された被処理基板（
以後、単に基板と略記する） ７はゲート絶縁膜の一例
としてのゲート５ｉ０２膜、８はデー１〜膜の一例とし
てのボリンリコ″／膜、９はこのポリシリコン膜８上に
バターニシグされて形成されたしジスｌ−１１０は前記
チャツバ１内に発生させたプラズマである。また、Ａ−
Ａ’は前記上部電極３と下部電極２内にあり、それらに
垂直な任意の軸である。
装置の構成図であり、この図において、１はチャ、バ、
２はこのチャシバ１内に設置された下部電極、３はこの
下部電極２に対向して設置された上部電極、４は前記下
部電極２に接続されたブロッキング・コツプ、す、５は
このプロ・ンキング・コノデシす４に接続された高周波
電源、６は前記下部電極２上に載置された被処理基板（
以後、単に基板と略記する） ７はゲート絶縁膜の一例
としてのゲート５ｉ０２膜、８はデー１〜膜の一例とし
てのボリンリコ″／膜、９はこのポリシリコン膜８上に
バターニシグされて形成されたしジスｌ−１１０は前記
チャツバ１内に発生させたプラズマである。また、Ａ−
Ａ’は前記上部電極３と下部電極２内にあり、それらに
垂直な任意の軸である。
第４図は、第３図の垂直方向の電位分布を示す図である
１、この図において、Ｖ３、□５はゲート５ｉ０２膜７
にかかる電圧、■ｄｃはゴロ・・ツキ、グ・コツプ、す
４にチャージされたフ゛ラズマより流入した電子により
形成される電圧（装置で計測されろ■、ｃとは通常この
値をいう）である。この電位分布図は、直流的な電位を
示しており、高周波的な瞬間的変化は無視（つまり時間
的に積分）している。したがって、高周波の時間的な振
幅は、直流的ロスを無視するとＰ、が最大で、Ｐ２が最
低で、その中央が時間的に積分した値、つまり直流電位
となり、第４図の実線となる。高周波はＰ７と２２間を
振動することになる。なお、ＶｐＰは電源の波高値であ
る。
１、この図において、Ｖ３、□５はゲート５ｉ０２膜７
にかかる電圧、■ｄｃはゴロ・・ツキ、グ・コツプ、す
４にチャージされたフ゛ラズマより流入した電子により
形成される電圧（装置で計測されろ■、ｃとは通常この
値をいう）である。この電位分布図は、直流的な電位を
示しており、高周波的な瞬間的変化は無視（つまり時間
的に積分）している。したがって、高周波の時間的な振
幅は、直流的ロスを無視するとＰ、が最大で、Ｐ２が最
低で、その中央が時間的に積分した値、つまり直流電位
となり、第４図の実線となる。高周波はＰ７と２２間を
振動することになる。なお、ＶｐＰは電源の波高値であ
る。
次に動作について説明する。
簡単化のため真空系およびガス供給系は省略する。チャ
シバ１内には、下部電極２と上部電極３があり、下部電
極２はプロツキジグ・コンデノサ４と高周波（または低
周波でもよい）電源５が直列に接続され、上部電極３は
アースされている。下部電極２上には基板６が置かれて
おり、基板６表面に（よ、ゲート５ｉ０２膜７ （例え
ば膜厚１００λ）と、ポリシリコシ膜８ （例えば膜厚
２５００六）が図示の順に成長されており、その最上部
には、バターニングされたり、：Ｊスト９が形成されて
いる。チャンバ１内を何らかの手段により所望の真空度
に排気した後、所定のガス（例えばＣＦ ａ＋ ０２等
）をチャ、バ１内に導入し、所望の圧力（通常０．０５
〜１． ＯＴｏｒｒ）に保ッｔ：後、高周波電源５をＯ
Ｎすると、チャツバ１内には、フ゛ラズマ１０が発生し
、Ｌ−’２スト９をマスクとしてボリーリコ″Ｊｙ８の
エツチングが行われる。この場合、Ａ−Ａ’力方向電位
分布を示すと、第４図のようになる。ブロッキング・コ
ンデノサ４には、自己バイアスＶｄ０に相当する電子が
チャージされており、ウェハにかかる電位差はＶ、、Ｊ
ｂとなるが、この場合、基板６に関し電圧のほとんどば
ゲ−１−Ｓ ｉＯ２膜７にかかるので、その電界は非常
に高くなり、その電界がデー１〜絶縁膜の絶縁耐量に近
づくとゲー１□ Ｓ １０ ｘ膜７の破壊頻度は非常に
高くなる。この例の場合ては、ゲー１− Ｓ ｔ Ｏ２
膜７の膜厚が１００六であるから、自然酸化膜の真性耐
圧（ま（Ｓ ｉ Ｏ□の真性耐圧は電界で示すと約１０
ＭＶ／ｃｍであることより）、１０■となる。したがっ
て、ゲートＳｉＯ□絶縁膜７にかかる電圧か１０■に近
づくと、デー１〜５ｉｎ２膜７の破壊頻度は急激に上昇
する。
シバ１内には、下部電極２と上部電極３があり、下部電
極２はプロツキジグ・コンデノサ４と高周波（または低
周波でもよい）電源５が直列に接続され、上部電極３は
アースされている。下部電極２上には基板６が置かれて
おり、基板６表面に（よ、ゲート５ｉ０２膜７ （例え
ば膜厚１００λ）と、ポリシリコシ膜８ （例えば膜厚
２５００六）が図示の順に成長されており、その最上部
には、バターニングされたり、：Ｊスト９が形成されて
いる。チャンバ１内を何らかの手段により所望の真空度
に排気した後、所定のガス（例えばＣＦ ａ＋ ０２等
）をチャ、バ１内に導入し、所望の圧力（通常０．０５
〜１． ＯＴｏｒｒ）に保ッｔ：後、高周波電源５をＯ
Ｎすると、チャツバ１内には、フ゛ラズマ１０が発生し
、Ｌ−’２スト９をマスクとしてボリーリコ″Ｊｙ８の
エツチングが行われる。この場合、Ａ−Ａ’力方向電位
分布を示すと、第４図のようになる。ブロッキング・コ
ンデノサ４には、自己バイアスＶｄ０に相当する電子が
チャージされており、ウェハにかかる電位差はＶ、、Ｊ
ｂとなるが、この場合、基板６に関し電圧のほとんどば
ゲ−１−Ｓ ｉＯ２膜７にかかるので、その電界は非常
に高くなり、その電界がデー１〜絶縁膜の絶縁耐量に近
づくとゲー１□ Ｓ １０ ｘ膜７の破壊頻度は非常に
高くなる。この例の場合ては、ゲー１− Ｓ ｔ Ｏ２
膜７の膜厚が１００六であるから、自然酸化膜の真性耐
圧（ま（Ｓ ｉ Ｏ□の真性耐圧は電界で示すと約１０
ＭＶ／ｃｍであることより）、１０■となる。したがっ
て、ゲートＳｉＯ□絶縁膜７にかかる電圧か１０■に近
づくと、デー１〜５ｉｎ２膜７の破壊頻度は急激に上昇
する。
従来の工、ソチ、グ方法は、上記のように、ブうズマか
らのチャージアップによりゲ−１・絶縁膜に高電界がか
かるようになっており、そのため、ゲート絶縁膜の破壊
頻度が高く、半導体装置の歩留りおよび信頼性を著しく
低下させるという問題点があった。
らのチャージアップによりゲ−１・絶縁膜に高電界がか
かるようになっており、そのため、ゲート絶縁膜の破壊
頻度が高く、半導体装置の歩留りおよび信頼性を著しく
低下させるという問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、プラズマからのチヤー二；アップがあって
もデーｌ−絶縁膜にかかる電界が小さ（、デー１−絶縁
膜の破壊頻度の小さい半導体装置の製造方法を得ること
を目的とする。
れたもので、プラズマからのチヤー二；アップがあって
もデーｌ−絶縁膜にかかる電界が小さ（、デー１−絶縁
膜の破壊頻度の小さい半導体装置の製造方法を得ること
を目的とする。
この発明に係る半導体装置の製造方法は、半導体基板の
裏面にあらかじめｎ型の拡散層全形成しておき、対向電
極間に所要の電Ｊ士を印加したとき、ｐ型の半導体基板
とｎ型の拡散層とて形成されろｐｎ接合に負電圧が印加
されるようにして、半導体基板上の絶縁膜または導体膜
にかかる電圧を低くしてｌ・ライエッチ、りをｈうもの
である。
裏面にあらかじめｎ型の拡散層全形成しておき、対向電
極間に所要の電Ｊ士を印加したとき、ｐ型の半導体基板
とｎ型の拡散層とて形成されろｐｎ接合に負電圧が印加
されるようにして、半導体基板上の絶縁膜または導体膜
にかかる電圧を低くしてｌ・ライエッチ、りをｈうもの
である。
この発明においては、ｐ型の半導体基板の裏面にｎ型の
拡散層を作成し、このｐ型の半導体基板上にゲート絶縁
膜、デー１−腹、およびしシストを形成してドライエッ
チ、グを行うので、基板裏面にｐｎ接合が形成され、こ
のｐｎ接合は、逆バイアスされて容量として働き、この
容量が基板表面のゲート絶縁膜の容量と直列になること
により半導体基板にかかる電圧は容量分割され、ゲート
絶縁膜にかかる電圧は低くなる。
拡散層を作成し、このｐ型の半導体基板上にゲート絶縁
膜、デー１−腹、およびしシストを形成してドライエッ
チ、グを行うので、基板裏面にｐｎ接合が形成され、こ
のｐｎ接合は、逆バイアスされて容量として働き、この
容量が基板表面のゲート絶縁膜の容量と直列になること
により半導体基板にかかる電圧は容量分割され、ゲート
絶縁膜にかかる電圧は低くなる。
以下、この発明の一実施例を図面について説明する。
第１図において、１〜１０は第３図と同しものてあり、
１１は前記基板６の裏面に形成されたｎ型拡散ｆｄ（ｎ
−またはｎ＋とちらてもよい）である。また、第２図に
おいて、Ｖｓ＋ｏはゲート５ｉｎ２膜７にかかる電圧、
Ｖｏはｎ型拡散層１１により裏面に形成されたｐｎ接合
が逆バイアスされることにより形成された容量にかかる
電圧である。
１１は前記基板６の裏面に形成されたｎ型拡散ｆｄ（ｎ
−またはｎ＋とちらてもよい）である。また、第２図に
おいて、Ｖｓ＋ｏはゲート５ｉｎ２膜７にかかる電圧、
Ｖｏはｎ型拡散層１１により裏面に形成されたｐｎ接合
が逆バイアスされることにより形成された容量にかかる
電圧である。
裏面へのｎ型拡散層１１の形成方法としては、例えばＰ
Ｈ３（ホスフィ、）またはＰＯＣｌ３等のガスによるリ
シデボジショノを行った後、リシガラス（Ｐ２０ｓ）を
、フ・ソ酸水で除去し、アニーＡする拡散法や、Ｐ（リ
ノ）またはＡｓ （砒素）等を裏面に注入し、アニー
ノＬする注入法により形成する。
Ｈ３（ホスフィ、）またはＰＯＣｌ３等のガスによるリ
シデボジショノを行った後、リシガラス（Ｐ２０ｓ）を
、フ・ソ酸水で除去し、アニーＡする拡散法や、Ｐ（リ
ノ）またはＡｓ （砒素）等を裏面に注入し、アニー
ノＬする注入法により形成する。
次に動作について説明する。
従来法と同様の方法により、チャンバ１内にプラズマ１
０を発生させると、第１図のＢ−Ｂ’力方向電位分布は
、第２図のようになる。自己バイアスとして広く知られ
ているように、Ｖ、、は必ず（−）電位で発生するので
、基板６の裏面のｐｎ接合は常に逆バイアスされ、容量
として働く。したがって、従来法の場合、第４図て示（
７たＶ ｓｕｂに当たる電位は、Ｖｓ＋ｏ（デー１−３
ｉ０２膜７にかかる電圧）と、Ｖｏ （裏面のｐｎｎジ
ャシフコノにかかる電圧）に分割される１、実験的に確
かめたところＶ ８ Ｉｌ ｂ ’ＩＩ；ｌ： Ｖ １
３ （。＋■ｏになっており、エッチングパラメータ
（高周波電力、ガス圧力、ガス流量、電極間隔等）を同
一に保った場合、Ｖ、ｕｂ）Ｖ、、、となり、この発明
の方法のほうが、従来法よりデー１−酸化膜にかかる電
圧を低くできる。
０を発生させると、第１図のＢ−Ｂ’力方向電位分布は
、第２図のようになる。自己バイアスとして広く知られ
ているように、Ｖ、、は必ず（−）電位で発生するので
、基板６の裏面のｐｎ接合は常に逆バイアスされ、容量
として働く。したがって、従来法の場合、第４図て示（
７たＶ ｓｕｂに当たる電位は、Ｖｓ＋ｏ（デー１−３
ｉ０２膜７にかかる電圧）と、Ｖｏ （裏面のｐｎｎジ
ャシフコノにかかる電圧）に分割される１、実験的に確
かめたところＶ ８ Ｉｌ ｂ ’ＩＩ；ｌ： Ｖ １
３ （。＋■ｏになっており、エッチングパラメータ
（高周波電力、ガス圧力、ガス流量、電極間隔等）を同
一に保った場合、Ｖ、ｕｂ）Ｖ、、、となり、この発明
の方法のほうが、従来法よりデー１−酸化膜にかかる電
圧を低くできる。
なお、上記実施例では、下部電極２に高周波をかけるい
わゆるカソードカップ／Ｌ型のりアクティブイオンエツ
チング（ＲＩ Ｅとも記す）の場合を示したが、上部電
極３に高周波をかけるア、ノードカップＪＬ型のプラズ
マエツチングの場合や、他のエツチング、例えばマイク
ロ波プラズマエ・ソチングや、ＥＣＲ（工Ｌ−’）＋−
口・サイクロ＋−口、・工・ソチ）グ等）等の場合も同
様の効果を奏する。また、グー１−絶縁膜については、
５ｉ０２の場合な述へたが、他の材質、例えばシリコン
窒化！（Ｓｉ３Ｎ２）や複合膜（Ｓ ｉ ０２ ／ Ｓ
ｉ ：ｌＮ４等）等でも、絶縁膜てあｆｌば、何の絶
縁膜ても同様の効果を奏ずろ１．さらに、ｎ型拡散層１
］については、例として、Ｐ（す、、／）Ａｓ（砒素）
をあげたが、Ｓｂ（ア、チモＪ）等のｎ型であれば何で
もよい。
わゆるカソードカップ／Ｌ型のりアクティブイオンエツ
チング（ＲＩ Ｅとも記す）の場合を示したが、上部電
極３に高周波をかけるア、ノードカップＪＬ型のプラズ
マエツチングの場合や、他のエツチング、例えばマイク
ロ波プラズマエ・ソチングや、ＥＣＲ（工Ｌ−’）＋−
口・サイクロ＋−口、・工・ソチ）グ等）等の場合も同
様の効果を奏する。また、グー１−絶縁膜については、
５ｉ０２の場合な述へたが、他の材質、例えばシリコン
窒化！（Ｓｉ３Ｎ２）や複合膜（Ｓ ｉ ０２ ／ Ｓ
ｉ ：ｌＮ４等）等でも、絶縁膜てあｆｌば、何の絶
縁膜ても同様の効果を奏ずろ１．さらに、ｎ型拡散層１
］については、例として、Ｐ（す、、／）Ａｓ（砒素）
をあげたが、Ｓｂ（ア、チモＪ）等のｎ型であれば何で
もよい。
また、ｎ型拡散層１１のＣ度についてもｎ。
ｎ“いずれの濃度でも同様の効果を奏するが、空乏層が
なるへき大きくなるように形成すれば、より効果は高い
、。
なるへき大きくなるように形成すれば、より効果は高い
、。
以上説明したように、この発明は、半導体基板の裏面に
あらかじめｎ型の拡散層を形成しておき、対向電極間に
所要の電圧を印加したとき、ｐ型の半導体基板とｎ型の
拡散層とで形成されるｐｎ接合に負電圧が印加されるよ
うにして、半導体基板上の絶縁膜または導体膜にかかる
電圧を低くしてドライエツチングを行うので、容量分割
により表面の絶縁膜にかかる電圧を低くでき、表面の絶
縁膜の破壊頻度を小さくてきるので、作成される半導体
装置の歩留り、および信頼性を向上させる効果がある。
あらかじめｎ型の拡散層を形成しておき、対向電極間に
所要の電圧を印加したとき、ｐ型の半導体基板とｎ型の
拡散層とで形成されるｐｎ接合に負電圧が印加されるよ
うにして、半導体基板上の絶縁膜または導体膜にかかる
電圧を低くしてドライエツチングを行うので、容量分割
により表面の絶縁膜にかかる電圧を低くでき、表面の絶
縁膜の破壊頻度を小さくてきるので、作成される半導体
装置の歩留り、および信頼性を向上させる効果がある。
第１図はこの発明の一実施例による半導体装置のドライ
エッチジグ方法を説明するための装置の構成図、第２図
は、第１図の垂直方向の電位分布を示す図、第３図は従
来のドライエッチジグ方法を説明するための装置の構成
図、第４図は、第３図の垂直方向の電位分布を示す図で
ある。 図において、１はチャツバ、２Ｌよ下部電極、３は上部
電極、４はプロ・ツキジグ・コシデノサ、５は高周波電
源、６は基板、７はゲート５ｉｎ２膜、８はポリシリコ
ノ膜、９はしシスト、１０はプラズマ、１１はｎ型拡散
層である、 なお、各図中の同一符号は同一または相当部分を示す。
エッチジグ方法を説明するための装置の構成図、第２図
は、第１図の垂直方向の電位分布を示す図、第３図は従
来のドライエッチジグ方法を説明するための装置の構成
図、第４図は、第３図の垂直方向の電位分布を示す図で
ある。 図において、１はチャツバ、２Ｌよ下部電極、３は上部
電極、４はプロ・ツキジグ・コシデノサ、５は高周波電
源、６は基板、７はゲート５ｉｎ２膜、８はポリシリコ
ノ膜、９はしシスト、１０はプラズマ、１１はｎ型拡散
層である、 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- ｐ型の半導体基板上に形成された絶縁膜あるいは導体
膜を対向電極間に配置し、前記対向電極間にプラズマを
発生させて前記絶縁膜あるいは導体膜をドライエッチン
グするエッチング方法において、前記半導体基板の裏面
にあらかじめｎ型の拡散層を形成しておき、前記対向電
極間に所要の電圧を印加したとき、前記ｐ型の半導体基
板とｎ型の拡散層とで形成されるｐｎ接合に負電圧が印
加されるようにして、前記ｐ型の半導体基板上の絶縁膜
または導体膜にかかる電圧を低くしてドライエッチング
を行うことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5208490A JPH03253029A (ja) | 1990-03-01 | 1990-03-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5208490A JPH03253029A (ja) | 1990-03-01 | 1990-03-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03253029A true JPH03253029A (ja) | 1991-11-12 |
Family
ID=12904964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5208490A Pending JPH03253029A (ja) | 1990-03-01 | 1990-03-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03253029A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0817250A1 (en) * | 1996-06-25 | 1998-01-07 | Xerox Corporation | Dry etch process control using electrically biased stop junctions |
-
1990
- 1990-03-01 JP JP5208490A patent/JPH03253029A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0817250A1 (en) * | 1996-06-25 | 1998-01-07 | Xerox Corporation | Dry etch process control using electrically biased stop junctions |
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