KR100304369B1 - 화합물 반도체의 활성이온식각법 - Google Patents

화합물 반도체의 활성이온식각법 Download PDF

Info

Publication number
KR100304369B1
KR100304369B1 KR1019990052687A KR19990052687A KR100304369B1 KR 100304369 B1 KR100304369 B1 KR 100304369B1 KR 1019990052687 A KR1019990052687 A KR 1019990052687A KR 19990052687 A KR19990052687 A KR 19990052687A KR 100304369 B1 KR100304369 B1 KR 100304369B1
Authority
KR
South Korea
Prior art keywords
ion etching
present
etching
compound semiconductor
thin film
Prior art date
Application number
KR1019990052687A
Other languages
English (en)
Other versions
KR20010048135A (ko
Inventor
신재헌
유병수
권오균
백종협
Original Assignee
오길록
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 오길록, 한국전자통신연구원 filed Critical 오길록
Priority to KR1019990052687A priority Critical patent/KR100304369B1/ko
Publication of KR20010048135A publication Critical patent/KR20010048135A/ko
Application granted granted Critical
Publication of KR100304369B1 publication Critical patent/KR100304369B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30612—Etching of AIIIBV compounds
    • H01L21/30621—Vapour phase etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30612—Etching of AIIIBV compounds
    • H01L21/30617—Anisotropic liquid etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 InP 반도체 기판위에 InAlAs, InGaAs, InP 등의 에피층이 길러진 구조물을 매우 안정적이고도 부드럽게 식각할 수 있는 새로운 활성이온식각법(RIE: Reactive Ion Etching)에 관한 것이다. 본 발명에서 제시하는 RIE 식각법은 적절한 비율의 BCl3, Cl2, CH4, H2혼합 플라즈마를 발생시킨 후 적절한 진공도에서 식각을 진행하는 것이다. 본 발명의 특징적 작용효과는 100℃ 이하의 낮은 온도에서도 깨끗한 식각이 가능하며 그렇기 때문에 용융점이 낮은 기존의 포토리지스트도 마스크 물질로 사용할 수 있다는 사실이다. 또한 마스크 물질로서 일반적으로 많이 사용되는 실리콘질화물(SiNx)의 경우에도 InAlAs 식각속도의 약 1/9에 불과하다. 본 발명의 또 다른 장점은 InAlAs, InGaAs, InP 세가지 물질 시스템에 있어서 거의 비슷한 식각속도를 준다는 점과 식각면이 매우 부드럽다는 점이다. 이러한 장점을 가진 본 발명은 앞으로 수요가 확대되고 있는 광통신용 광소자의 제작에 있어서 필수적인 공정으로 사용되어 질 것이다.

Description

화합물 반도체의 활성이온식각법{Reactive ion etching of semiconductor compounds including InP, InAlAs, InGaAs and their alloys}
본 발명은 화합물 반도체 광전 소자 제작시 필수적인 공정인 반도체 결정 건식 식각(dry etch) 기술 분야에 관한 것으로, 더욱 상세하게는 InP 기판 위에 성장될 수 있는 화합물 반도체 결정 박막 중에서 특히 InAlAs, InGaAs, InP 계열의 물질을 활성이온식각(RIE : Reactive ion etching) 방법에 관한 것이다.
InAlAs, InGaAs, InP 계열의 화합물 반도체 다층 박막을 활성이온식각하는 방법에는 크게 두가지가 알려져 있다.
첫 번째는 Cl2와 Ar을 사용한 활성이온식각 방법이고, 두 번째는 CH4와 H2를 사용한 활성이온식각 방법이다.
전자의 경우는 식각속도가 빠르고 수직성이 좋은 장점을 가지고 있는 반면 식각면과 바닥면이 다소 거칠어지는 단점을 가지고 있고, 후자의 경우에는 인체에 해롭지 않은 가스를 사용한다는 장점이 있는 반면 식각속도가 느리고 수직성이 좋지 않다는 단점을 가지고 있다.
종래기술에 따른 InAlAs, InGaAs, InP 계열의 화합물 반도체 다층 박막을 활성이온식각(RIE) 방법은 앞에서도 언급했듯이 몇가지 단점들을 가지고 있다.
특히 광통신 등에 사용되는 광소자들에게 있어서 거친 식각면은 광손실의 원인이 되는 바, 개선의 필요성이 있음은 두말할 나위가 없다.
본 발명의 목적은 매끄러운 식각면을 얻을 수 있어 광손실을 감소시키는데 적합한 화합물 반도체 다층박막의 활성이온식각법을 제공하는데 있다.
본 발명의 다른 목적은 너무 느리지 않은 식각 속도를 가지므로써 광소자 제조의 생산성을 향상시키는데 적합한 화합물 반도체 다층박막의 활성이온식각법을 제공하는데 있다.
본 발명의 또 다른 목적은 포토레지스트 및 질화막을 식각마스크 물질로 적용할 수 있는데 적합한 화합물 반도체 다층박막의 활성이온식각법을 제공하는데 있다.
도1은 본 발명이 적용되는 활성이온식각(RIE) 장치를 개념적으로 나타낸 도면,
도2는 본 발명의 활성이온식각에 의해 형성된 패턴 형상을 보여주는 이미지.
* 도면의 주요 부분에 대한 부호의 설명 *
1, 2, 3, 4 : 가스주입구
5 : RF 바이어스
6 : 진공펌프 및 진공조절 시스템
7 : 반응기
8 : 전극(anode)
9 : 활성이온 플라즈마
10 : 시료
11 : 전극(cathode)
12 : 온도 조절 시스템
상기 목적을 달성하기 위한 본 발명은, 화합물 반도체 다층 박막의 활성이온식각 방법에 있어서, 상기 화합물 반도체 다층 박막 상에 포토레지스트 또는 실리콘질화물을 식각마스크로 형성하는 단계; 및 BCl3/Cl2/CH4/H2혼합가스 플라즈마에서 상기 화합물 반도체 다층 박막을 활성이온식각하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
본 발명은 InP 등의 화합물 반도체 기판 위에 성장시킨 InAlAs, InGaAs, InP 등의 다층박막 구조를 고품질로 식각할 수 있는 활성이온식각 방법을 제공하고자 하는 것으로, 본 발명에 적용되는 활성이온식각 장치를 도1에 도시하였다.
도1을 참조하면, 반응기(Chamber) 내에는 플라즈마(Plasma) 형성을 위하여 RF(radio-frequency) 바이어스(5)를 인가받는 상부전극(Anode)(8)과 하부전극(Cathode)(11)이 형성되어 있으며, 하부전극(11)에는 기판 온도조절을 위한 온도조절장치(12)가 형성되어 있다. 본 발명은 BCl3/Cl2/CH4/H2혼합가스를 사용하는 것이기에 가스주입구(1,2,3,4)는 4개 형성되어 있고, 이 주입된 가스는 혼합되어 반응기(7) 내로 유입된다. 유입된 BCl3/Cl2/CH4/H2혼합가스는 상부전극 및 하부전극에 걸려있는 강력한 RF 교류전압에 의해 글로우방전(glow discharge)되어 플라즈마(9) 상태로 된다. 플라즈마 상태가 된 이온들이 자체적으로 형성된 자가전압(self-bias DC voltage)에 의해 하부전극(11)으로 향하게 되고 하부전극(11) 위에 올려져 있는 시료(10)을 때리게 되어 식각이 진행된다.
본발명에서 각 가스의 유입률은 BCl3와 H2가 유사하고 Cl2가 BCl3의 1/5 ∼ 1/3 정도이며, CH4가 H2의 1/12 ∼ 1/6 정도이다. 혼합가스의 총 유입률은 30 ∼60 sccm이다.
또한, RF 출력밀도는 0.3 ∼ 0.6 (W/cm2), 반응기내 진공도는 15 ∼ 35mTorr이다.
기판 온도는 85℃ 이상을 적용할 수 있는데, 포토레지스트(Photoresist)를 식각마스크로 사용하는 경우에는 포토레지스트가 용융점이 낮다는 점을 감안하여, 85 ∼ 100℃가 바람직하다.
도2는 In0.52Al0.48As/ In0.52Al0.08Ga0.4As 다층박막 메사의 측면 SEM 이미지이다. 도2에 도시된 바와 같이 식각면이 매우 깨끗하고 바닥도 깨끗하며 수직성도 우수한 것을 알 수 있다.
식각마스크는 5000Å의 실리콘질화물(SiNx)이었으며 총 식각시간은 50분, 식각 깊이는 3.5㎛이다. 가장 윗 부분에 실리콘질화물 마스크가 1000Å 이상 남아 있음을 알 수 있다. 본 발명의 처리(Recipe)에서 실리콘질화물의 경우 InAlAs 식각속도의 약 1/9에 불과하였다.
본 실험에서 사용된 구체적인 조건은 다음과 같다.
BCl3= 20 sccm, Cl2= 5 sccm, CH4= 1.5 sccm, H2= 17 sccm, 압력(Pressure) = 22 mTorr, RF power = 300 W (0.5 W/cm2), 온도 > 90 ℃
이 실험 결과에서도 알 수 있듯이, 본 발명의 새로운 활성이온식(RIE) 방법은 매우 부드러운 식각면과 분당 500 ∼ 1000Å의 빠른 식각속도, 그리고 기존의포토레지스트 또는 실리콘질화물(SiNx) 마스크 물질의 사용가능성 등 광전소자 제조 공정에 여러가지 많은 장점을 가져다 주게 된다. 그리고, InAlAs, InGaAs, InP 세가지 물질에서 거의 비슷한 식각 속도를 보여주고 있어 세물질을 사용하는 광전소자 제조를 획기적인 개선하게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에서 제안한 InP, InAlAs, InGaAs 계열 화합물 반도체 다층박막의 활성이온식각법은 은 학술적 측면에서도 새로운 물질의 RIE법일 뿐만 아니라 고속 대용량 광통신에 사용되는 각종 반도체 광부품의 제작에 있어서도 필수적인 공정이다. 현재 InAlGaAs 계열의 소자들이 새롭게 등장하고 있기 때문에 본 발명은 그러한 소자제작 분야의 발전에 크게 기여할 수 있다.

Claims (4)

  1. 화합물 반도체 다층 박막의 활성이온식각 방법에 있어서,
    상기 화합물 반도체 다층 박막 상에 포토레지스트 또는 실리콘질화물을 식각마스크로 형성하는 단계; 및
    BCl3/Cl2/CH4/H2혼합가스 플라즈마에서 상기 화합물 반도체 다층 박막을 활성이온식각하는 단계
    를 포함하여 이루어진 화합물 반도체 다층 박막의 활성이온식각 방법.
  2. 제1항에 있어서,
    상기 화합물 반도체 다층 박막은,
    InP, InAlAs, 및 InGaAs의 그룹으로부터 선택된 어느한 물질 또는 그들의 혼합된 물질임을 특징으로 하는 화합물 반도체 다층 박막의 활성이온식각 방법.
  3. 제1항에 있어서,
    상기 활성이온식각시 각 가스의 유입량은,
    상기 BCl3와 상기 H2가 실질적으로 유사하고, 상기 Cl2가 상기 BCl3의 1/5 ∼1/3이며, CH4가 H2의 1/12 ∼ 1/6이고, 혼합가스의 총 유입률은 30 ∼60 sccm인 것을 특징으로 하는 화합물 반도체 다층 박막의 활성이온식각 방법.
  4. 제3항에 있어서,
    상기 활성이온식각시 플라즈마 형성을 위한 RF 출력밀도는 0.3 ∼ 0.6 W/cm2이고, 반응기내 진공도는 15 ∼ 35 mTorr이며, 기판 온도는 85 ∼ 100℃인 것을 특징으로 하는 화합물 반도체 다층 박막의 활성이온식각 방법.
KR1019990052687A 1999-11-25 1999-11-25 화합물 반도체의 활성이온식각법 KR100304369B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990052687A KR100304369B1 (ko) 1999-11-25 1999-11-25 화합물 반도체의 활성이온식각법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990052687A KR100304369B1 (ko) 1999-11-25 1999-11-25 화합물 반도체의 활성이온식각법

Publications (2)

Publication Number Publication Date
KR20010048135A KR20010048135A (ko) 2001-06-15
KR100304369B1 true KR100304369B1 (ko) 2001-11-05

Family

ID=19621787

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990052687A KR100304369B1 (ko) 1999-11-25 1999-11-25 화합물 반도체의 활성이온식각법

Country Status (1)

Country Link
KR (1) KR100304369B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100454230B1 (ko) * 2001-12-24 2004-10-26 광주과학기술원 유전체 특성이 개선된 ＩｎＧａＡｓ산화막의 형성방법

Also Published As

Publication number Publication date
KR20010048135A (ko) 2001-06-15

Similar Documents

Publication Publication Date Title
US6235643B1 (en) Method for etching a trench having rounded top and bottom corners in a silicon substrate
US5843226A (en) Etch process for single crystal silicon
KR100574141B1 (ko) 단결정 실리콘층의 트렌치 에칭 방법
US20040033684A1 (en) Methods for forming openings in doped silicon dioxide
US6180533B1 (en) Method for etching a trench having rounded top corners in a silicon substrate
TW200823998A (en) Self-aligned contact etch with high sensitivity to nitride shoulder
KR20030066673A (ko) 반도체 구조에서 텅스텐 또는 질화 텅스텐 전극 게이트식각 방법
US20010001743A1 (en) Mechanism for etching a silicon layer in a plasma processing chamber to form deep openings
KR100255405B1 (ko) 드라이에칭방법
KR20090058005A (ko) 고 종횡비 피처들 및 연관된 구조체들을 형성하기 위한 선택적 식각 화학물들
US5522966A (en) Dry etching process for semiconductor
JP2913936B2 (ja) 半導体装置の製造方法
JPS60117631A (ja) 化合物半導体のドライエッチング方法
KR100311487B1 (ko) 산화막식각방법
US5338394A (en) Method for etching indium based III-V compound semiconductors
JP3393637B2 (ja) 半導体エッチング方法および半導体レーザ装置
US20010025826A1 (en) Dense-plasma etching of InP-based materials using chlorine and nitrogen
US6921723B1 (en) Etching method having high silicon-to-photoresist selectivity
US6579802B1 (en) Method of forming smooth morphologies in InP-based semiconductors
KR100304369B1 (ko) 화합물 반도체의 활성이온식각법
US5213659A (en) Combination usage of noble gases for dry etching semiconductor wafers
US6653237B2 (en) High resist-selectivity etch for silicon trench etch applications
JP2599250B2 (ja) 窒化ガリウム系化合物半導体のドライエッチング方法
KR20050035674A (ko) 실리콘 이방성 식각 방법
KR100469739B1 (ko) 플라즈마 식각을 이용한 반도체 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070702

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee