KR100255405B1 - 드라이에칭방법 - Google Patents

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KR100255405B1
KR100255405B1 KR1019930011812A KR930011812A KR100255405B1 KR 100255405 B1 KR100255405 B1 KR 100255405B1 KR 1019930011812 A KR1019930011812 A KR 1019930011812A KR 930011812 A KR930011812 A KR 930011812A KR 100255405 B1 KR100255405 B1 KR 100255405B1
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도시하루 야나기다
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이데이 노부유끼
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Abstract

SiO2층간절연막(3)에 미세한 콘택트홀(5)을 개구할 때의 선택성을 파티클오염을 방지하면서 향상시킨다.
COS(황화카르보닐)를 함유하는 에칭가스를 사용한다. COS에 유래하는 카르보닐기나 C-O 결합이 레지스트마스크(4)의 분해생성물에 도입되면, 탄소계 폴리머의 막질이 강고해지고, 적은 퇴적량으로도 큰 대(對)레지스트선택성, 대 Si 선택성의 향상효과를 발휘한다. 또, COS로부터 생성되는 CO*는 SiO2층간절연막(3)내의 O원자를 인발하여 에칭의 고속화에 기여하고, S(황)는 탄소계 폴리머와 함께 표면 보호에 기여한다. CHxF4-x, CmFn, S2F2등을 COS와 병용하면, 고속성, 고선택성, 저오염성 등을 한층 향상시킬 수 있다.

Description

드라이에칭방법
제1도는 본 발명을 콘택트홀가공에 적용한 프로세스예를 그 공정순에 따라서 도시한 개략단면도이며, (a)는 SiO2층간절연막상에 레지스트마스크가 형성된 상태도, (b)는 콘택트 홀이 형성된 상태도.
제2도는 본 발명을 콘택트홀가공에 적용한 다른 프로세스예에 있어서, 콘택트홀이 도중까지 형성된 상태를 도시한 개략단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 단결정실리콘기판 2 : 불순물확산영역
3 : SiO2층간절연막 4 : 레지스트마스크
5 : 콘택트홀
본 발명은 반도체장치의 제조분야 등에 있어서 적용되는 드라이 에칭방법에 관한 것이며, 특히 미세한 콘택트홀가공 등에 있어서 고선택성, 고속성, 저대미지성, 저오염성을 달성가능한 실리콘 화합물 층의 드라이에칭방법에 관한 것이다.
근년의 VLSI에서 볼 수 있는 바와 같이 반도체장치의 고집적화 및 고성능화가 진전됨에 따라서, 산화실리콘(SiO2)으로 대표되는 실리콘 화합물층의 드라이에칭에 대하여도 기술적 요구가 점점 엄격해지고 있다.
먼저, 고집적화에 의해 디바이스칩의 면적이 확대되어 웨이퍼가 대구경화되고 있는 것, 형성할 패턴이 고도로 미세화되어 웨이퍼면내의 균일처리가 요구되고 있는 것, 또 ASIC로 대표되는 바와 같이 다품종 소량생산이 요구되고 있는 것 등의 배경으로부터, 드라이에칭장치의 주류는 종래의 배치(batch)식에서 매엽식(枚葉式)으로 이행하고 있다. 이 때, 종래와 동등한 생산성을 유지하기 위하여는 웨이퍼 1매당의 에칭속도를 대폭 향상시키지 않으면 안된다.
또, 디바이스의 고속화나 미세화를 도모하기 위해 불순물확산영역의 접합깊이가 얕아지고, 또 각종 재료층도 얇아지고 있는 상황하에서는, 종래 이상으로 대(對)바탕재선택성이 우수하고 대미지가 적은 에칭기술이 요구된다. 예를 들면 반도체기판내에 형성된 불순물확산영역이나 SRAM의 저항부하소자로서 사용되는 PMOS 트랜지스터의 소스드레인영역 등에 콘택트를 형성하려고 하는 경우 등에 실리콘기판이나 다결정실리콘층을 바탕재로 하여 행해지는 SiO2층간절연막의 에칭이 그 예이다.
종래부터 SiO2계 재료층의 에칭은 강고한 Si-O 결합을 절단하기 위해 이온성을 높인 모드로 행해지고 있다. 전형적인 에칭가스는 CHF3, CF4등이며, 이로부터 생성되는 CFx+의 입사(入射)이온에너지를 사용하고 있다. 그러나, 고속에칭을 행하기 위하여는 이 입사이온에너지를 높일 필요가 있으며, 에칭반응이 물리적인 스퍼터반응에 가까워지므로, 고속성과 선택성이 항상 배반하고 있었다.
그래서, 통상 에칭가스에 H2나 퇴적성의 탄화수소계 가스 등을 첨가하여 에칭반응계의 외관상의 C/F 비(탄소원자수와 플루오르원자수의 비)를 증대시켜서, 에칭반응과 경합하여 일어나는 탄소계 폴리머의 퇴적을 촉진함으로써, 고선택성을 달성하고 있다.
이들 종래의 에칭가스 대신에, 본원 출원인은 먼저 일본국 특개평 3(1991)-276626호 공보에 있어서, 탄소수 2이상의 포화 내지 불포화의 고차쇄상(高次鎖狀) 플루오로카본계 가스를 사용하는 실리콘 화합물층의 드라이에칭방법을 제안하고 있다. 이것은 C2F6, C3F8, C4F10, C4F8등의 플루오로카본계 가스를 사용함으로써 1분자로부터 대량의 CFx+를 효율적으로 생성시켜서, 에칭의 고속화를 도모한 것이다. 단, 고차쇄상 플루오로카본계 가스를 단독으로 사용하는 것만으로는 F* 의 생성량도 많아지고, 대레지스트선택비 및 대실리콘바탕 재선택비를 충분히 크게 취할 수 없다. 예를 들면 C3F8를 에칭가스로서 실리콘 기판상의 SiO2층을 에칭한 경우, 고속성은 달성되지만, 대레지스트선택비가 1.3 정도로 낮고, 에칭내성(耐性)이 부족한 외에, 패턴에지의 후퇴에 의해 치수변환차가 발생하여 버린다. 또, 대실리콘선택비도 4.2정도이므로, 오버에칭내성에도 문제가 남는다.
그래서, 이들 문제를 해결하기 위해 상기의 선행기술에서는 고차쇄상 플루오로카본계 가스 단독에 의한 에칭은 바탕재가 노출되기 직전에 정지하고, 실리콘 화합물층의 잔여부를 에칭할 때에는 탄소계폴리머의 퇴적을 촉진하기 위해 상기 화합물에 다시 에틸렌(C2H4) 등의 탄화수소계 가스를 첨가한다는 2단계 에칭도 행해지고 있다. 이것은 에칭반응계내에 C원자를 보급하는 동시에, 플라즈마내에 생성되는 H*로 과잉의 F*를 소비하여 HF로 변화시켜서, 외관상의 C/F비를 높이는 것을 목적으로 하고 있는 것이다.
그러나, 반도체장치의 디자인룰이 고도로 미세화되고 있는 현상황에서는 이미 에칭마스크와의 치수변환차가 거의 허용되지 않게 되어 있으며, 전술한 바와 같은 2단계 에칭을 행한다고 해도, 1단째의 에칭에 있어서의 선택비를 더욱 향상시키는 것이 필요하게 된다. 또, 금후 보다 한층 미세화가 진행함에 따라서, 탄소계 폴리머에 의한 파티클오염의 영향이 심각화되는 것도 생각할 수 있으므로, 2단째의 에칭에 있어서의 탄화수소계 가스 등의 퇴적성 가스의 사용량도 될 수 있는 한 저감시키고 싶은 바이다.
이러한 관점에서, 본 발명자는 먼저 일본국 특원평 2(1990)-295225호 명세서에 있어서, 피처리기판의 온도를 50℃ 이하로 제어한 상태에서 분자내에 최소한 1개의 불포화결합을 가진 쇄상(鎖狀)불포화플루오로카본 화합물을 사용하여 실리콘 화합물층을 에칭하는 기술을 제안하고 있다. 상기 쇄상불포화플루오로카본 화합물이라는 것은 예를 들면 옥타플루오로부텐(C4F8)이나 헥사플루오로프로펜(C3F6) 등이다. 이들 가스는 방전해리에 의해 이론상은 1분자에서 2개 이상의 CFx+를 생성하므로, SiO2를 고속으로 에칭할 수 있다. 또, 분자내에 불포화결합을 가짐으로써 해리(解離)에 의해 고활성(高活性)의 라디칼을 생성시키기 쉽고, 탄소계 폴리머의 중합이 촉진된다. 또한, 피처리기판의 온도가 50℃ 이하로 제어되고 있음으로써, 상기 탄소계 폴리머의 퇴적이 촉진된다.
이 기술에 의해 퇴적성 가스를 사용하지 않고 대레지스트선택성 및 대실리콘바탕재선택성을 대폭 향상시킬 수 있고, 파티클오염도 저감할 수 있었다.
또한, 본 발명자는 먼저 일본국 특원평 3(1991)-40966호 명세서에 있어서, 분자구조의 최소한 일부에 환상부(環狀部)를 가진 포화내지 불포화플루오로카본 화합물을 함유하는 에칭가스를 사용하는 기술을 제안하고 있다. 환상(環狀)플루오로카본 화합물은 최소한 탄소수가 3이상이며, 또한 탄소수가 같은 쇄상플루오로카본 화합물과 비하여 C/F비가 높으므로, 대량의 CFx+에 의한 고속에칭과, 효율이 양호한 폴리머생성에 의한 고선택에칭이 가능하게 된다.
이와 같이, 전술한 쇄상불포화플루오로카본 화합물 또는 환상플루오로카본 화합물은 실리콘 화합물층의 고선택에칭을 단독조성의 에칭가스로 행하는 것을 가능하게 하였다.
그러나, 장래의 ULSI 디바이스의 작성에도 대응할 수 있는 프로세스를 제공하기 위하여는 더욱 레지스트선택성을 향상시킬 필요가 있다. 이것은 이러한 고집적화 디바이스에 있어서는 에칭할 실리콘 화합물층의 표면단차(段差)가 증대하므로, 장시간의 오버에칭이 불가결하게 되나, 이때의 레지스트의 후퇴를 방지하지 않으면 치수변환차가 발생하기 때문이다.
또한, 다른 과제로서 파티클오염을 한층 저감시키는 것이 필요하다. 쇄상불포화플루오로카본 화합물, 환상플루오로카본 화합물 등을 사용하는 기술은 선택비 확보의 메카니즘이 에칭반응과 경합적으로 진행하는 탄소계 폴리머의 퇴적에 의해 달성되는 점에서는 종래와 전혀 변함이 없다. 따라서, 웨이퍼처리 매수를 겹치면 역시 에칭체임버내에 탄소계 폴리머가 축적되어 파티클레벨이 악화되어 버리는 것이다. 따라서, 파티클오염이 저감되었다고 해도, 에칭체임버를 클리닝하기 위한 메인테넌스 빈도가 감소한다는 정도의 개선에 머물러 있는 것이 현상황이다.
그래서, 본 발명은 종래보다 한층 철저한 고선택성과 저오염성을 달성하는 것이 가능하며, 또한 고속성, 저대미지성에도 우수한 실리콘 화합물층의 드라이에칭방법을 제공하는 것을 목적으로 한다.
본 발명의 실리콘계 화합물층의 드라이에칭방법은 전술한 목적을 달성하기 위해 제안된 것이며, 황화카르보닐을 함유하는 에칭가스를 사용하는 것을 특징으로 한다.
본 발명은 또한 황화카르보닐과 일반식 CHxF4-x(단, x는 0~3의 정수를 표시함)으로 표현되는 플루오로카본계 화합물을 함유하는 에칭가스를 사용하는 것을 특징으로 한다.
본 발명은 또한 상기 에칭공정을 저스트에칭공정과 오버에칭공정의 2단계로 나누고, 오버에칭공정에서는 상기 플루오로카본계 화합물에 대한 상기 황화카르보닐의 함량비를 높이도록 에칭가스의 조성을 변경하는 것을 특징으로 한다.
본 발명은 또한 황화카르보닐과 일반식 CmFn(단, m, n 은 자연수 이고, m ≥ 2, n ≤ 2m + 2의 조건을 만족함)으로 표현되는 고차플루오로카본을 함유하는 에칭가스를 사용하여 실리콘 화합물을 에칭하는 것을 특징으로 한다.
본 발명은 또한 상기 에칭공정을 저스트에칭공정과 오버에칭공정의 2단계로 나누고, 오버에칭공정에서는 상기 고차플루오로카본에 대한 상기 황화카르보닐의 함량비를 높이도록 에칭가스의 조성을 변경하는 것을 특징으로 한다.
본 발명은 또한 황화카르보닐을 함유하는 에칭가스 또는 황화카르보닐과 상기 플루오로카본계 화합물을 함유하는 에칭가스, 또는 황화카르보닐과 고차플루오로카본을 함유하는 에칭가스가 다시 S2F2, SF2, SF4, S2F10으로부터 선정되는 최소한 1종류의 플루오르화황을 함유하고, 에칭반응계에 퇴적가능한 S를 공급하면서 에칭하는 것을 특징으로 한다.
본 발명은 또한 저스트에칭공정에서는 상기 플루오로카본계 화합물 또는 상기 고차플루오로카본의 최소한 하나와 황화카르보닐을 함유하는 에칭가스를 사용하고, 오버에칭공정에서는 황화카르보닐과 상기 플루오로화황을 함유하는 에칭가스를 사용하는 것을 특징으로 한다.
상기 플루오로카본계 화합물은 그 일반식 CHxF4-x(단, x는 0~3의 정수를 표시함)으로부터도 명백한 바와 같이, CHF3, CH2F2, CH3F의 3종류의 플루오로하이드로카본, 또는 CF4(테트라플루오로메탄)이다. CH4(x=4)가 제외되어 있는 것은 SiO2의 에칭종(種)인 F*나 CFx+가 생성되지 않고, 또한 탄소계 폴리머의 퇴적이 과잉으로 되기 때문이다.
또, 상기 고차플루오로카본으로서는, 그 일반식 CmFn(단, m, n 은 자연수이고, m ≥ 2, n ≤ 2m + 2의 조건을 만족함)으로부터도 명백한 바와 같이, 모든 종류의 탄소골격을 가진 것을 생각할 수 있다. 즉, 이 탄소골격은 저차 또는 고차의 별, 직쇄상(直鎖狀) 또는 분지상(分枝狀)의 별, 쇄상 또는 환상의 별, 포화 또는 불포화의 별은 어느 것이나 관계 없다. 예를 들면 n=2m+2의 경우에는 상기 고차플루오로카본은 직쇄상 또는 분지상의 퍼플루오로알칸에 상당한다. 또, n〈 2m + 2 의 경우에는 쇄상불포화도 구조상 가능하게 되고, 특히 m ≥ 3의 경우에는 환상포화나 환상불포화도 가능하게 된다.
탄소수 m의 상한은 특히 제한되는 것은 아니지만, 그대로 또는 기화시킨 상태에서 용이하게 에칭반응계에 도입할 수 있는 범위에서 적절히 선택하면 된다.
본 발명자는 저오염화를 도모하면서 웨이퍼의 표면보호 효과를 향상시키기 위해서, (a) 탄소계 폴리머 자체의 막질을 강화하고, 그 퇴적량을 감소시켜도 충분히 높은 웨이퍼표면보호 효과를 발휘할 것, (b) 표면보호를 탄소계 폴리머만에 의존하는 것이 아니고, 그 일부를 오염원이 될 염려가 없는 다른 물질로 대체할 것의 두가지 점을 생각했다.
황화카르보닐(COS)은 이러한 관점에서 에칭가스의 주성분으로서 선택되었다. COS는 O=C=S 인 직선형의 분자구조를 가지고, 이 분자내의 카르보닐기가 높은 중합촉진활성을 가짐으로써, 탄소계 폴리머의 중합도를 상승시켜 이온입사나 라디칼의 공격에 대한 내성을 높인다. 또, 탄소계 폴리머에 카르보닐기가 도입되면, 단지 -CX2-(X 는 할로겐원자를 표시함)의 반복구조로 이루어지는 종래의 탄소계 폴리머보다 화학적, 물리적 안정성이 증가한다는 것도 근년의 연구에 의해 명백해졌다. 이것은 2원자간의 결합에너지를 비교하면 C-O 결합(1077kJ/mol)이 C-C 결합(607kJ/mol)보다 훨씬 크다는 것에서도 직관적으로 이해된다. 또한, 카르보닐기의 도입에 의해 탄소계 폴리머의 극성이 증대하고, 에칭중에는 마이너스로 대전(帶電)하고 있는 웨이퍼에 대하여 그 정전(靜電)흡착력이 높아진다는 것에 의하여도 탄소계 폴리머의 표면보호 효과는 향상된다.
또, COS는 방전해리조건하에서 S(황)를 방출할 수 있다. 이 S는 조건에도 따르지만, 웨이퍼가 대략 실온이하로 온도제어되어 있으면 그 표면에 퇴적된다. 단, SiOx계 재료층과 같이 스퍼터에 의해 O 원자를 방출하는 재료층상에서는 SOx의 형태로 제거되므로 퇴적하지 않고, 주로 측벽보호, 노출된 실리콘계 바탕재의 표면보호, 레지스트마스크의 표면보호 등에 기여하는 것이다. 더욱이, 이 S는 에칭 종료 후에 통상의 O2플라즈마에싱에 의해 레지스트마스크를 제거할때에 동시에 연소제거할 수 있다. 또는, 웨이퍼를 대략 90℃이상으로 가열하는 것만으로도 승화제거할 수 있다. 여하튼, S는 파티클오염원으로 될 우려가 없다.
이와 같이, 탄소계 폴리머 자체의 막질이 강화되는 것 및 S의 퇴적을 기대할 수 있는 것 등의 이유로 본 발명에서는 이방성(異方性)가공에 필요한 입사이온에너지를 저감시킬 수 있고, 레지스트선택성을 향상시킬 수 있다. 이것은 대폭의 오버에칭이 요구되는 프로세스나, 포토리소그라피에 있어서 고해상도를 달성하기 위해 얇은 레지스트막 두께가 요구되는 프로세스 등에 있어서 매우 유리하다. 또, 고이방성, 고선택성을 달성하기 위해 필요한 탄소계 폴리머의 퇴적량을 저감할 수 있으므로, 종래 기술에 비해 파티클오염을 감소시킬 수 있다.
또한, 입사이온에너지의 저감은 당연히 바탕재선택의 향상에도 연관되므로, 예를 들면 Si 기판내에 형성된 얕은 접합에 대미지가 발생하는 것 등이 방지된다.
또한, 또 다른 효과로서 COS는 에칭의 고속화에도 기여한다. COS는 방전해리조건하에서 CO*를 생성할 수 있다. 이 라디칼은 강한 환원작용을 가지고 있으며, SiO2내의 O원자를 인발(引拔)할 수 있다. 이것은 C-O 결합의 원자간 결합에너지가 Si-O 결합(465kJ/mol) 보다 훨씬 크다는 것에서도 이해할 수 있다. O원자가 인발된 후의 Si 원자는 에칭반응계에 적당한 할로겐원자 등이 존재하면, 이것과 결합하여 할로겐화물의 형태로 제거된다.
본 발명은 이상과 같은 생각을 기본으로 하고 있으나, 다시 첨가가스를 사용하거나, 저스트에칭과 오버에칭의 공정간에 에칭가스의 조성을 변경하는 것을 통해 한층의 고속화, 저오염화, 저대미지화 등을 목표로 하는 방법도 몇가지 제안한다.
먼저, 첨가가스로서 사용되는 일반식 CHxF4-x(0 ≤ x ≤ 3)으로 표현되는 플루오로카본계 화합물은 에칭반응계에 F*와 CFx+를 공급하는 것을 목적으로 하고 있다. F*는 CO*의 O원자 인발작용에 의해 생성된 Si 원자를 SiFx의 형태로 이탈시키는데 있어서 유용하다. 전형적인 화학반응식은 다음과 같이 된다.
2CO*+ 4F*+ SiO2→ 2CO2↑ + SiF4
또, CFx+는 이 라디칼반응을 자체의 운동에너지에 의해 어시스트하므로, 고속화에 기여한다.
또한, CHxF4-x의 플라즈마내에 있어서의 분해생성물은 탄소계 폴리머의 원료로 되므로, 레지스트마스크를 높은 입사에너지를 가진 이온으로 스퍼터하여 탄소계 폴리머의 원료를 공급할 필요가 없어지고, 대레지스트선택비의 향상에 이어진다는 효과도 얻을 수 있다.
한편, 다른 첨가가스인 일반식 CmFn( m ≥ 2, n ≤ 2m + 2)로 표현되는 고차플루오로카본은 1분자로부터의 CFx+의 생성량이 이론상은 CHxF4-x보다 많으므로, 보다 고속화를 달성할 수 있다. 또한, 탄소골격중에 불포화결합이나 환상구조가 있으면, C/F 비가 상승하고, 탄소계 폴리머의 생성효율이 높아진다.
이들 첨가가스를 사용하는 경우, 에칭공정을 2단계화하고, 오버에칭공정에 있어서 이 첨가가스에 대한 COS 의 함량비를 높이면, 바탕재의 Si계 재료층과의 계면부근에 있어서의 에칭은 CO*에 의한 O원자 인발반응을 주체로 하는 기구에 의해 진행하게 되고, 또한 표면보호에 있어서의 S의 기여가 상대적으로 높아진다. 또, 이에 수반하여 CHxF4-x나 CmFn의 함량비는 당연히 저하되는 것이므로, 에칭반응계의 F*가 감소한다. 이들 이유에 의해, 바탕재의 Si 계 재료층에 대한 선택비를 향상시켜서, 대미지를 저감시킬 수 있다.
또한, 다른 첨가가스로서, 본 발명에서는 플루오르화황의 첨가도 제안한다. 여기서 사용되는 4종류의 플루오르화황 S2F2, SF2, SF4, S2F10는 본원 출원인이 먼저 일본국 특개평 4(1992)-84427호 공보에 있어서, SiO2계 재료층의 에칭용으로 제안한 화합물이다. 플루오르 화황으로부터 생성되는 주에칭종은 SFx+와 F*이다. 또, 상기 플루오르화황은 종래부터 에칭가스로서 실용화되어 있는 SF6에 비해 S/F 비(1분자중의 S 원자수와 F원자수의 비)가 크고, 방전해리조건하에서 플라즈마내에 유리(遊離)의 S를 방출할 수 있다.
따라서, 플루오르화황을 COS에 첨가하면, S의 퇴적을 증강할 수 있고, 선택성이나 이방성의 확보에 필요한 탄소계 폴리머의 퇴적량을 상대적으로 감소시킬 수 있다. 따라서, 파티클오염을 대폭 저감시킬 수 있다. 또, 이방성가공에 필요한 입사이온에너지를 내릴 수 있으므로, 고선택화, 저대미지화도 달성할 수 있다.
또한, 저스트에칭공정에서는 첨가가스로서 상기 CHxF4-x나 CmFn, 오버에칭공정에서는 첨가가스로서 상기 플루오르화황을 각각 COS와 병용하면, 고속성, 고선택성, 저오염성, 저대미지성 모두가 우수한 에칭프로세스를 실현할 수 있다.
다음에, 본 발명의 구체적인 실시예에 대하여 설명한다.
[실시예 1]
본 실시예는 본 발명을 콘택트홀가공에 적용하고, COS/SF6혼합가스를 사용하여 SiO2층간절연막을 에칭한 예이다. 이 프로세스에 대하여 제1도를 참조하면서 설명한다.
본 실시예에 있어서 샘플로서 사용한 웨이퍼는 제1(a)도에 도시한 바와 같이, 미리 하층배선으로서의 불순물확산영역(2)이 형성된 단결정 Si 기판(1)상에 SiO2층간절연막(3)이 형성되고, 다시 이 위에 소정의 형상으로 패터닝된 레지스트마스크(4)가 형성되어 이루어진 것이다. 상기 레지스트마스크(4)에는 개구지름 약 0.35㎛의 개구부(4a)가 형성되어 있다.
상기 웨이퍼를 마그네트론 RIE(반응성 이온에칭)장치의 웨이퍼재치전극상에 세트하였다. 여기서, 상기 웨이퍼재치전극은 냉각배관을 내장하고 있으며, 장치 외부에 접속되는 칠러(chiller) 등의 냉각설비로부터 이 냉각배관에 냉매를 공급하여 순환시킴으로써, 에칭중의 웨이퍼온도를 실온이하로 제어하는 것이 가능하게 되어 있다. 일예로서, 다음의 조건으로 SiO2층간절연막(3)을 에칭하였다.
COS유량 25SCCM
SF6유량 25SCCM
가스압 2.0Pa
RF 파워밀도 2.2W/㎠(13.56㎒)
자장강도 1.50 × 10-2T(= 150G)
웨이퍼온도 -30℃(에탄올계 냉매사용)
상기의 조건에서는 SF6로부터 해리생성되는 F*에 의한 라디칼 반응 및 COS로부터 해리생성되는 CO*에 의한 O원자 인발반응이 SFx+, CO+, COS+등의 이온의 입사에너지에 어시스트되는 기구로 에칭이 진행되고, 제1(b)도에 도시한 바와 같이, 이방성 형상을 가진 콘택트홀(5)이 형성되었다. 이 때의 에칭속도는 약 400nm/분이었다.
이 에칭과정에서는 COS에 유래하는 카르보닐기나 C-O 결합 등이 레지스트마스크(4)의 분해생성물에 취입되어 강고한 탄소계 폴리머가 생성되었다. 또, COS로부터는 S도 생성되었다. 이들 탄소계 폴리머와 S는 SiO2층간절연막(3)의 노출면상에서는 여기서부터 스퍼터아웃되는 O원자의 작용으로 연소되므로 퇴적되지 않고, 레지스트마스크(4)나 단결정 Si 기판(1)의 노출면상에는 퇴적하여 표면보호 효과를 발휘하였다. 또, 상기 조건에서는 웨이퍼가 저온냉각되어 있음으로써, 본래 라디칼모드로 에칭이 진행하는 레지스트재료나 단결정 Si의 에칭속도도 저하되어 있다. 이들 이유에 의해 본 실시예에서는 대레지스트선택비가 약 4, 대 Si 선택비가 약 25로 모두 높은 값이 달성되고, 오버에칭 후에도 레지스트마스크(4)의 후퇴나 얕은 접합의 파괴 등은 볼 수 없었다.
또, 상기 탄소계 폴리머나 S는 이온의 수직입사가 잘 되지 않는 패턴측 벽면상에 퇴적하여 측벽보호막(도시하지 않음)을 형성하였다. 상기 콘택트홀(5)의 이방성형상은 이 측벽보호막의 기여에 의해 달성된 것이다.
그리고, 본 실시예의 프로세스에서는 S의 퇴적을 기대할 수 있는 만큼 고선택·이방성가공에 필요한 탄소계 폴리머의 퇴적량을 저감할 수 있으므로, 종래의 프로세스에 비하여 파티클레벨이 대폭 개선되었다. 따라서, 에칭체임버의 클리닝 등을 행하기 위한 메인테넌스의 빈도를 저감할 수 있고, 생산성을 향상시킬 수 있었다.
[실시예 2]
본 실시예에서는, 같은 콘택트홀가공을 COS/CHF3혼합가스를 사용하여 행하였다.
제1(a)도에 도시한 웨이퍼를 마그네트론 RIE 장치에 세트하고, 일예로서 다음의 조건으로 SiO2층간절연막(3)을 에칭하였다.
COS유량 15SCCM
CHF3유량 35SCCM
가스압 2.0Pa
RF 파워밀도 2.0W/㎠(13.56㎒)
자장강도 1.50 × 10-2T(= 150G)
웨이퍼온도 -30℃(에탄올계 냉매사용)
본 실시예에 있어서의 에칭기구는 대략 실시예 1에서 설명한 바와 같다. 단, 본 실시예에서는 CHF3로부터 CFx+가 생성되므로, 에칭속도가 약간 상승하여 약 450nm/분으로 되었다. 또, 본 실시예에서는 CHF3의 분해생성물에 기인하여 탄소계 폴리머를 기상(氣相)중에 생성할 수 있으므로, 레지스트마스크(4)를 높은 입사이온에너지를 사용하여 스퍼터할 필요가 없어진다. 따라서, RF 파워밀도를 실시예 1보다 약간 내리고 있는데도 불구하고, 대(對)레지스트선택비는 약 5, 대 Si 선택비는 약 28로 모두 실시예 1보다 향상되었다.
[실시예 3]
본 실시예에서는, 같은 콘택트홀가공을 COS/CHF3혼합가스를 사용하는 2단게에칭으로 행하고, 저스트에칭공정과 오버에칭공정으로 COS와 CHF3의 혼합비를 변화시켰다. 이 프로세스를 제1도에 가하여, 제2도도 함께 참조하면서 설명한다.
먼저, 제1(a)도에 도시한 웨이퍼를 마그네트론 RIE 장치에 세트하고, 일예로서 다음의 조건으로 SiO2층간절연막(3)을 저스트에칭하였다.
COS유량 15SCCM(함량비 30%)
CHF3유량 35SCCM
가스압 2.0Pa
RF 파워밀도 2.0W/㎠(13.56㎒)
자장강도 1.50 × 10-2T(= 150G)
웨이퍼온도 0℃(에탄올계 냉매사용)
이 저스트에칭은 웨이퍼상의 일부에 있어서, 바탕재의 단결정 Si 기판(1)(정확하게는 불순물확산영역(2))이 노출된 시점에 종료하였으나, 웨이퍼상의 다른 곳에는 제2도에 도시한 바와 같이 콘택트홀(5)의 저부에 SiO2층간절연막(3)의 잔여부(3a)가 남아 있었다.
그래서, 상기 잔여부(3a)를 제거하기 위한 오버에칭을 일예로서 다음의 조건으로 행하였다.
COS유량 30SCCM(함량비 60%)
CHF3유량 20SCCM
가스압 2.0Pa
RF 파워밀도 1.2W/㎠(13.56㎒)
자장강도 1.50 × 10-2T(= 150G)
웨이퍼온도 0℃(에탄올계 냉매사용)
이 오버에칭공정에서는 에칭가스중에 접하는 COS의 함량비가 저스트에칭공정에 비해 높게 되어 있으며, CO*에 의한 O원자 인발반응을 주체로 하는 에칭이 진행하고, 표면보호에 있어서의 S의 기여가 높아져서 F*가 감소하였다. 또, RF 파워밀도를 내리고, 입사이온에너지도 저감되어 있다. 이들 이유에 의해 실시예 2 보다 웨이퍼온도를 실온역에 근접시키고 있는데도 불구하고, 실시예 2와 동등한 선택비를 달성할 수 있고, 최종적으로는 제1(b)도에 도시한 바와 같이 양호한 이방성형상을 가진 콘택트홀(5)을 형성할 수 있었다.
[실시예 4]
본 실시예에서는, 같은 콘택트홀가공을 COS/C-C4F8(옥타플루오로시클로부탄)혼합가스를 사용하여 행하였다.
제1(a)도에 도시한 웨이퍼를 마그네트론 RIE 장치에 세트하고, 일예로서 다음의 조건으로 SiO2층간절연막(3)을 에칭하였다.
COS유량 20SCCM
C-C4F8유량 40SCCM
가스압 2.0Pa
RF 파워밀도 2.0W/㎠(13.56㎒)
자장강도 1.50 × 10-2T(= 150G)
웨이퍼온도 -30℃(에탄올계 냉매사용)
이 에칭과정에서는C-C4F8로부터 해리생성되는 대량의 CFx +에 의해 약 950nm/분의 고속으로 에칭이 진행되었다. 웨이퍼의 표면보호기구는 대략 이제까지의 실시예에서 전술한 바와 같으나, 본 실시예에서는 C/F 비가 높은 환상화합물인C-C4F8로부터 효율적으로 탄소계 폴리머가 생성되고, 이것이 카르보닐기나 C-O 결합에 의해 강화 되므로, 대레지스트선택비는 약 6, 대 Si 선택비는 약 30으로 향상되었다.
[실시예 5]
본 실시예에서는, 같은 콘택트홀가공을 COS/C-C4F8혼합가스를 사용하는 2단계에칭으로 행하고, 저스트에칭공정과 오버에칭공정으로 COS와C-C4F8의 혼합비를 변화시켰다.
먼저, 제1(a)도에 도시한 웨이퍼를 마그네트론 RIE 장치에 세트하고, 일예로서 다음의 조건으로 SiO2층간절연막(3)을 저스트에칭하였다.
COS유량 20SCCM(함량비 33%)
C-C4F8유량 40SCCM
가스압 2.0Pa
RF 파워밀도 2.0W/㎠(13.56㎒)
자장강도 1.50 × 10-2T(= 150G)
웨이퍼온도 0℃(에탄올계 냉매사용)
저스트에칭 종료시, 웨이퍼의 일부에는 제2도에 도시한 바와 같이, SiO2층간절연막(3)의 잔여부(3a)가 잔존하고 있었다.
그래서, 상기 잔여부(3a)를 제거하기 위한 오버에칭을 일예로서 다음의 조건으로 행하였다.
COS유량 40SCCM(함량비 66%)
C-C4F8유량 20SCCM
가스압 2.0Pa
RF 파워밀도 1.2W/㎠(13.56㎒)
자장강도 1.50 × 10-2T(= 150G)
웨이퍼온도 0℃(에탄올계 냉매사용)
이 오버에칭공정에서는 단결정 Si 기판(1)에 대하여 고선택비를 유지한 조건에서 에칭이 진행되었다. 이와 같이 에칭공정을 2단계화함으로써, 실시예 4보다 높은 웨이퍼온도역에서 동등한 선택성을 달성할 수 있었다.
[실시예 6]
본 실시예에서는, 같은 콘택트홀가공을 COS/S2F2혼합가스를 사용하여 행하였다.
제1(a)도에 도시한 웨이퍼를 마그네트론 RIE 장치에 세트하고, 일예로서 다음의 조건으로 SiO2층간절연막(3)을 에칭하였다.
COS유량 20SCCM
S2F2유량 25SCCM
가스압 2.0Pa
RF 파워밀도 1.5W/㎠(13.56㎒)
자장강도 1.50 × 10-2T(= 150G)
웨이퍼온도 0℃(에탄올계 냉매사용)
이 에칭과정에서는 S2F2로부터 생성되는 F*나 SFx +가 에칭종으로서 사용할 수 있는 외에, 역시 S2F2로부터 효율적으로 생성되는 S를 웨이퍼상에 퇴적시켜서, 표면보호에 이용할 수 있는 점이 큰 특색이다. 즉, 레지스트마스크(4)에 유래하는 탄소계 폴리머에 더하여, S2F2로부터도 S를 공급하여 표면보호 효과를 증강할 수 있다. 이로써, 입사이온에너지가 비교적 낮은 조건임에도 불구하고, 양호한 고선택, 이방성에칭을 할 수 있었다.
그리고, 웨이퍼상에 퇴적된 S는 에칭종료 후에 레지스트마스크(4)를 통상의 O2플라즈마에싱 등의 공정으로 제거할 때에, 승화하든가 또는 탄소계 폴리머와 함께 연소되므로, 웨이퍼상에 전혀 파티클오염을 남기지 않았다.
[실시예 7]
본 실시예에서는, 같은 콘택트홀가공을 2단계에칭으로 행하고, 저스트에칭공정에서는 COS/CHF3/CF4혼합가스, 오버에칭공정에서는 COS/S2F2혼합가스를 사용하였다.
먼저, 제1(a)도에 도시한 웨이퍼를 마그네트론 RIE 장치에 세트 하고, 일예로서 다음의 조건으로 SiO2층간절연막(3)을 저스트에칭하였다.
COS유량 15SCCM
CHF3유량 30SCCM
CF4유량 5CCM
가스압 2.0Pa
RF 파워밀도 2.0W/㎠(13.56㎒)
자장강도 1.50 × 10-2T(= 150G)
웨이퍼온도 0℃(수냉)
이 저스트에칭공정에서는 CHF3, CF4로부터 생성되는 F*, CFx +에 의해 고속에칭이 진행되었다.
다음에, 일예로서 다음의 조건으로 오버에칭을 행하였다.
COS유량 15SCCM
S2F2유량 35SCCM
가스압 2.0Pa
RF 파워밀도 1.0W/㎠(13.56㎒)
자장강도 1.50 × 10-2T(= 150G)
웨이퍼온도 0℃(수냉)
이 오버에칭공정에서는 입사이온에너지를 대폭 내리고 있으므로, 레지스트마스크(4)에 유래하는 탄소계 폴리머의 공급은 매우 적어져 있으며, 웨이퍼의 표면보호는 주로 COS와 S2F2의 쌍방으로부터 공급되는 S에 의해 맡고 있다. 따라서, 웨이퍼의 처리매수를 겹친 후에도 파티클레벨이 악화되지 않고, 재현성이 높은 콘택트홀가공을 할 수 있다.
[실시예 8]
본 실시예도 역시 2단계에칭인데, 저스트에칭공정에서는 COS/c-C4F8혼합가스, 오버에칭공정에서는 COS/S2F2혼합가스를 사용하였다.
먼저, 제1(a)도에 도시한 웨이퍼를 마그네트론 RIE 장치에 세트하고, 실시예 5의 저스트에칭공정과 같은 조건으로 SiO2층간절연막(3)의 저스트에칭을 행하였다.
다음에, 일예로서 다음의 조건으로 오버에칭을 행하였다.
COS유량 30SCCM
S2F2유량 30SCCM
가스압 2.0Pa
RF 파워밀도 1.0W/㎠(13.56㎒)
자장강도 1.50 × 10-2T(= 150G)
웨이퍼온도 0℃(수냉)
이 오버에칭공정에서는 탄소계 폴리머 대신에 S를 표면보호물질의 주체로 하는 고선택에칭을 진행시킬 수 있었다.
이상, 본 발명을 8예의 실시예에 따라서 설명하였으나, 본 발명은 이들 실시예에 전혀 한정되는 것은 아니다.
예를 들면 플루오르화황으로서는, 전술한 S2F2이외에 본 발명에서 한정되는 화합물을 사용해도 기본적으로는 같은 효과를 얻을 수 있다.
실리콘 화합물층은 전술한 SiO2층간절연막 외에, PSG, BSG, BPSG, AsSG, AsPSG, AsBSG 등의 SiO2실리콘계 재료, 또는 SiNx로 이루어지는 것이라도 된다.
에칭샘플로서 사용한 웨이퍼의 구성도 전술한 구성에 한정되는 것은 아니며, 예를 들면 SiO2층간절연막의 바탕재는 단결정 Si 기판 이외에도, 다결정실리콘층, 폴리사이드층, 또는 Al-1% Si 층 등의 금속재료층 등인 경우를 생각할 수 있다.
에칭가스에는 스퍼터링효과, 희석효과, 냉각효과 등을 얻을 목적으로 He, Ar 등의 희가스가 적절히 첨가되어 있어도 관계없다.
그 밖에, 사용하는 에칭장치, 에칭조건 등이 적절히 변경가능하다는 것은 물론이다.
이상의 설명으로부터도 명백한 바와 같이, 본 발명에서는 실리콘 화합물층의 에칭가스로서 COS를 이용함으로써, 탄소계 폴리머의 강화, O원자 인발반응, S퇴적의 병용 등을 통해 고속, 고선택, 저오염, 저대미지에칭을 행하는 것이 가능하게 된다. 또한, 플루오로카본계 화합물, 고차플루오로카본, 플루오르화황 등을 에칭가스에 첨가하거나, 오버에칭시의 가스조성의 전환 등을 행함으로써, 한층 고속화, 고선택비, 저오염화, 저대미지화를 도모하는 것도 가능하다. 특히, 저오염화가 철저하게 됨으로써, 반도체장치의 수율이나 신뢰성이 대폭 향상되는 외에, 메인테넌스 등의 소요시간도 단축되어 생산성, 경제성도 개선된다.
본 발명은 미세한 디자인룰에 따라서 설계되고, 고집적도, 고성능, 고신뢰성이 요구되는 반도체장치의 제조에 매우 유효하다.

Claims (7)

  1. 황화카르보닐을 함유하는 에칭가스를 사용하여 실리콘 화합물층을 에칭하는 것을 특징으로 하는 드라이에칭방법.
  2. 황화카르보닐과 일반식 CHxF4-x(단, x는 0~3의 정수를 표시함)으로 표현되는 플루오로카본계 화합물을 함유하는 에칭가스를 사용하여 실리콘 화합물층을 에칭하는 것을 특징으로 하는 드라이에칭방법.
  3. 황화카르보닐과 일반식 CHxF4-x(단, x는 0~3의 정수를 표시함)으로 표현되는 플루오로카본계 화합물을 함유하는 에칭가스를 사용하여 실리콘 화합물층을 실질적으로 그 층두께를 넘지 않는 깊이까지 에칭하는 저스트에칭공정과, 상기 플루오로카본계 화합물에 대한 상기 황화카르보닐의 함량비를 상기 저스트에칭공정에 있어서보다 높인 에칭가스를 사용하여 상기 실리콘계 화합물층의 잔여부를 에칭하는 오버에칭공정을 가지는 것을 특징으로 하는 드라이에칭방법.
  4. 황화카르보닐과 일반식 CmFn(단, m, n 은 자연수 이고, m ≥ 2, n ≤ 2m + 2의 조건을 만족함)으로 표현되는 고차플루오로카본을 함유하는 에칭가스를 사용하여 실리콘 화합물층을 에칭하는 것을 특징으로 하는 드라이에칭방법.
  5. 황화카르보닐과 일반식 CmFn(단, m, n 은 자연수 이고, m ≥ 2, n ≤ 2m + 2의 조건을 만족함)으로 표현되는 고차플루오로카본을 함유하는 에칭가스를 사용하여 실리콘 화합물층을 실질적으로 그 층두께를 넘지 않는 깊이까지 에칭하는 저스트에칭공정과, 상기 고차플루오로카본에 대한 상기 황화카르보닐의 함량비를 상기 저스트에칭공정에 있어서보다 높인 에칭가스를 사용하여 상기 실리콘계 화합물층의 잔여부를 에칭하는 오버에칭공정을 가지는 것을 특징으로 하는 드라이에칭방법.
  6. 제1항, 제2항 및 제4항중 어느 한항에 있어서, 상기 에칭가스가 S2F2, SF2, SF4, S2F10으로부터 선정되는 최소한 1종류의 플루오르화황을 함유하고, 에칭반응계에 퇴적가능한 S를 공급하면서 에칭하는 것을 특징으로 하는 드라이에칭방법.
  7. 일반식 CHxF4-x(단, x는 0~3의 정수를 표시함)으로 표현되는 플루오로카본계 화합물 또는 일반식 CmFn(단, m, n 은 자연수 이고, m ≥ 2, n ≤ 2m + 2의 조건을 만족함)으로 표현되는 고차플루오로카본의 최소한 하나와 황화카르보닐을 함유하는 에칭가스를 사용하여 실리콘 화합물층을 실질적으로 그 층두께를 넘지 않는 깊이까지 에칭하는 저스트에칭공정과, 황화카르보닐과 S2F2, SF2, SF4, S2F10으로부터 선정되는 최소한 1종류의 플루오르화황을 함유하는 에칭가스를 사용하여 상기 실리콘 화합물층의 잔여부를 에칭하는 오버에칭공정을 가지는 것을 특징으로 하는 드라이에칭방법.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08153708A (ja) * 1994-11-29 1996-06-11 Nec Corp エッチング装置およびエッチング方法
WO1997024750A1 (en) * 1995-12-29 1997-07-10 Trikon Technologies, Inc. Method for etching silicon dioxide using unsaturated fluorocarbons
US5882535A (en) * 1997-02-04 1999-03-16 Micron Technology, Inc. Method for forming a hole in a semiconductor device
US6618775B1 (en) * 1997-08-15 2003-09-09 Micron Technology, Inc. DSP bus monitoring apparatus and method
JPH11111680A (ja) * 1997-09-30 1999-04-23 Yasuhiro Horiike エッチング方法
US6403488B1 (en) * 1998-03-19 2002-06-11 Cypress Semiconductor Corp. Selective SAC etch process
US6372634B1 (en) 1999-06-15 2002-04-16 Cypress Semiconductor Corp. Plasma etch chemistry and method of improving etch control
US6583065B1 (en) * 1999-08-03 2003-06-24 Applied Materials Inc. Sidewall polymer forming gas additives for etching processes
US6527968B1 (en) * 2000-03-27 2003-03-04 Applied Materials Inc. Two-stage self-cleaning silicon etch process
KR100727834B1 (ko) * 2000-09-07 2007-06-14 다이킨 고교 가부시키가이샤 드라이 에칭 가스 및 드라이 에칭 방법
KR100782632B1 (ko) * 2000-12-21 2007-12-06 동경 엘렉트론 주식회사 절연막의 에칭 방법
US20040224524A1 (en) * 2003-05-09 2004-11-11 Applied Materials, Inc. Maintaining the dimensions of features being etched on a lithographic mask
US7645707B2 (en) * 2005-03-30 2010-01-12 Lam Research Corporation Etch profile control
TWI455203B (zh) * 2007-05-03 2014-10-01 Lam Res Corp 開孔之硬遮罩及藉由開孔之硬遮罩施行之蝕刻輪廓控制
KR101528947B1 (ko) * 2007-09-27 2015-06-15 램 리써치 코포레이션 유전체 에칭에서의 프로파일 제어
WO2009042438A1 (en) * 2007-09-27 2009-04-02 Lam Research Corporation Line width roughness control with arc layer open
US8118946B2 (en) 2007-11-30 2012-02-21 Wesley George Lau Cleaning process residues from substrate processing chamber components
US8394722B2 (en) * 2008-11-03 2013-03-12 Lam Research Corporation Bi-layer, tri-layer mask CD control
US8986561B2 (en) * 2008-12-26 2015-03-24 Tokyo Electron Limited Substrate processing method and storage medium
KR20120008534A (ko) * 2009-05-07 2012-01-30 레르 리키드 쏘시에떼 아노님 뿌르 레?드 에렉스뿔라따시옹 데 프로세데 조르즈 클로드 Cos 정제 방법
JP5674375B2 (ja) * 2010-08-03 2015-02-25 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US9159581B2 (en) 2012-11-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a semiconductor device using a bottom antireflective coating (BARC) layer

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53146939A (en) * 1977-05-27 1978-12-21 Hitachi Ltd Etching method for aluminum
JP2874263B2 (ja) * 1990-03-26 1999-03-24 ソニー株式会社 シリコン化合物系からなる被エッチング膜のエッチング方法
JPH04170026A (ja) * 1990-11-02 1992-06-17 Sony Corp ドライエッチング方法
JP3038950B2 (ja) * 1991-02-12 2000-05-08 ソニー株式会社 ドライエッチング方法

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Publication number Publication date
JPH0613349A (ja) 1994-01-21
JP3116569B2 (ja) 2000-12-11
US5376228A (en) 1994-12-27
KR940001300A (ko) 1994-01-11

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