CN105576041B - 用于具有双区基极的瞬时电压抑制设备的结构和方法 - Google Patents

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Abstract

提供了瞬时电压抑制(TVS)设备(100)和构成该设备(100)的方法。TVS设备(100)包括由第一传导类型材料形成的宽带隙半导体材料的第一层(104)，在第一层(104)的至少一部分上方由第二传导类型材料形成的宽带隙半导体材料的第二层(106)，第二层包括第一掺杂剂浓度。TVS设备进一步包括在第二层(106)的至少一部分上方由第二传导类型材料形成的宽带隙半导体材料的第三层(108)，第三层包括第二掺杂剂浓度，该第二掺杂剂浓度不同于第一掺杂剂浓度。TVS设备进一步包括在第三层(108)的至少一部分上方由第一传导类型材料形成的宽带隙半导体材料的第四层(110)。

Description

用于具有双区基极的瞬时电压抑制设备的结构和方法
背景技术
本说明书涉及半导体设备，并且更具体地，涉及具有双区基极的瞬时电压抑制器(TVS)二极管，和使用宽带隙材料构成该二极管的方法。
至少一些已知的穿通瞬时电压抑制(TVS)半导体设备包括均匀掺杂的基极层。当TVS设备反偏p-n结的耗尽区达到另一个p-n结耗尽区时(或者达到开路基极击穿条件)，TVS设备击穿。TVS设备的阻塞能力由其基极厚度和掺杂(掺杂量被耗尽达到穿通条件)限定。穿通限制击穿设计简化了结构，以这样一种方式，不需要特殊边缘端子，并且TVS设备可以使用台面形成工艺来制造。尽管碳化硅(SiC)能够承受高达大约3兆伏/厘米(MV/cm)，但台面的击穿强度一般低于2-3倍，因此需要设计TVS设备，以这样的方式，TVS设备内的电场在达到击穿的所有电压下在体区得以限制，或者保持低于表面击穿强度。
击穿时TVS设备基极内击穿电压和最大电场至少部分地取决于基极厚度和/或掺杂。一般，为获得TVS设备更高阻塞电压的能力，对于具有较小阻塞电压的设备来说，基极更厚且其掺杂更少。设计具有特定的击穿电压(BV)和低电场(Emax)的TVS设备甚至需要更厚的基极和更少的掺杂。
例如，对于具有等于大约600伏(V)的击穿电压(BV)的NPN或者PNP TVS设备来说，SiC TVS设备具有大约6微米(μm)厚并且具有大约每平方厘米(cm-3)2×1016的掺杂浓度。在击穿电压下，电场将达到大约2.2兆伏/厘米(MV/cm)。如果对于相同的BV＝600V来说，需要更低的电场，例如，最大的电场(Emax)＜1.1MV/cm，基极区域的厚度需要增大到大约11μm，并且其掺杂需要减小至，例如，低于5.5×1016cm-3。“低电场”TVS设计的缺点在于需要厚的(特别是在高BV下)基极区域。该高TVS台面结构的制造需要深蚀刻工艺和在蚀刻工艺期间保护设备有源区域的特殊掩膜。
增加基极层的厚度用来实现更大的击穿电压受到现实的限制。对于任意电压，超过某一个点，超过某一个击穿电压来说使用典型的三层NPN结构或者 PNP结构，增加的基极层的厚度，增大了设备本身的电阻，增加了TVS的电压钳因数，并且因此恶化了设备的钳制能力。
发明内容
在一个实施例中，瞬时电压抑制(TVS)设备包括由第一导通类型材料形成的宽带隙半导体材料的第一层，在第一层的至少一部分上方由第二导通类型材料形成的宽带隙半导体材料的第二层，第二层包括第一掺杂浓度；以及在第二层的至少一部分上方由第二导通类型材料形成的宽带隙半导体材料的第三层，第三层包括第二掺杂浓度，该第二掺杂浓度不同于第一掺杂浓度。TVS设备还包括在第三层的至少一部分上方由第一导通类型材料形成的宽带隙半导体材料的第四层。
在另一个实施例中，形成瞬时电压抑制(TVS)组件的方法包括提供具有第一表面和相对的第二表面的碳化硅半导体衬底，在第一表面的至少一部分上形成具有第一极性导通的第一碳化硅半导体层，在第一层的至少一部分上形成具有第二极性导通的第二碳化硅半导体层，并且在第二层的至少一部分上形成具有第二极性导通的第三碳化硅半导体层。该方法还包括在第三层的至少一部分上形成具有第一极性导通的第四碳化硅半导体层，并且在第二表面和第三表面上形成设备的电触头。
在又一个实施例中，用于保护电设备免于瞬时电能的瞬时电压抑制(TVS) 组件包括至少电并联地耦接在一起的多个TVS设备，该多个TVS设备中的每个均包括由第一导通类型的宽带隙半导体材料形成的第一层，由第二导通类型的宽带隙半导体材料形成的第二层，由第二导通类型的宽带隙半导体材料形成的第三层，和由第一导通类型的宽带隙半导体材料形成的第四层。
附图说明
参考附图阅读以下的详细描述时，本公开的这些和其它的特征，方面，和有益效果将变得更好理解，在附图中，贯穿整个附图，相似的标记指代相似的部件，其中：
图2是具有均匀掺杂的基极区域的TVS设备结构内的掺杂分布(受主和施主)的图表。
图3是图1示出的并且具有包括两个不同掺杂区域的基极区域的TVS设备结构内的掺杂分布(受主和施主)的图表。
图4是具有单个均匀区域基极的TVS设备结构的基极区域内的电场和如图1所示的具有包括两个不同掺杂区域的基极区域的TVS设备结构的基极区域内的电场的图表。
图5是被配置为从电力设备转移电能的用于保护电力设备免于瞬时电能的瞬时电压抑制(TVS)组件的平面图。
除非另作指示，本文提供的附图意在示出本公开的实施例的特征。这些特征被认为可以用于包括本公开的一个或多个实施例的多种系统。同样地，附图并不意在包括所属领域的普通技术人员公知的实践本文公开的实施例所需的所有常规结构。
具体实施例
在以下的说明书和权利要求书中，为一些术语赋予附图标记，其被定义为具有以下的含义。
单数形式“一”，“一个”和“该”包括复数形式，除非上下文明确指出。
“可选的”或者“可选地”意思是随后描述的事件或者情形可能发生或者可能不发生，并且该描述包括事件发生的情形和事件没有发生的情形。
近似的语言，如本文遍及说明书和权利要求书所使用的，可以适用于修改为允许改变但不会导致其所涉及的基本功能改变的任意等价物。据此，由术语或者多个术语修饰的值，譬如“大约”和“基本上”，并不限定为特定的精确值。在至少一些情况下，近似的语言可以对应用于测量数值的仪器的精确度。此处和贯穿说明书与权利要求，范围限定可以组合和/或互换，该范围被指出，并且包括包含于其内的所有子范围，除非上下文或者语言另行指出。
如本文所使用的，标记为n+或者p+类型导通材料意味着掺杂杂质的浓度相对较高(例如，1×1018至1×1021cm-3)。标记为n-或者p-类型导通材料意味着相对较低的掺杂浓度(例如，1×1014至1×1017cm-3)。
本公开的实施例描述了使用宽带隙半导体的双向穿通瞬时电压抑制器 (TVS)或者电路保护设备的设计和制造工艺，该宽带隙半导体具有阻塞或者基极区域，所述区域包括每一层具有特定的掺杂浓度和厚度的两层。该设计允许TVS设备内的击穿电压(BV)和电场(E)独立控制，并且允许减小阻塞区域的厚度。独立的电场控制促成了没有边缘端子的设计，因此能够使用简化了用来形成垂向的台面的蚀刻工艺和最小化沿台面侧壁的漏电流的表面钝化。简化设备结构(没有端子)和降低台面高度(因此，简化了制造工艺)导致了整体设备成本得以降低。
本公开的设计允许减小基极厚度，而不牺牲BV或者Emax需求。TVS结构的基极包括两个区域，相对较厚并低掺杂(基极区域1)和相对较薄并相对高掺杂(基极区域2)。在该结构中，耗尽首先穿过低掺杂区域，并且然后穿过高掺杂区域，直至其到达相对的pn结。
以下的描述参考附图，图中没有相反的表达，不同附图中，相同的数字代表类似的元件。
图1是瞬时电压抑制(TVS)半导体设备100的实施例的横截面视图。在典型的实施例中，TVS设备100包括由衬底102，外延生长的n+型导通层104，与层104电接触耦接的第一外延生长p-层106，与层106电接触耦接的第二外延生长p-层108，和与第二外延生长p-层108电接触耦接的外延生长n+层110组成，所述衬底102例如是具有n型导通的碳化硅。衬底102典型地在衬底生长或者扩散期间用第一导通类型的掺杂物掺杂。在一些实施例中，TVS结构包括分别具有负切边缘116和118的台面结构。角度α可以从90°至135°延伸。尽管所描述的和所展示的具有负切边缘，但台面结构还可以具有垂向的或者接近垂向的边缘。因为TVS设备100被设计用来通过塑造电场将TVS设备100 内的电场保持在临界的电场水平之下，使得在TVS设备内和横跨边缘116与118 不会发生雪崩击穿，切边缘的角度不会危及到TVS设备100的运行。
在各种其它的实施例中，n+层104与110和/或p-层106与108通过离子注入来形成。例如，在一个实施例中，衬底102是n+层，第一n+层104形成在衬底102上，非常轻微掺杂的n-外延层形成在第一n+层104上，n-外延层的第一部分达到预定的深度，随后通过离子注入转换为具有第一掺杂浓度的p-层106， n-外延层的第二部分达到预定的深度，随后通过离子注入转换为具有第一掺杂浓度的p-层108，并且n+层110还可以以n+注入形成在p-层108上。
对于相对低电压的应用，通过离子注入形成p-层106与108和/或n+层104 与110可以提供对于这些层集成的电荷更加严格的控制，其进而允许对TVS设备100的电特性更加精确的控制。
第一电触头或者阴极112与衬底102电接触耦接。第二电触头或者阳极114 与外延生长或者注入的n+层110电接触耦接。TVS设备100使用“穿通”运行，或者还称为，“透过”物理，使得随着TVS设备100两端的电压增大，耗尽区域在整个p-层106与108上延伸，到达n+层104与n+层110。这导致被称为“穿通”的条件，并且大量电流能够流经TVS设备100。TVS设备100能够以其两端电压变化最小维持该条件。在典型的实施例中，如果Na*tp-/εε0小于Ec，则穿通运行得以实现，其中Na是层106与108内的受主掺杂浓度；tp-是层106与 108的厚度；ε是材料介电常数；Ec是临界电场。在实施例中，TVS设备100 由PNP结形成，如果Nd*tn-/εε0小于Ec，则穿通运行得以实现，其中Nd是层 108内的施主掺杂浓度；tn-是层108的厚度。
在各种实施例中，SiC TVS设备100按照一定尺寸制造，并且被形成用来确保TVS设备100的半导体材料内部的最大电场保持小于大约每厘米两兆伏。在其它的实施例中，使用其它的半导体，TVS设备100的半导体材料内部的最大电场保持在对应使用的半导体材料的值。此外，TVS设备100被配置用来维持齐纳和阻塞电压之间的差小于5％。如本文所使用的，阻塞电压指的是TVS 设备100不导通或者仍处于“关断”状态时的最大电压。此外，TVS设备100 被配置用来在室温下维持漏电流小于大约1.0微安/cm2直至大约TVS设备100 的穿透电压，并且在高达225℃的运行温度下维持漏电流小于100.0微安/cm2直至大约穿通电压。
在各种实施例中，TVS设备100被配置用来表现出大约5.0伏与大约75.0 伏之间的穿通特性。在各种其它实施例中，TVS设备100被配置用来表现出大约75.0伏与大约200.0伏之间的穿通特性。在又一个其它实施例中，TVS设备 100被配置用来表现出在大于约200伏电压下的穿通特性。
形成第一外延生长p-层106和第二外延生长p-层108，使得层106比层108 相对更薄，并且层106的掺杂浓度比层108包括相对更高的掺杂浓度。改变层 106与108的相对厚度和层106与108的相对掺杂允许在击穿情况下控制TVS 设备100内的电场。形成具有不同厚度和掺杂浓度的两层独立层的TVS设备100 的基极提供了使层106与108的总体厚度比等均质层更薄的能力。
此外，本公开的设计允许减小基极的厚度，而不牺牲BV或者Emax需求。 TVS结构100的基极包括两个区域：相对较厚，相对低掺杂的层108和相对较薄，相对高掺杂的层106。在该结构中，耗尽首先穿过低掺杂区域，而后穿过高掺杂区域，直至其到达相对的pn结。
如果层108的掺杂非常低，则其中的电场分布变得接近恒定，并且只要其到达层106便快速下降。因此，在TVS设备100的两层基极结构中，最大电场 (Emax)接近V/t_基极相关，其中V是施加的电压，t_基极是基极总厚度。如图 4中所示，具有均匀掺杂基极的TVS设备，电场曲线呈三角形，并且因此Emax≈2V/t_基极。这意味着两层基极TVS设备结构允许针对相同的基极厚度实现更高的BV并且具有相同的Emax。可替代地，两层基极TVS设备结构允许减小基极厚度，而仍然提供相同的BV和Emax。因为从实际的视角来看层106的厚度仅对Emax的影响很小，因此层106尽可能薄的形成，用来在制造期间减小，例如，台面高度，蚀刻周期。
图2是具有均匀掺杂基极区域并且以E＜1.1MV/cm提供BV＝620V的TVS 设备结构内的掺杂分布(受主和施主)的曲线200。曲线200包括以基极区域厚度单位为刻度，例如，微米的x轴202，和以掺杂浓度单位为刻度，例如，每 cm3电激活的掺杂离子的y轴204。迹线206示出了受主浓度沿均匀的掺杂基极区域深度的水平，其还表示了包含在均匀掺杂基极区域内的电荷。迹线208和 210示出了施主浓度沿均匀掺杂n+区域深度的浓度，其表示了均匀掺杂基极区域的厚度。迹线208和210的垂直部分之间的距离212表示TVS设备内基极区域与相邻层之间的界面处的pn结之间的物理距离。在实例实施例中，厚度被确定为从迹线210的12微米与从迹线208的0.5微米之间的距离，或者大约11.5 微米。
图3是具有包括如图1所示的两个不同掺杂区域的基极区域并且提供与具有图2中所示的均匀掺杂基极区域的TVS设备相同的参数，E＜1.1MV/cm提供 BV＝620V的基极区域的TVS设备结构内的掺杂分布(受主和施主)的曲线300。
曲线300包括以基极区域厚度单位为刻度，例如，微米的x轴302，和以掺杂浓度单位为刻度，例如，每cm3的掺杂离子的y轴304。迹线306示出了受主浓度沿均匀的掺杂基极区域深度的水平，其还表示了包含在均匀掺杂基极区域内的电荷。迹线308和310示出了施主浓度沿均匀掺杂n+区域深度的浓度，其表示了非均匀掺杂基极区域的厚度。迹线308和310的垂直部分之间的距离 312表示TVS设备内基极区域与相邻层之间的界面处的pn结之间的物理距离。在实例实施例中，厚度被确定为从迹线310的6.75微米与从迹线308的0.5微米之间的距离，或者大约6.25微米。
如图2和3所示，由于不同的电场分布(参见图4)，具有两层基极(图1 中示出)的设计以更薄的基极区域总厚度实现相同的BV和Emax。
图4是具有单一均匀区域基极的TVS设备内电场和具有包括如图1所示的两个不同掺杂区域的基极区域的TVS设备内电场的曲线400。由于该基极低掺杂，因此，电场主要限于TVS设备结构的基极区域内。示出的TVS设备结构当中的每个提供了相同的参数，E＜1.1MV/cm，BV＝620V。
曲线400包括以基极区域厚度单位为刻度，例如，微米的x轴402，和以电场单位为刻度，例如，伏/cm的y轴404。迹线406示出了具有单一均匀区域基极的TVS设备结构内的电场。迹线408示出了具有包括两个不同掺杂区域，譬如层106与108(图1所示)的基极区域的TVS设备结构内的电场。
电场，击穿电压与基极掺杂/厚度之间的关系由泊松方程限定：
Figure GDA0002506644290000071
其中ψ代表电势，
ρ代表电荷密度，
ε代表介电常数，以及
x代表位置坐标。
具有两层基极结构的SiC穿通TVS的应用范围限定为：
击穿条件下基极区域内电场：
Figure GDA0002506644290000072
其中，N_基极(x)是基极区域内的掺杂浓度；
t_基极＝t_基极1+t_基极2是基极的总厚度；
q是电荷。
Figure GDA0002506644290000073
上述方程允许估算基极掺杂/厚度，用来获得所需的BV，Emax。值得注意的是，多种方案是可行的。
为最小化基极区域的厚度，使用以下的设计规则(方程4和5)：
N_基极1*t_基极1≤10*N_基极2*t_基极2， (4)
其中，N_基极1代表层108内的掺杂浓度，
例如，1×1014cm-3≤N_基极1≤2×1017cm-3，
t_基极1代表层108的厚度，
例如，t_基极1≥0.5μm，
N_基极2代表层106内的掺杂浓度，
例如，N_基极2≤1×1018cm-3，以及
t_基极2代表层106的厚度，
例如，0.1μm≤t_基极2≤5μm。
0.1μm≤t_基极2≤0.2*t_基极1 (5)
迹线406表现出穿过单一均匀基极区域的厚度的基本线性的电场。迹线408 表现出第一线性部分410，第二线性部分412，和层106与层108之间结处的拐点414。
图5是用于保护电设备免于瞬时电能的被配置用来从电设备转移电能的瞬时电压抑制(TVS)组件500的平面视图。在实例实施例中，TVS组件500包括至少电并联耦接在一起的多个TVS设备502。多个TVS设备502形成在第一管芯504上，并且封装至单个集成电路包506内。在各个实施例中，多个TVS 设备502的管芯封装在一起于单个集成电路包506内，或者多个TVS设备506 单片地形成在单个管芯上。
本文描述的穿通TVS设计允许降低阻塞区域(基极)的厚度，而不牺牲设备性能。独立的电场控制使设计不具有边缘端子，因此降低了设备制造成本和整体设备成本。
形成具有两个区域基极，每个区域针对厚度和掺杂浓度独立受控的瞬时电压抑制(TVS)设备的结构和方法的上述实施例为使用TVS设备改善电路保护提供了具有成本效益和可靠的装置。更具体地，本文描述的结构和方法便于减小TVS设备的厚度，而相较于具有常规单层基极区域的TVS设备维持电路保护性能。结果是，本文描述的结构和方法便于以具有成本效益和可靠的方式提高TVS设备的电路保护性能。
具有多个区域的瞬时电压抑制(TVS)设备，和形成该类设备的方法的实施例并不限于本文描述的特定实施例，而是设备的部件和/或方法的步骤可以单独使用，并且从本文描述的其它部件和/或步骤独立出来。例如，该方法还可以与其它设备组合使用，并且并不限于仅以本文描述的TVS设备和方法实现。而是，典型的实施例可以不受限制地连同多个其它的TVS设备一起实施和使用。
尽管在一些附图中示出了本公开的各实施例的特定特征，而在其它的图中未示出，这仅是方便起见。依照本公开的原理，附图的任意特征可以连同任意其他附图中的任意特征组合参考和/或请求保护。
本书面的描述使用实例公开了本公开，包括最佳模式，并且还使所属领域的技术人员能够实现本公开，包括制造和使用任何设备或者系统，并且执行任意合并的方法。本公开的专利范围由权利要求限定，并且可以包括所属领域的技术人员容易想到的其他实例。如果该类实例具有与权利要求的文字语言无差别的结构元件，或者其包括与权利要求的文字语言没有实质差别的等价结构元件，则该类其它的实例意在包含在权利要求的范围内。
TVS设备 100
衬底 102
第一n+层 104
层 106
层 108
层 110
阴极 112
阳极 114
边缘 116
边缘 118
曲线 200
x轴 202
y轴 204
迹线 206
迹线 208
迹线 210
距离 212
曲线 300
x轴 302
y轴 304
迹线 306
迹线 308
迹线 310
距离 312
曲线 400
x轴 402
y轴 404
迹线 406
迹线 408
第一线性部分 410
第二线性部分 412
拐点 414
TVS组件 500
TVS设备 502
第一管芯 504
包 506

Claims (12)

1.瞬时电压抑制TVS设备，其包含：
由第一导通类型材料形成的宽带隙半导体材料的第一层；
在第一层的至少一部分上方由第二导通类型材料形成的宽带隙半导体材料的第二层，第二层包括第一厚度和第一掺杂浓度；
在所述第二层的至少一部分上方由所述第二导通类型材料形成的宽带隙半导体材料的第三层，所述第三层包括第二厚度和第二掺杂浓度，所述第二厚度比所述第一厚度大，该第二掺杂浓度比所述第一掺杂浓度小；以及
在所述第三层的至少一部分上方由所述第一导通类型材料形成的宽带隙半导体材料的第四层，其中所述第二层和所述第三层内的掺杂浓度使用下面公式来确定：
N第三层×t第三层≤10×N第二层×t第二层，其中
N第三层代表第三层内的掺杂浓度，其中所述第三层内的掺杂浓度为1×1015cm-3≤N第三层≤2×1017cm-3，
t第三层代表所述第三层的厚度，
N第二层代表所述第二层内的掺杂浓度，以及
t第二层代表所述第二层的厚度，其中所述第二层的厚度为t第二层>2μm。
2.如权利要求1的设备，进一步包含位于与所述第二层相对的所述第一层一侧上的第一电接触面。
3.如权利要求2的设备，进一步包含位于与所述第三层相对的所述第四层一侧上的第二电接触面。
4.如权利要求1的设备，其中所述第二层内的掺杂浓度为，N_第二_层≤1×1018cm-3。
5.如权利要求1的设备，其中所述第三层的厚度为，t第三层≥0.5μm。
6.如权利要求1的设备，其中所述TVS设备使用穿通物理运行。
7.如权利要求6的设备，其中所述TVS设备经配置以表现出5.0伏与75.0伏之间的穿通特性。
8.如权利要求6的设备，其中所述TVS设备被配置为表现出介于75.0伏与200.0伏之间的穿通特性。
9.如权利要求6的设备，其中所述TVS设备经配置以表现出大于200伏的电压下的穿通特性。
10.一种用于保护电设备免于瞬时电能的瞬时电压抑制TVS组件，所述TVS组件经配置以从所述电设备转移电能，所述TVS组件包括：
至少电并联地耦接在一起的多个TVS设备，所述多个TVS设备中的每一者包括：
由第一导通类型的宽带隙半导体材料形成的第一层；
由第二导通类型的宽带隙半导体材料形成的第二层，所述第二层包括第一厚度和第一掺杂浓度；
在所述第二层的至少一部分上方由第二导通类型材料形成的宽带隙半导体材料的第三层，所述第三层包括第二厚度和第二掺杂浓度，所述第二厚度比所述第一厚度大，所述第二掺杂浓度比所述第一掺杂浓度小；以及
在所述第三层的至少一部分上方由第一导通类型材料形成的宽带隙半导体材料的第四层，其中所述第二层和所述第三层内的掺杂浓度使用下面公式来确定：
N第三层×t第三层≤10×N第二层×t第二层，其中
N第三层代表第三层内的掺杂浓度，其中所述第三层内的掺杂浓度为1×1015cm-3≤N第三层≤2×1017cm-3，
t第三层代表所述第三层的厚度，
N第二层代表所述第二层内的掺杂浓度，以及
t第二层代表所述第二层的厚度，其中所述第二层的厚度为t第二层>2μm。
11.如权利要求10所述的组件，其中所述多个TVS设备形成在第一管芯上且封装至单个集成电路包内。
12.如权利要求10所述的组件，其中所述多个TVS设备单片地形成在单个管芯上。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10014388B1 (en) * 2017-01-04 2018-07-03 General Electric Company Transient voltage suppression devices with symmetric breakdown characteristics
CN109616407A (zh) * 2018-12-12 2019-04-12 中国人民解放军军事科学院国防工程研究院 高功率电磁脉冲防护的SiC-TVS器件的制备方法
JP7068211B2 (ja) * 2019-02-15 2022-05-16 株式会社東芝 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880511A (en) * 1995-06-30 1999-03-09 Semtech Corporation Low-voltage punch-through transient suppressor employing a dual-base structure
CN1520614A (zh) * 2001-05-22 2004-08-11 ͨ�ð뵼�幫˾ 低电压穿通双向瞬态电压抑制器件以及制作该器件的方法
CN101180709A (zh) * 2005-03-25 2008-05-14 威世通用半导体公司 非对称双向瞬态电压抑制器及其形成方法
US8270131B2 (en) * 2009-07-31 2012-09-18 Infineon Technologies Ag Electrostatic discharge protection element and electrostatic discharge protection chip and method of producing the same

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06342902A (ja) 1993-06-01 1994-12-13 Komatsu Ltd 高耐圧半導体装置
US5539604A (en) 1994-09-30 1996-07-23 Microsemi, Corp. Transient voltage suppressor apparatus
USRE38608E1 (en) * 1995-06-30 2004-10-05 Semtech Corporation Low-voltage punch-through transient suppressor employing a dual-base structure
US6392266B1 (en) * 2001-01-25 2002-05-21 Semiconductor Components Industries Llc Transient suppressing device and method
US7030447B2 (en) 2001-05-04 2006-04-18 Semiconductor Components Industries, L.L.C. Low voltage transient voltage suppressor
US6734462B1 (en) 2001-12-07 2004-05-11 The United States Of America As Represented By The Secretary Of The Army Silicon carbide power devices having increased voltage blocking capabilities
US20040075160A1 (en) 2002-10-18 2004-04-22 Jack Eng Transient voltage suppressor having an epitaxial layer for higher avalanche voltage operation
JP2008523604A (ja) 2004-12-10 2008-07-03 エヌエックスピー ビー ヴィ 静電放電保護装置
US7781826B2 (en) 2006-11-16 2010-08-24 Alpha & Omega Semiconductor, Ltd. Circuit configuration and manufacturing processes for vertical transient voltage suppressor (TVS) and EMI filter
US7719813B2 (en) 2005-10-20 2010-05-18 United Microelectronics Corp. Gate-coupled substrate-triggered ESD protection circuit and integrated circuit therewith
FR2931594B1 (fr) 2008-05-20 2010-08-13 Schneider Electric Ind Sas Dispositif de protection d'un circuit electrique contre les surtensions
EP2294621B1 (en) * 2008-06-30 2017-11-15 NXP USA, Inc. Method of forming a power semiconductor device and power semiconductor device
US8445917B2 (en) 2009-03-20 2013-05-21 Cree, Inc. Bidirectional silicon carbide transient voltage suppression devices
US8338854B2 (en) 2009-03-31 2012-12-25 Alpha And Omega Semiconductor Incorporated TVS with low capacitance and forward voltage drop with depleted SCR as steering diode
US8288839B2 (en) 2009-04-30 2012-10-16 Alpha & Omega Semiconductor, Inc. Transient voltage suppressor having symmetrical breakdown voltages
US8558276B2 (en) 2009-06-17 2013-10-15 Alpha And Omega Semiconductor, Inc. Bottom source NMOS triggered zener clamp for configuring an ultra-low voltage transient voltage suppressor (TVS)
US9019674B2 (en) 2010-11-23 2015-04-28 Fairchild Semiconductor Corporation Input power port protection component
US8710627B2 (en) 2011-06-28 2014-04-29 Alpha And Omega Semiconductor Incorporated Uni-directional transient voltage suppressor (TVS)
US8530902B2 (en) * 2011-10-26 2013-09-10 General Electric Company System for transient voltage suppressors
US8730629B2 (en) * 2011-12-22 2014-05-20 General Electric Company Variable breakdown transient voltage suppressor
CN202423293U (zh) 2011-12-26 2012-09-05 天津中环半导体股份有限公司 高电压瞬态电压抑制器芯片
CH707901B1 (de) 2012-02-06 2017-09-15 Cree Inc SIC-Vorrichtung mit hoher Sperrspannung, abgeschlossen durch einen Abflachungskantenabschluss.
US8835976B2 (en) * 2012-03-14 2014-09-16 General Electric Company Method and system for ultra miniaturized packages for transient voltage suppressors
US9042072B2 (en) 2012-03-30 2015-05-26 General Electric Company Method and system for lightning protection with distributed transient voltage suppression

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880511A (en) * 1995-06-30 1999-03-09 Semtech Corporation Low-voltage punch-through transient suppressor employing a dual-base structure
CN1520614A (zh) * 2001-05-22 2004-08-11 ͨ�ð뵼�幫˾ 低电压穿通双向瞬态电压抑制器件以及制作该器件的方法
CN101180709A (zh) * 2005-03-25 2008-05-14 威世通用半导体公司 非对称双向瞬态电压抑制器及其形成方法
US8270131B2 (en) * 2009-07-31 2012-09-18 Infineon Technologies Ag Electrostatic discharge protection element and electrostatic discharge protection chip and method of producing the same

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