CN202423293U - 高电压瞬态电压抑制器芯片 - Google Patents
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Abstract
本实用新型涉及一种高电压瞬态电压抑制器芯片,芯片结构为P+NN+单向高电压瞬态电压抑制器或P+NP+双向高电压瞬态电压抑制器芯片,P+NN+单向高电压瞬态电压抑制器的芯片正面截层依次为:TVS芯片、台面沟槽、玻璃层和金属面;P+NP+双向高电压瞬态电压抑制器,芯片正面截层依次为:TVS芯片、台面沟槽、玻璃层和金属面;芯片主体结可使击穿电压达到250V-400V,而在芯片台面沟槽附近区域设计的辅助PN结,其击穿电压高于主体结击穿电压,使主体结区域先击穿,漏电流分布于主体结区域,而辅助结区域不发生击穿,从而解决了单扩散结结构在生产高电压芯片时的漏电大,击穿电压低,易损坏的问题,提高了高电压瞬态电压抑制器的耐压性能,提高瞬态电压抑制器的抗浪涌能力及可靠性。
Description
技术领域
本实用新型涉及晶体二极管芯片生产技术领域, 特别涉及一种高电压瞬态电压抑制器(TVS)芯片。
背景技术
目前半导体行业内生产瞬态电压抑制器(TVS)芯片通常采用纸源两次扩散单扩散结的生产工艺。现有技术存在问题:生产瞬态电压抑制器芯片使用单个扩散结时,如果反向击穿电压达到250以上,当芯片击穿时,台面的表面电场过高,造成表面击穿先于体内击穿,击穿电流集中分布在台面附近,使台面的结温上升,容易造成芯片的损坏,所以行业内瞬态电压抑制器反向击穿电压多为250V以下,250V以上产品多采用双低压芯片串联的方式实现,这就产生一些封装外形没法实现封装和影响产品可靠性等问题。采用纸源扩散的扩散结深不平坦,导致击穿电压不够稳定,抗浪涌能力差。
发明内容
本实用新型的目的就是为克服现有技术的不足,设计新的瞬态电压抑制器芯片的结构,这种新的结构及生产工艺在提高瞬态电压抑制器击穿电压的同时,保证了二极管的反向浪涌能力稳定性及可靠性,延长了二极管的寿命。
本实用新型是通过这样的技术方案实现的:一种高电压瞬态电压抑制器芯片,其特征在于:
芯片结构为P+NN+ 单向高电压瞬态电压抑制器或P+NP+双向高电压瞬态电压抑制器芯片;
P+NN+ 单向高电压瞬态电压抑制器的芯片正面截层依次为: TVS芯片、台面沟槽、玻璃层和金属面;
P+NP+双向高电压瞬态电压抑制器,芯片正面截层依次为:TVS芯片、台面沟槽、玻璃层和金属面;
高电压瞬态电压抑制器芯片剖面结构,依次为: 二次硼扩散结, 一次硼扩散结, 材料硅片, 磷扩散结。
芯片参数:
雪崩击穿电压 VBO 250V-400V;
反向漏电流 IR <1 μA;
结温 Tj 150℃。
本实用新型的高电压瞬态电压抑制器芯片,采用增加辅助击穿扩散结的芯片结构,芯片主体结可使击穿电压达到250V-400V,而在芯片台面沟槽附近区域设计的辅助PN结,其击穿电压高于主体结击穿电压,使主体结区域先击穿,漏电流分布于主体结区域,而辅助结区域不发生击穿,从而解决了单扩散结结构在生产高电压芯片时的漏电大,击穿电压低,易损坏的问题,提高了高电压瞬态电压抑制器的耐压性能,同时提高瞬态电压抑制器的抗浪涌能力及可靠性。
附图说明
图1为高电压瞬态电压抑制器的芯片正面结构示意图;
图2为高电压瞬态电压抑制器的芯片生产工艺流程图;
图3为单向瞬态电压抑制器的芯片剖面结构图;
图4 为双向瞬态电压抑制器的芯片剖面结构图;
图5为高电压瞬态电压抑制器的芯片光刻版单元图形A;
图6为高电压瞬态电压抑制器的芯片光刻版单元图形B。
图中:1. TVS芯片,2.台面沟槽,3.玻璃层,4.金属面:5 .二次硼扩散结,6. 一次硼扩散结,7. 材料硅片,8 .磷扩散结。
具体实施方式
为了更清楚的理解本实用新型,结合附图和实施例详细描述本实用新型:
如图1至图6所示,一种高电压瞬态电压抑制器芯片,结构为P+NN+ 单向高电压瞬态电压抑制器或P+NP+双向高电压瞬态电压抑制器芯片;
P+NN+ 单向高电压瞬态电压抑制器的芯片正面截层依次为: TVS芯片1、台面沟槽2、玻璃层3和金属面4;
P+NP+双向高电压瞬态电压抑制器,芯片正面截层依次为:TVS芯片1、台面沟槽2、玻璃层3和金属面4。
如图2所示,瞬态电压抑制器TVS的芯片工艺流程如下:
1)扩散前处理:通过酸、碱、去离子水超声清洗等工序,对硅片表面进行化学处理;
2)氧化:把经过扩散前处理的硅片在1100~1200℃的氧化炉中长一层氧化层;
3)光刻: 把氧化后的硅片进行涂胶、曝光、显影、去氧化层等工序,单向在正面,双向在两面刻出一次扩散图形;
4)硼源一次扩散:把光刻后的硅片清洗干净,采用液态硼源放入1200~1250℃的扩散炉中进行扩散形成P+;
5)扩散后处理:用酸浸泡、去离子水超声清洗,使去除表面氧化层;
6)二次硼扩散:把扩散后处理的硅片清洗干净,单向采用正面液态硼源反面液态磷源,双面采用双面液态硼源,放入1200~1250℃的扩散炉中进行扩散形成P+ 及N+;
7)扩散后处理:用酸浸泡、去离子水超声清洗,使去除表面氧化层;
8)氧化:把喷砂后经过超砂、电子清洗剂处理的硅片在1100~1200℃的氧化炉中长一层氧化层;
9)光刻:把氧化后的硅片进行涂胶、曝光、显影、去氧化层等工序,刻出台面图形;
10)台面腐蚀:用混酸刻蚀台面沟槽,混酸温度控制在8~12℃,并用去离子水冲净;
11)电泳:把硅片放在配置好的电泳液中,根据台面沟槽需沉积的玻璃重量设置时间,进行电泳;
12)烧结:把电泳后的硅片在800~820℃的烧结炉中进行烧结;
13)去氧化层:用稀释的氢氟酸浸泡、去离子水超声清洗去除烧结后硅片表面氧化层;
14)镀镍、镀金:将去氧化层后的硅片在专用镀槽中进行镀镍、镀金、干燥;
15)芯片切割:用划片机把镀金后的硅片从台面沟槽处划成单个芯片。
如图3、图4所示,瞬态电压抑制器(TVS)的芯片剖面结构,依次为: 二次硼扩散结5, 一次硼扩散结6, 材料硅片7, 磷扩散结8。
如图5、图6所示,瞬态电压抑制器(TVS)的芯片光刻版单元图形,一次硼扩散光刻版用于光刻一次硼扩散的区域,台面沟槽光刻板用于光刻台面沟槽腐蚀的区域。
工艺改进后的参数:
雪崩击穿电压 VBO 250V-400V
反向漏电流 IR <1 μA
结温 Tj 150℃
根据上述说明,结合本领域技术可实现本实用新型的方案。
Claims (1)
1.一种高电压瞬态电压抑制器芯片,其特征在于:芯片结构为P+NN+ 单向高电压瞬态电压抑制器或P+NP+双向高电压瞬态电压抑制器芯片;P+NN+ 单向高电压瞬态电压抑制器的芯片正面截层依次为: TVS芯片(1)、台面沟槽(2)、玻璃层(3)和金属面(4);P+NP+双向高电压瞬态电压抑制器,芯片正面截层依次为:TVS芯片(1)、台面沟槽(2)、玻璃层(3)和金属面(4);高电压瞬态电压抑制器芯片剖面结构,依次为: 二次硼扩散结(5), 一次硼扩散结(6), 材料硅片(7), 磷扩散结(8)。
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Publications (1)
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CN202423293U true CN202423293U (zh) | 2012-09-05 |
Family
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Application Number | Title | Priority Date | Filing Date |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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US9806157B2 (en) | 2014-10-03 | 2017-10-31 | General Electric Company | Structure and method for transient voltage suppression devices with a two-region base |
US10103540B2 (en) | 2014-04-24 | 2018-10-16 | General Electric Company | Method and system for transient voltage suppression devices with active control |
CN111276547A (zh) * | 2020-04-10 | 2020-06-12 | 上海维安半导体有限公司 | 一种高浪涌能力低残压tvs防浪涌器件及其制造方法 |
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2011
- 2011-12-26 CN CN2011205512934U patent/CN202423293U/zh not_active Expired - Lifetime
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CN111276547A (zh) * | 2020-04-10 | 2020-06-12 | 上海维安半导体有限公司 | 一种高浪涌能力低残压tvs防浪涌器件及其制造方法 |
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