JP2002509358A - 静電放電保護構造を備えた低静電容量トランジスタおよびその製造方法 - Google Patents
静電放電保護構造を備えた低静電容量トランジスタおよびその製造方法Info
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Abstract
(57)【要約】
ＥＳＤ保護を備えた低静電容量トランジスタとそれを形成する方法が開示されている。トランジスタは、基板（３１０）と、基板に形成されたソース領域（３４０）と、基板に形成されたウェル領域とを含んでいる。トランジスタはさらに、第１の末端領域と第２の末端領域とをもつドレイン領域（３１５）と、その第１と第２の末端領域との間に位置する抵抗領域とを含んでいる。ドレイン領域は、ウェル領域で少なくともその一部が形成されている。ドレイン電極はドレイン領域の第１の末端領域の上に形成されている。ゲート構造（３３０）は、ソース領域とドレイン領域の第２の末端領域との間の基板上に形成されている。ゲート構造は、ソース領域をドレイン領域に結合するチャネル領域を定めるものである。
Description
【０００１】 （技術分野） 本発明は半導体トランジスタに関する。より詳細には、本発明は静電放電保護
構造を備えたトランジスタにおける静電容量を減少させる技術分野に関する。
構造を備えたトランジスタにおける静電容量を減少させる技術分野に関する。
【０００２】 （背景技術） コンピュータシステムの性能を改善する試みにおいて、コンピュータシステム
構成要素間のバスインタフェースは、スイッチング速度の高速化が追求されてい
る。バススイッチング速度の高速化に対する制約要因は、バスに接続されている
構成要素の信号ピンの静電容量である。この信号ピンの静電容量は、信号の完全
性を適切に維持しながら得られるスイッチング周波数を低下させる。ピンの静電
容量は、パッケージのリードフレーム静電容量、ボンドパッド静電容量、静電放
電（ＥＳＤ）保護構造、および出力駆動器（トランジスタ）静電容量といった、
いくつかの要素から構成されている。
構成要素間のバスインタフェースは、スイッチング速度の高速化が追求されてい
る。バススイッチング速度の高速化に対する制約要因は、バスに接続されている
構成要素の信号ピンの静電容量である。この信号ピンの静電容量は、信号の完全
性を適切に維持しながら得られるスイッチング周波数を低下させる。ピンの静電
容量は、パッケージのリードフレーム静電容量、ボンドパッド静電容量、静電放
電（ＥＳＤ）保護構造、および出力駆動器（トランジスタ）静電容量といった、
いくつかの要素から構成されている。
【０００３】 図１は、ＥＳＤ保護構造を備えたトランジスタの一例を示す。図１のトランジ
スタ１００は、基板１１０に形成されたソース領域１４０と、ソース電極１４５
と、絶縁材料１３５上に形成されたゲート１３０と、基板１１０に形成されたド
レイン領域１２０及びドレイン電極１２５とを含んでいる。ドレイン領域１２０
は電流集中を避けるために大きく形成されている。ＥＳＤが生じた時の電流集中
により、大電流が半導体材料の小領域へ集中してしまい、素子に損傷をもたらし
てしまう。ドレイン領域のサイズを大きくすることによって、ＥＳＤ時の電流が
小領域に集中することが少なくなり、それによって素子に対する損傷の可能性が
減るものである。
スタ１００は、基板１１０に形成されたソース領域１４０と、ソース電極１４５
と、絶縁材料１３５上に形成されたゲート１３０と、基板１１０に形成されたド
レイン領域１２０及びドレイン電極１２５とを含んでいる。ドレイン領域１２０
は電流集中を避けるために大きく形成されている。ＥＳＤが生じた時の電流集中
により、大電流が半導体材料の小領域へ集中してしまい、素子に損傷をもたらし
てしまう。ドレイン領域のサイズを大きくすることによって、ＥＳＤ時の電流が
小領域に集中することが少なくなり、それによって素子に対する損傷の可能性が
減るものである。
【０００４】 上述のドレイン領域サイズの大型化は、出力ドレイン静電容量をおそらく最小
容量の２あるいは３倍の大きさにまで大きくする欠点をもたらす。出力ドレイン
静電容量は、主としてドレイン領域の面積と、基板１１０とドレイン領域１２０
とにより形成されるｐ−ｎ接合の空乏領域の幅との関数である。
容量の２あるいは３倍の大きさにまで大きくする欠点をもたらす。出力ドレイン
静電容量は、主としてドレイン領域の面積と、基板１１０とドレイン領域１２０
とにより形成されるｐ−ｎ接合の空乏領域の幅との関数である。
【０００５】 図２は、ＥＳＤ保護特性を維持して出力ドレインの静電容量を減らすために用
いられる技術を実現したトランジスタ２００を示している。トランジスタ２００
は、基板２１０に形成されたソース領域２４０と、ソース電極２４５と、絶縁材
料２３５の上に形成されたゲート２３０と、基板２１０に形成された第１のドレ
イン領域２２０と、基板２１０に形成された抵抗領域２１５と、基板２１０に形
成された第２のドレイン領域２２７、及び第２のドレイン領域２２７に形成され
たドレイン電極２２５とを備えている。トランジスタ２００では、抵抗領域２１
５がＥＳＤ保護構造となっている。抵抗領域２１５は、第１および第２のドレイ
ン領域２２０、２２７と同じ導電性タイプであるが、より低濃度にドープされて
いる。抵抗領域２１５が低濃度にドープされているので、基板２１０および抵抗
領域２１５によって形成されるｐ−ｎ接合の空乏領域の幅は、図１のトランジス
タ１００により達成される空乏領域の幅よりもずっと大きくなる。この空乏領域
の幅の増加は、ＥＳＤ保護特性を維持して静電容量を減少させる。
いられる技術を実現したトランジスタ２００を示している。トランジスタ２００
は、基板２１０に形成されたソース領域２４０と、ソース電極２４５と、絶縁材
料２３５の上に形成されたゲート２３０と、基板２１０に形成された第１のドレ
イン領域２２０と、基板２１０に形成された抵抗領域２１５と、基板２１０に形
成された第２のドレイン領域２２７、及び第２のドレイン領域２２７に形成され
たドレイン電極２２５とを備えている。トランジスタ２００では、抵抗領域２１
５がＥＳＤ保護構造となっている。抵抗領域２１５は、第１および第２のドレイ
ン領域２２０、２２７と同じ導電性タイプであるが、より低濃度にドープされて
いる。抵抗領域２１５が低濃度にドープされているので、基板２１０および抵抗
領域２１５によって形成されるｐ−ｎ接合の空乏領域の幅は、図１のトランジス
タ１００により達成される空乏領域の幅よりもずっと大きくなる。この空乏領域
の幅の増加は、ＥＳＤ保護特性を維持して静電容量を減少させる。
【０００６】 上述のトランジスタ１００、２００は、製造工程の間に異なるステップを必要
とする。トランジスタ２００の形成は、抵抗領域２１５が形成され、その後ソー
ス領域２４０およびドレイン領域２２０、２２７が形成される間に、抵抗領域２
１５にマスクを形成する必要がある。ソースとドレイン領域の形成時に抵抗領域
をマスクすることを含む余分なステップのために、図１に典型的に示されている
トランジスタ１００と同じトランジスタ構造を製造する多数の工程が図２で示さ
れる構造のものを簡単には形成できない。その結果として、ある工程では、図２
で示される構造を用いて静電容量を減らす利点をもつことができるが、多くのも
のはそうでない。これらの理由により、著しい追加的な処理なしに製造可能な、
ＥＳＤ保護を備える低静電容量トランジスタが所望されている。
とする。トランジスタ２００の形成は、抵抗領域２１５が形成され、その後ソー
ス領域２４０およびドレイン領域２２０、２２７が形成される間に、抵抗領域２
１５にマスクを形成する必要がある。ソースとドレイン領域の形成時に抵抗領域
をマスクすることを含む余分なステップのために、図１に典型的に示されている
トランジスタ１００と同じトランジスタ構造を製造する多数の工程が図２で示さ
れる構造のものを簡単には形成できない。その結果として、ある工程では、図２
で示される構造を用いて静電容量を減らす利点をもつことができるが、多くのも
のはそうでない。これらの理由により、著しい追加的な処理なしに製造可能な、
ＥＳＤ保護を備える低静電容量トランジスタが所望されている。
【０００７】 （発明の開示） ＥＳＤ保護を備えた低静電容量トランジスタとそれを形成する方法が開示され
ている。トランジスタは、基板と、基板に形成されたソース領域と、基板に形成
されたウェル領域とを含んでいる。トランジスタはさらに、第１の末端領域と第
２の末端領域とをもつドレイン領域と、その第１と第２の末端領域との間に位置
する抵抗領域とを含んでいる。ドレイン領域は、ウェル領域で少なくともその一
部が形成されている。ドレイン電極はドレイン領域の第１の末端領域の上に形成
されている。さらに、ゲート構造が含まれている。ゲート構造は、ソース領域と
ドレイン領域の第２の末端領域との間の基板上に形成されている。ゲート構造は
、ソース領域をドレイン領域に結合するチャネル領域を定めるものである。
ている。トランジスタは、基板と、基板に形成されたソース領域と、基板に形成
されたウェル領域とを含んでいる。トランジスタはさらに、第１の末端領域と第
２の末端領域とをもつドレイン領域と、その第１と第２の末端領域との間に位置
する抵抗領域とを含んでいる。ドレイン領域は、ウェル領域で少なくともその一
部が形成されている。ドレイン電極はドレイン領域の第１の末端領域の上に形成
されている。さらに、ゲート構造が含まれている。ゲート構造は、ソース領域と
ドレイン領域の第２の末端領域との間の基板上に形成されている。ゲート構造は
、ソース領域をドレイン領域に結合するチャネル領域を定めるものである。
【０００８】 （詳細な説明） 標準的な製造工程を用いて形成された、ＥＳＤ保護構造を備える低静電容量ト
ランジスタが開示されている。以下の説明において、説明の目的のために特定の
細部が本発明の全体を理解するために示されている。しかしながら、これらの特
定の細部は、本発明を実施するために必要ではないことが当業者には理解できる
であろう。他の例において、公知の手段、装置および構造は、本発明を曖昧にす
ることを避けるために詳細に説明されていない。
ランジスタが開示されている。以下の説明において、説明の目的のために特定の
細部が本発明の全体を理解するために示されている。しかしながら、これらの特
定の細部は、本発明を実施するために必要ではないことが当業者には理解できる
であろう。他の例において、公知の手段、装置および構造は、本発明を曖昧にす
ることを避けるために詳細に説明されていない。
【０００９】 （概要） 本発明は、ＥＳＤ保護構造として作用する、大きなドレイン領域をもつトラン
ジスタにおける静電容量を減少させると言う問題を解決するものである。概略的
な、そして本発明の一つの実施の形態によれば、トランジスタは、基板と、基板
に形成されたソース領域と、基板のチャネル領域を定めるゲート構造と、及び基
板に同様に形成されたウェル領域とを含んで形成されている。トランジスタはさ
らに、ウェル領域に少なくともその一部が形成されたドレイン領域を含んでいる
。ウェル領域は、ソースやドレイン領域と同じ半導体タイプであるが、ソースや
ドレイン領域よりもさらに低濃度にドープされている。ドレイン領域を、ウェル
領域の中に少なくともその一部を形成することによって、基板とドレインとの間
のｐ−ｎ接合で形成される空乏領域の幅が広くなり、それによってドレイン領域
と基板との間での静電容量が低減する。
ジスタにおける静電容量を減少させると言う問題を解決するものである。概略的
な、そして本発明の一つの実施の形態によれば、トランジスタは、基板と、基板
に形成されたソース領域と、基板のチャネル領域を定めるゲート構造と、及び基
板に同様に形成されたウェル領域とを含んで形成されている。トランジスタはさ
らに、ウェル領域に少なくともその一部が形成されたドレイン領域を含んでいる
。ウェル領域は、ソースやドレイン領域と同じ半導体タイプであるが、ソースや
ドレイン領域よりもさらに低濃度にドープされている。ドレイン領域を、ウェル
領域の中に少なくともその一部を形成することによって、基板とドレインとの間
のｐ−ｎ接合で形成される空乏領域の幅が広くなり、それによってドレイン領域
と基板との間での静電容量が低減する。
【００１０】 （本発明の実施の形態） 図３は、標準的な製造工程を用いて形成され、本発明により実施されたＥＳＤ
保護構造を備えた低静電容量トランジスタ３００の実施の形態を示す。トランジ
スタ３００は、基板３１０と、基板に形成されたソース領域３４０と、基板に形
成された絶縁材料３３５上に形成されたゲート電極を含むゲート構造及びドレイ
ン領域３２０とを含んでおり、該ドレイン領域は、第１の末端領域３２１と、第
２の末端領域３２２と、第１の末端領域３２１と第２の末端領域３２２との間に
配置された抵抗領域３２３とを含んでいる。ゲート電極３３０および絶縁材料３
３５は、基板３１０におけるチャネル領域３３７を定めている。
保護構造を備えた低静電容量トランジスタ３００の実施の形態を示す。トランジ
スタ３００は、基板３１０と、基板に形成されたソース領域３４０と、基板に形
成された絶縁材料３３５上に形成されたゲート電極を含むゲート構造及びドレイ
ン領域３２０とを含んでおり、該ドレイン領域は、第１の末端領域３２１と、第
２の末端領域３２２と、第１の末端領域３２１と第２の末端領域３２２との間に
配置された抵抗領域３２３とを含んでいる。ゲート電極３３０および絶縁材料３
３５は、基板３１０におけるチャネル領域３３７を定めている。
【００１１】 この実施形態のトランジスタに関して、基板３１０はｐ−型の半導体材料で形
成されており、一方でソース領域３４０およびドレイン領域３２０はｎ+型の半 導体材料で形成されている。Ｐ型の半導体材料は一般に、ホウ素のようなドーパ
ントをシリコン中に導入することで形成される。Ｎ型の半導体材料は一般に、ヒ
素のようなドーパントをシリコン中に導入することで形成される。他のドーパン
トも可能である。拡散とイオン注入とは、ドーパントをシリコン中に導入する公
知の手段である。本明細書で使用される“ｐ”あるいは“ｎ”に続く記号“−”
は、“ｐ”あるいは“ｎ”型の半導体材料が低濃度にドープされていることを示
している。本明細書で使用される“ｐ”あるいは“ｎ”に続く記号“+”は、“ ｐ”あるいは“ｎ”型の半導体材料が高濃度にドープされていることを示してい
る。
成されており、一方でソース領域３４０およびドレイン領域３２０はｎ+型の半 導体材料で形成されている。Ｐ型の半導体材料は一般に、ホウ素のようなドーパ
ントをシリコン中に導入することで形成される。Ｎ型の半導体材料は一般に、ヒ
素のようなドーパントをシリコン中に導入することで形成される。他のドーパン
トも可能である。拡散とイオン注入とは、ドーパントをシリコン中に導入する公
知の手段である。本明細書で使用される“ｐ”あるいは“ｎ”に続く記号“−”
は、“ｐ”あるいは“ｎ”型の半導体材料が低濃度にドープされていることを示
している。本明細書で使用される“ｐ”あるいは“ｎ”に続く記号“+”は、“ ｐ”あるいは“ｎ”型の半導体材料が高濃度にドープされていることを示してい
る。
【００１２】 ソース電極３４５は、ソース領域３４０上に形成されており、ドレイン電極３
２５は、ドレイン領域の第１の末端領域３２１上に形成されている。ソース電極
３４５、ドレイン電極３２５、およびゲート電極３３０は、多結晶シリコンから
形成されることが好ましい。しかし、他の電気的導電材料を用いることもできる
。絶縁材料３３５は、二酸化シリコンであることが好ましい。他の絶縁材料を同
様に用いることもできる。本実施形態のトランジスタは、０．２５ミクロンのゲ
ート長をもつことが好ましいが、幅広い範囲の別の寸法も可能である。例えば、
本発明は、０．１μのゲート長で実施できる。ドレイン領域は、イオン注入を用
いて約０．３μの深さに形成できるが、他の深さも可能であり、半導体材料中に
ドーパントを導入する如何なる手段も、ドレイン領域を形成するために使用でき
る。
２５は、ドレイン領域の第１の末端領域３２１上に形成されている。ソース電極
３４５、ドレイン電極３２５、およびゲート電極３３０は、多結晶シリコンから
形成されることが好ましい。しかし、他の電気的導電材料を用いることもできる
。絶縁材料３３５は、二酸化シリコンであることが好ましい。他の絶縁材料を同
様に用いることもできる。本実施形態のトランジスタは、０．２５ミクロンのゲ
ート長をもつことが好ましいが、幅広い範囲の別の寸法も可能である。例えば、
本発明は、０．１μのゲート長で実施できる。ドレイン領域は、イオン注入を用
いて約０．３μの深さに形成できるが、他の深さも可能であり、半導体材料中に
ドーパントを導入する如何なる手段も、ドレイン領域を形成するために使用でき
る。
【００１３】 ドレイン領域３２０中の抵抗領域３２３は、ＥＳＤ保護構造として作用する。
ＥＳＤ保護強化は、抵抗領域３２３を包含することでドレイン領域のサイズが大
きくなることにより達成される。本実施形態の実施の態様において、抵抗領域は
約５μの長さをもっている。ＥＳＤが生じた時には、潜在的な大電流が、小領域
に集中するのではなく広い領域全体に拡がる。このＥＳＤ保護をもたらす技術は
、前述の背景技術で検討されている。そのようなＥＳＤ構造をもつ従来のトラン
ジスタにおいて、広いドレイン領域と基板との間の静電容量は、狭いレイン領域
をもつトランジスタと比較して大きかった。本発明は、ドレイン領域３２０の少
なとも一部と、基板３１０との間に、ウェル領域を導入することによってこの静
電容量を低減するものである。ウェル領域３１５は、公知の標準的なウェル製造
技術を用いて形成されている。ほとんどの半導体製造工程は、ウェルを用いてい
る。結果として、ウェル領域３１５は、通常のウェルの製造工程で形成でき、如
何なる付加的な工程も必要としない。
ＥＳＤ保護強化は、抵抗領域３２３を包含することでドレイン領域のサイズが大
きくなることにより達成される。本実施形態の実施の態様において、抵抗領域は
約５μの長さをもっている。ＥＳＤが生じた時には、潜在的な大電流が、小領域
に集中するのではなく広い領域全体に拡がる。このＥＳＤ保護をもたらす技術は
、前述の背景技術で検討されている。そのようなＥＳＤ構造をもつ従来のトラン
ジスタにおいて、広いドレイン領域と基板との間の静電容量は、狭いレイン領域
をもつトランジスタと比較して大きかった。本発明は、ドレイン領域３２０の少
なとも一部と、基板３１０との間に、ウェル領域を導入することによってこの静
電容量を低減するものである。ウェル領域３１５は、公知の標準的なウェル製造
技術を用いて形成されている。ほとんどの半導体製造工程は、ウェルを用いてい
る。結果として、ウェル領域３１５は、通常のウェルの製造工程で形成でき、如
何なる付加的な工程も必要としない。
【００１４】 ウェル領域３１５は、ドレイン領域３２０が形成される前に形成される。本実
施形態におけるウェル領域３１５は、ｎ−型の半導体材料で形成されることが好
ましい。ウェル領域３１５のためのｎ−型の半導体材料は、他のドーパントも可
能であるが、燐のようなドーパントをシリコン基板の中に拡散することによって
形成されることが好ましい。ウェル領域３１５は同様に、イオン注入あるいは半
導体材料中にドーパントを導入する他の如何なる手段によっても形成できる。ウ
ェル領域３１５は、ドレイン領域３２０の下に３μの深さに形成されることが好
ましく、ドレイン電極の下からチャネル領域３３７の１μ以内まで延びるよう形
成されている。本発明は、広範囲のウェル領域深さを用いて実施できる。本実施
形態におけるウェル領域３１５は、チャネル領域の１μ以内にまで延びているこ
とが好ましいが、本発明は、１μまで延びていないウェル領域３１５でも実施で
きる。トレードオフは、基板３１０に曝さるドレイン領域３２０が広くなればな
る程、静電容量も大きくなることである。従って、ウェル領域が、トランジスタ
の特性あるいは製造能力に影響を及ぼすことなく、チャネル領域にできるだけ接
近して延びることが望ましい。
施形態におけるウェル領域３１５は、ｎ−型の半導体材料で形成されることが好
ましい。ウェル領域３１５のためのｎ−型の半導体材料は、他のドーパントも可
能であるが、燐のようなドーパントをシリコン基板の中に拡散することによって
形成されることが好ましい。ウェル領域３１５は同様に、イオン注入あるいは半
導体材料中にドーパントを導入する他の如何なる手段によっても形成できる。ウ
ェル領域３１５は、ドレイン領域３２０の下に３μの深さに形成されることが好
ましく、ドレイン電極の下からチャネル領域３３７の１μ以内まで延びるよう形
成されている。本発明は、広範囲のウェル領域深さを用いて実施できる。本実施
形態におけるウェル領域３１５は、チャネル領域の１μ以内にまで延びているこ
とが好ましいが、本発明は、１μまで延びていないウェル領域３１５でも実施で
きる。トレードオフは、基板３１０に曝さるドレイン領域３２０が広くなればな
る程、静電容量も大きくなることである。従って、ウェル領域が、トランジスタ
の特性あるいは製造能力に影響を及ぼすことなく、チャネル領域にできるだけ接
近して延びることが望ましい。
【００１５】 本実施形態のトランジスタ３００に関する前記の検討において、基板３１０は
ｐ型の半導体材料から形成され、ソース３４０、ドレイン３２０、およびウェル
３１５の各領域がｎ型の半導体材料から形成されるものとして言及されている。
しかしながら、本発明は同様に、ｎ型の基板およびｐ型のソース、ドレイン、お
よびウェル領域によっても実施できる。
ｐ型の半導体材料から形成され、ソース３４０、ドレイン３２０、およびウェル
３１５の各領域がｎ型の半導体材料から形成されるものとして言及されている。
しかしながら、本発明は同様に、ｎ型の基板およびｐ型のソース、ドレイン、お
よびウェル領域によっても実施できる。
【００１６】 図４は、標準的な製造工程を用いて、本発明により実施されたＥＳＤ保護を備
えた低静電容量トランジスタを形成するための方法の一例を示すフローチャート
である。ステップ４１０で基板を用意する。基板は、図３に関連して前述のあら
ゆる特性をもつことができる。ステップ４２０で、ウェル領域が基板に形成され
る。次のステップ４２０で、ゲート構造が基板上に形成される。ゲート構造が形
成されると、ステップ４４０でソース領域が基板に形成される。ステップ４５０
で、抵抗領域を含むドレイン領域が形成される。ドレイン領域は、ウェル領域に
おいて少なくともその一部が形成される。ステップ４１０、４２０、４３０、４
４０、および４５０で用意されあるいは形成された基板、ソース領域、ドレイン
領域、およびウェル領域は、図３に関連して前述されたような構造の特性と一致
する。 前記の詳細な説明では、本発明は、それらの特定の例示的な実施の形態を参照
して説明された。しかし、種々の変更や変形が、添付された請求項に記載されて
いる、本発明の広範囲の精神と範疇とから逸脱することなく行うことができるこ
とは明らかである。従って、詳細な説明および図面は、限定するものではなく例
示的なものであるとみなされるべきである。
えた低静電容量トランジスタを形成するための方法の一例を示すフローチャート
である。ステップ４１０で基板を用意する。基板は、図３に関連して前述のあら
ゆる特性をもつことができる。ステップ４２０で、ウェル領域が基板に形成され
る。次のステップ４２０で、ゲート構造が基板上に形成される。ゲート構造が形
成されると、ステップ４４０でソース領域が基板に形成される。ステップ４５０
で、抵抗領域を含むドレイン領域が形成される。ドレイン領域は、ウェル領域に
おいて少なくともその一部が形成される。ステップ４１０、４２０、４３０、４
４０、および４５０で用意されあるいは形成された基板、ソース領域、ドレイン
領域、およびウェル領域は、図３に関連して前述されたような構造の特性と一致
する。 前記の詳細な説明では、本発明は、それらの特定の例示的な実施の形態を参照
して説明された。しかし、種々の変更や変形が、添付された請求項に記載されて
いる、本発明の広範囲の精神と範疇とから逸脱することなく行うことができるこ
とは明らかである。従って、詳細な説明および図面は、限定するものではなく例
示的なものであるとみなされるべきである。
【図１】 従来技術により実施されたＥＳＤ保護を備えたトランジスタを例示する図であ
る。
る。
【図２】 標準的でない製造工程を用いて形成され、従来技術により実施されたＥＳＤ保
護を備えた低静電容量トランジスタを示す図である。
護を備えた低静電容量トランジスタを示す図である。
【図３】 標準的な製造工程を用いて形成され、本発明により実施されたＥＳＤ保護を備
えた低静電容量トランジスタを示す図である。
えた低静電容量トランジスタを示す図である。
【図４】 標準的な製造工程を用い、本発明により実施されたＥＳＤ保護を備えた低静電
容量トランジスタを形成するための手段を示すフローチャートである。
容量トランジスタを形成するための手段を示すフローチャートである。
【手続補正書】
【提出日】平成１２年８月１０日（２０００．８．１０）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ， ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，Ｅ Ｅ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ， ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，Ｍ Ｄ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ， ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，Ｕ Ｚ，ＶＮ，ＹＵ，ＺＷ Ｆターム(参考） 5F038 AR01 AR20 AV06 BH02 BH13 EZ20 5F048 AA02 AA09 AC10 BA01 BC01 BC02 BC03 BE03 CC01 CC02 CC08 CC18 5F140 AA38 AB10 BF01 BF04 BH13 BH30 BH34 BJ01 BJ04 BK13
Claims (17)
- 【請求項１】 基板と； 前記基板に形成されたソース領域と； 前記基板に形成されたウェル領域と； 前記ウェル領域に少なくともその一部が形成され、第１の末端領域と第２の末
端領域とを含み、前記第１の末端領域と前記第２の末端領域との間に抵抗領域を
含むドレイン領域と； 前記ドレイン領域の前記第１の末端領域上で形成されたドレイン電極と；さら
に 前記ソース領域と前記ドレイン領域の前記第２の末端領域との間で、前記基板
上に形成されるゲート構造とを有し、そのゲート構造が前記ソース領域を前記ド
レイン領域に結合するチャネル領域を定めている； ＥＳＤ保護構造を備えた低静電容量トランジスタ。 - 【請求項２】 前記ウェル領域が、前記ドレイン領域の前記第１の末端領域
から前記チャネル領域の１μ以内にまで延びている請求項１に記載のトランジス
タ。 - 【請求項３】 前記ウェル領域が、約１μから４μの範囲の深さで前記基板
の中に延びている請求項１に記載のトランジスタ。 - 【請求項４】 前記ドレイン領域が、約０．１μから０．４μの範囲の深さ
で前記ウェル領域の中に延びている請求項１に記載のトランジスタ。 - 【請求項５】 前記抵抗領域が、約２μから７μの範囲の長さをもつ請求項
１に記載のトランジスタ。 - 【請求項６】 前記ウェル領域が、ｎ−型の半導体領域を含み、前記ドレイ
ン領域がｎ+型の領域を含んでいる請求項１に記載のトランジスタ。 - 【請求項７】 前記ウェル領域が、ｐ−型の半導体領域を含み、前記ドレイ
ン領域がｐ+型の半導体領域を含んでいる請求項１に記載のトランジスタ。 - 【請求項８】 基板を用意するステップと； 前記基板にソース領域を形成するステップと； 前記基板にウェル領域を形成するステップと； 前記ウェル領域に前記少なくとも一部のドレイン領域を形成するステップであ
って、そのドレイン領域は第１の末端領域と第２の末端領域とを含み、前記ドレ
イン領域を形成するステップは、前記第１の末端領域と前記第２の末端領域との
間に抵抗領域を形成するステップとを含むドレイン領域を形成するステップと； 前記ソース領域と前記ドレイン領域の前記第２の末端領域との間で、前記基板
上にゲート構造を形成するステップであって、該ゲート構造が前記ソース領域を
前記ドレイン領域に結合するチャンネル領域を定めるステップと； を備えている、ＥＳＤ保護を備えた低静電容量トランジスタを製造する方法。 - 【請求項９】 前記ウェル領域を形成するステップが、前記基板において前
記ドレイン領域の前記第１の末端領域から前記チャネル領域の１μ以内にまで延
びているｎ−型の半導体領域を形成するステップを含んでいる請求項８に記載の
ＥＳＤ保護を備えた低静電容量トランジスタを製造する方法。 - 【請求項１０】 前記ウェル領域を形成するステップが、約１μから４μの
範囲の深さに基板内に延びているｎ−型の半導体領域を形成するステップを含ん
でいる、請求項９に記載のＥＳＤ保護構造を備えた低静電容量トランジスタを製
造する方法。 - 【請求項１１】 前記ドレイン領域のステップが、約０．１μから０．４μ
の範囲の深さにウェル領域内に延びるｎ+型の半導体領域を形成するステップを 含んでいる請求項１０に記載のＥＳＤ保護構造を備えた低静電容量トランジスタ
を製造する方法。 - 【請求項１２】 前記抵抗領域を形成するステップが、約２μから７μの範
囲の長さをもつｎ+型の半導体領域の形成を含んでいる請求項１１に記載のＥＳ Ｄ保護構造を備えた低静電容量トランジスタ。 - 【請求項１３】 前記ウェル領域を形成するステップが、前記基板において
前記ドレイン領域の前記第１の末端領域から前記チャネル領域の１μ以内まで延
びるｐ−型の半導体領域を形成するステップを含んでいる請求項８に記載のＥＳ
Ｄ保護構造を備えた低静電容量トランジスタを製造する方法。 - 【請求項１４】 前記ウェル領域を形成するステップが、約１μから４μの
範囲の深さに基板内に延びるｐ−型の半導体領域を形成するステップを含んでい
る請求項１３に記載のＥＳＤ保護構造を備えた低静電容量トランジスタを製造す
る方法。 - 【請求項１５】 ドレイン領域のステップが、約０．１μから０．４μの範
囲の深さにウェル領域内に延びるｐ+型の半導体領域を形成するステップを含ん でいる請求項１４に記載のＥＳＤ保護構造を備えた低静電容量トランジスタを製
造する方法。 - 【請求項１６】 抵抗領域を形成するステップが、約２μから７μの範囲の
長さをもつｐ+型の半導体領域の形成を含んでいる、請求項１５に記載のＥＳＤ 保護構造を備えた低静電容量トランジスタを製造する方法。 - 【請求項１７】 第１の導電性形式のトランジスタが第２の導電性形式のウ
ェルにおいて形成される半導体集積回路の製造方法において、第１の導電性形式
のトランジスタに対して伸長された領域を、第２の導電性形式のウェルの少なく
とも一部分に形成することを特徴とする、半導体集積回路の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/993,441 US5847431A (en) | 1997-12-18 | 1997-12-18 | Reduced capacitance transistor with electro-static discharge protection structure |
| US08/993,441 | 1997-12-18 | ||
| PCT/US1998/022754 WO1999031729A1 (en) | 1997-12-18 | 1998-10-27 | Reduced capacitance transistor with electro-static discharge protection structure and method for forming the same |
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| Publication Number | Publication Date |
|---|---|
| JP2002509358A true JP2002509358A (ja) | 2002-03-26 |
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ID=25539554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000539527A Pending JP2002509358A (ja) | 1997-12-18 | 1998-10-27 | 静電放電保護構造を備えた低静電容量トランジスタおよびその製造方法 |
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| Country | Link |
|---|---|
| US (1) | US5847431A (ja) |
| EP (1) | EP1042808B1 (ja) |
| JP (1) | JP2002509358A (ja) |
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