CN1282449A - 带有静电放电保护结构的减少了电容的晶体管及其制造方法 - Google Patents

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Abstract

公开了一种用于提供能用标准工艺来制造的、带有ESD保护的减少了电容的晶体管的方法和装置。该晶体管包括:衬底(310);在该衬底内形成的源区(340);以及也在该衬底内形成的阱区。该晶体管还包括具有第1终端区、第2终端区和位于该第1与第2终端区之间的电阻性区域的漏区(320)。该漏区至少部分地在该阱区内形成。漏接点在该漏区的第1终端区上形成。在该源区与该漏区的第2终端区之间的该衬底上形成栅结构(330)。该栅结构界定将源区连接到漏区的沟道区。

Description

带有静电放电保护结构的减少了电容的 晶体管及其制造方法
发明领域
本发明涉及半导体晶体管的领域。更具体地说，本发明涉及在带有静电放电保护结构的晶体管中减少了电容的领域。
技术背景
为了改进计算机系统的性能，使计算机系统元件之间的总线接口的开关速率越来越高。在增加总线速率方面的一个限制因素是连接到总线上的元件的信号引脚的电容。信号引脚的电容减少了在保持适当的信号完整性的同时可得到的开关频率。该引脚的电容由下述几个因素构成，诸如封装引线框的电容、键合焊区电容、静电放电(ESD)保护结构和输出驱动器(晶体管)电容。
图1示出带有ESD保护的晶体管的一例。图1的晶体管100包括：在衬底110内形成的源区140；源接点145；在介质材料135上形成的栅130；在衬底110内形成的漏区120；以及漏接点125。将漏区120作得较大，以便防止电流聚集(crowding)。在发生ESD的期间内的电流聚集可引起大电流聚集于半导体材料的小的面积上，从而引起器件的损伤。通过增加漏区的尺寸，发生ESD的期间内的电流聚集于小的面积上的可能性减少，由此减少对器件损伤的可能性。
如上所述的漏区的尺寸的增加存在增加输出漏电容的缺点，该输出漏电容的增加可能高达最小尺寸的情况下的2或3倍。输出漏电容基本上是漏区面积和在由衬底110与漏区120形成的p-n结处的耗尽区宽度的函数。
图2描述了晶体管200，该晶体管200例示一种用于在保持ESD保护特性的同时减少输出漏电容的技术。该晶体管200包括：在衬底210内形成的源区240；源接点245；在介质材料235上形成的栅230；在衬底210内形成的第1漏区220；在衬底210内形成的电阻性区域215；在衬底210内形成的第2漏区227；以及在第2漏区227上形成的漏接点225。在晶体管200中，该电阻性区域215提供ESD保护。该电阻性区域215的导电型与第1和第2漏区220和227的导电型相同，但掺杂较轻。因为电阻性区域215是轻掺杂的，故由衬底210与电阻性区域215形成的p-n结处的耗尽区宽度比由图1的晶体管100得到的耗尽区宽度大很多。该耗尽区宽度的增加导致在保持ESD保护特性的同时电容的减少。
上述的晶体管100和200在制造工艺期间内需要不同的步骤。该晶体管200的形成要求形成该电阻性区域215，然后，在形成源区240及漏区220和227的期间内在该电阻性区域215上形成一个掩模。许多制造类似于在图1中被描述的晶体管100的晶体管结构的工艺一般不能方便地用来形成图2中示出的结构，这是因为，在形成源区及漏区的期间内在对电阻性区域进行掩蔽中包括一些附加的步骤。结果，尽管通过使用图2中示出的结构一些工艺能取得电容减少的优点，但很多工艺不能取得这一优点。因此，希望有不过多增加附加工艺而能制造的、带有ESD保护的减少了电容的晶体管。
发明概要
本发明公开了带有ESD保护的减少了电容的晶体管及其制造方法。该晶体管包括：衬底；在该衬底内形成的源区；以及也在该衬底内形成的阱区。该晶体管还包括具有第1终端区、第2终端区的漏区和位于该第1与第2终端区之间的电阻性区域。该漏区至少部分地在该阱区内形成。漏接点在该漏区的第1终端区上形成。另外，包括栅结构。该栅结构在该源区与该漏区的第2终端区之间的该衬底上形成。该栅结构界定将源区连接到漏区的沟道区。
附图的简单描述
图1示出按照现有技术实施的带有ESD保护的晶体管的一例。
图2示出按照现有技术实施的并使用非标准制造工艺形成的带有ESD保护的减少了电容的晶体管。
图3说明了按照本发明实施的并使用标准制造工艺形成的带有ESD保护的减少了电容的晶体管。
图4是按照本发明实施的并使用标准制造工艺的用于形成带有ESD保护的减少了电容的晶体管的方法的流程图。
详细的描述
本发明公开了使用标准制造工艺形成的带有ESD保护的减少了电容的晶体管。在下述的描述中，为了说明起见，提出了一些特定的细节，以便提供本发明的透彻的了解。但是，对本领域的专业人员来说，很清楚的是，这些特定的细节在实施本发明方面不是必须的。在另一些情况下，不具体地描述众所周知的方法、器件和结构，这是为了避免妨碍对本发明的理解。
概述
本发明解决了减少晶体管中的电容的问题，上述晶体管具有作为ESD保护结构的大的漏区。一般来说，并按照本发明的一个实施例，形成晶体管，该晶体管包括：衬底；在该衬底内形成的源区；在该衬底内界定沟道区的栅结构；以及也在该衬底内形成的阱区。该晶体管还包括至少部分地在该阱区内形成的漏区。该阱区的导电型与源和漏区的导电型相同，但比源和漏区的掺杂轻。通过至少部分地在该阱区内形成该漏区，由在衬底与漏之间的p-n结形成的耗尽区宽度增加，由此减少在漏区与衬底之间的电容。
本发明的实施例
图3说明了按照本发明实施的并使用标准制造工艺形成的带有ESD保护的减少了电容的晶体管300的例示实施例。该晶体管300包括：衬底310；在衬底内形成的源区340；包括在介质材料335上形成的栅接点330的栅结构，其中，该介质材料335在该衬底上形成；以及包括第1终端区321、第2终端区322和位于第1终端区321与第2终端区322之间的电阻性区域323的漏区320。该栅接点330和介质材料335在该衬底310内界定沟道区337。
对于该例示晶体管，衬底310由p型半导体材料形成，而源区340和漏区320由n+型半导体材料形成。P型半导体材料一般通过在硅中引入诸如硼的掺杂剂来形成。N型半导体材料一般通过在硅中引入诸如砷的掺杂剂来形成。可使用其它的掺杂剂。扩散和离子注入是两种被认可的在硅中引入掺杂剂的方法。这里使用的在“p”或“n”之后的符号“-”表示该“p”或“n”型半导体材料是轻掺杂的。这里使用的在“p”或“n”之后的符号“+”表示该“p”或“n”型半导体材料是重掺杂的。
在源区340上形成源接点345，在漏区320的第1终端区321上形成漏接点325。该源接点345、该漏接点325和栅接点330最好由多晶硅来形成，尽管也可使用其它导电性材料。该介质材料335最好是二氧化硅。也可使用其它的介质材料。本例示晶体管的栅长最好是。25微米(μ)，尽管较宽范围的其它尺寸也是可以的。例如，本发明可用.1μ的栅长来实施。最好使用离子注入将该漏区的深度形成为约。3μ，但其它深度也是可以的，也可使用其它任何在半导体材料中引入掺杂剂的方法来形成该漏区。
在该漏区320中的电阻性区域323起到ESD保护结构的作用。通过包含电阻性区域323以增加漏区320的尺寸来得到增强的ESD保护。在本例示实施中，该电阻性区域的长度最好是约5μ。较宽范围的其它长度也是可以的。在发生ESD时，潜在的大电流被分布于较大的面积内，而不是集中于较小的面积上。在技术背景部分中讨论了提供ESD保护的技术。在带有这种ESD结构的现有的晶体管中，在大的漏区与衬底之间的电容比带有小的漏区的晶体管的电容大。本发明通过在漏区320的至少一部分与衬底310之间引入阱区315，减少了该电容。该阱区315使用在现有技术中众所周知的标准的阱制造技术来形成。大多数半导体制造工艺使用阱。结果，阱区315可在通常的阱制造工艺的期间内被形成，不需要过多附加另外的工艺。
该阱区315在形成漏区320之前被形成。在本例示实施中的阱区315最好由n-型半导体材料来形成。用于阱区315的n-型半导体材料最好通过在硅衬底内扩散诸如磷的掺杂剂来形成，尽管其它的掺杂剂也是可以的。该阱区315可通过离子注入或其它任何在半导体材料中引入掺杂剂的方法来形成。最好将阱区315的深度形成为在漏区320之下的3μ，并形成为从漏接点325之下延伸到沟道区337的1μ内。本发明可使用阱区深度的较宽的范围来实施。尽管在本实施例中的阱区315最好延伸到沟道区的1μ内，但是，不使阱区315延伸到1μ也可以实施本发明。其折衷关系是，延伸到衬底310内的漏区320越宽，电容就越大，因此，较为理想的是，使阱区延伸到尽可能接近于沟道区，而不对晶体管的性能或工艺性能产生不利的影响。
在以上有关例示晶体管300的讨论中，所提到的衬底310由p型半导体材料来形成，所提到的源区340、漏区320及阱区315由n型半导体材料来形成。然而，本发明也可以利用n型衬底和p型源区、漏区及阱区来实施。
图4是按照本发明实施的并使用标准制造工艺的用于形成带有ESD保护的减少了电容的晶体管的例示方法的流程图。在步骤410中，提供衬底。该衬底可具有在上面与图3相关地讨论过的任何性质。在步骤420中，在该衬底内形成阱区。在步骤420之后，在该衬底上形成栅结构。一旦形成栅结构，就在步骤440中在该衬底内形成源区。在步骤450中，形成包括电阻性区域的漏区。至少部分地在该阱区内形成该漏区。在步骤410、420、430、440和450中提供的或形成的该衬底、源区、漏区和阱区的性质与上面与图3相关地讨论过的这些结构的性质一致。
在上述的说明书中，已参考其特定的例示实施例描述了本发明。但很明显的是，在不偏离由后附的权利要求书所提出的本发明的宽的精神和范围的情况下，可作各种修正和变更。因此，本说明书和附图应被认为是说明性的而不是限定性的。

Claims (17)

1．一种带有ESD保护的减少了电容的晶体管，其特征在于，包括：
衬底；
在上述衬底内形成的源区；
在上述衬底内形成的阱区；
至少部分地在上述阱区内形成的漏区，上述漏区包括第1终端区和第2终端区，上述漏区还包括在上述第1终端区与上述第2终端区之间的电阻性区域；
在上述漏区的上述第1终端区上形成的漏接点；以及
栅结构，在上述源区与上述漏区的第2终端区之间的上述衬底上被形成，上述栅结构界定将上述源区连接到上述漏区的沟道区。
2．如权利要求1中所述的晶体管，其特征在于：
上述阱区从上述漏区的上述第1终端区延伸到上述沟道区的1μ内。
3．如权利要求1中所述的晶体管，其特征在于：
上述阱区延伸到上述衬底内的约1μ至4μ的范围内的深度。
4．如权利要求1中所述的晶体管，其特征在于：
上述漏区延伸到上述阱区内的约0．1μ至0．4μ的范围内的深度。
5．如权利要求1中所述的晶体管，其特征在于：
上述电阻性区域的长度约在2μ至7μ的范围内。
6．如权利要求1中所述的晶体管，其特征在于：
上述阱区包括n-型半导体区，上述漏区包括n+型区。
7．如权利要求1中所述的晶体管，其特征在于：
上述阱区包括p-型半导体区，上述漏区包括p+型半导体区。
8．一种形成带有ESD保护的减少了电容的晶体管的方法，其特征在于，包括下述步骤：
提供衬底；
在上述衬底内形成源区；
在上述衬底内形成阱区；
至少部分地在上述阱区内形成漏区，上述漏区包括第1终端区和第2终端区，形成漏区的步骤包括在上述第1终端区与上述第2终端区之间形成电阻性区域的步骤；以及
在上述源区与上述漏区的上述第2终端区之间的上述衬底上形成栅结构，上述栅结构界定将上述源区连接到上述漏区的沟道区。
9．如权利要求8中所述的形成带有ESD保护的减少了电容的晶体管的方法，其特征在于：
形成阱区的上述步骤包括在上述衬底内形成n-型半导体区的步骤，该n-型半导体区从上述漏区的上述第1终端区延伸到上述沟道区的1μ内。
10．如权利要求9中所述的形成带有ESD保护的减少了电容的晶体管的方法，其特征在于：
形成阱区的上述步骤包括形成n-型半导体区的步骤，该n-型半导体区延伸到上述衬底内的约1μ至4μ的范围内的深度。
11．如权利要求10中所述的形成带有ESD保护的减少了电容的晶体管的方法，其特征在于：
形成漏区的上述步骤包括形成n+型半导体区的步骤，该n+型半导体区延伸到上述阱区内的约0．1μ至0．4μ的范围内的深度。
12．如权利要求11中所述的形成带有ESD保护的减少了电容的晶体管的方法，其特征在于：
形成电阻性区域的上述步骤包括形成其长度约在2μ至7μ的范围内的n+型半导体区。
13．如权利要求8中所述的形成带有ESD保护的减少了电容的晶体管的方法，其特征在于：
形成阱区的上述步骤包括在上述衬底内形成p-型半导体区的步骤，该p-型半导体区从上述漏区的上述第1终端区延伸到上述沟道区的1μ内。
14．如权利要求13中所述的形成带有ESD保护的减少了电容的晶体管的方法，其特征在于：
形成阱区的上述步骤包括形成p-型半导体区的步骤，该p-型半导体区延伸到上述衬底内的约1μ至4μ的范围内的深度。
15．如权利要求14中所述的形成带有ESD保护的减少了电容的晶体管的方法，其特征在于：
形成漏区的上述步骤包括形成p+型半导体区的步骤，该p+型半导体区延伸到上述阱区内的约0．1μ至0．4μ的范围内的深度。
16．如权利要求15中所述的形成带有ESD保护的减少了电容的晶体管的方法，其特征在于：
形成电阻性区域的上述步骤包括形成其长度约在2μ至7μ的范围内的p+型半导体区。
17．在制造在第2导电型的阱内形成第1导电型的晶体管的半导体集成电路中的一种改进，其特征在于，包括：
至少部分地在第1导电型的阱内形成用于第1导电型晶体管的拉长的区域。
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