CN114792725A - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置，截止晶体管的栅极绝缘膜不易遭到静电破坏。半导体装置具有：截止晶体管(10)，N型MOS晶体管的栅极电极(3)及源极区域(6)连接于接地端子，漏极区域(5)连接于外部信号端子(100b)，且截止晶体管(10)中，栅极电极(3)除了通道区域以外还延伸设置于漏极区域(5)的一部分或全部的上方。优选在栅极电极(3)与漏极区域(5)之间形成的电容(C2)大于在栅极电极(3)与接地电位之间产生的电容(C1)。

Description

半导体装置
技术领域
本发明涉及一种半导体装置。
背景技术
半导体装置中，有时为了保护内部元件不受以静电放电(Electro-StaticDischarge，ESD)为代表的各种浪涌(surge)或噪声(noise)影响而设有ESD保护元件。
作为ESD保护元件的例子，可列举独立或寄生地形成的二极管元件、双极元件、晶闸管(thyristor)元件等。这些中，所谓“截止晶体管(off transistor)”已广为人知，所述截止晶体管将N型金属氧化物半导体(Metal-Oxide-Semiconductor，MOS)晶体管的漏极(drain)连接于外部端子，并且将栅极(gate)及源极(source)接地而以截止状态使用。所述截止晶体管具有下述功能，即：防止静电浪涌向内部元件传播，使浪涌向基板等散放。
关于此种截止晶体管，有各种提案。例如，为了实现ESD保护特性的改善，提出了连接有将电阻元件与电容元件串联连接的RC计时器的、截止晶体管(例如参照专利文献1)。
而且，作为与半导体装置的破坏有关的静电放电的模型，以浪涌的波形、能量、时间等观点分类而得的人体模型(Human Body Model，HBM)及器件带电模型(Charged DeviceModel，CDM)已广为人知。
HBM为从带电的人向半导体装置放电的模型，将相对较大的能量以几十纳秒～几百纳秒向半导体装置放电。
另一方面，近年来因制造工序的自动化而人接触半导体装置的作业减少，因而CDM较HBM更受到关注。此CDM为从带电的半导体装置的端子接触装置或者治具或工具类等的金属部而放电的模型，虽为相对较小的能量，但以几十皮秒～几百皮秒等极短时间从半导体装置放电。
因此，CDM中产生严重的暂态现象，若截止晶体管中在栅极电极与漏极区域之间产生大的电位差，而有可能导致破坏。
[现有技术文献]
[专利文献]
[专利文献1]日本专利特开2012-146899号公报
发明内容
[发明所要解决的问题]
因此，本发明的一方面的目的在于，提供一种截止晶体管的栅极绝缘膜不易遭到静电破坏的半导体装置。
[解决问题的技术手段]
本发明的一实施方式的半导体装置具有：
截止晶体管，MOS晶体管的栅极电极及源极区域连接于第一电源端子或第二电源端子，漏极区域连接于外部信号端子，并且
所述截止晶体管中，栅极电极除了通道区域以外还延伸设置于漏极区域的一部分或全部的上方，在所述漏极区域、与延伸设置于所述漏极区域的上方的所述栅极电极之间，包括电容形成区域。
[发明的效果]
根据本发明的一方面，可提供一种截止晶体管的栅极绝缘膜不易遭到静电破坏的半导体装置。
附图说明
图1为表示第一实施方式的半导体装置所具有的截止晶体管的电路图。
图2为表示第一实施方式的截止晶体管的概略平面图。
图3为表示在图2所示的截止晶体管中去掉栅极电极时的概略平面图。
图4为图2所示的IV-IV线的概略截面图。
图5为表示第二实施方式的半导体装置所具有的截止晶体管的概略平面图。
图6为图5的VI-VI线的概略截面图。
[符号的说明]
1：阱区域
2：分离用氧化膜
3、8：栅极电极
3a、8a：开口部
4：栅极绝缘膜
5：漏极区域
6：源极区域
10：截止晶体管
100：半导体装置
100a：第一电源端子
100b：外部信号端子
100c：第二电源端子
A：有源区域
B：元件分离区域
Ca1：(栅极电极与阱区域及源极区域之间的)电容形成区域
Ca2：(栅极电极与漏极区域之间的)电容形成区域
具体实施方式
以下，一边参照附图一边对本发明的实施方式进行详细说明。
(第一实施方式)
图1为表示第一实施方式的半导体装置所具有的截止晶体管的电路图。
如图1所示，半导体装置100具有：第一电源端子100a，为电源电位；外部信号端子100b，输入有将半导体装置100接通或断开的控制信号；第二电源端子100c，为接地电位；以及截止晶体管10。
此外，本实施方式中，设对外部信号端子100b输入有将半导体装置100接通或断开的控制信号，但不限于此，也可为其他信号。
本实施方式中，截止晶体管10为N型MOS晶体管，漏极端子D连接于外部信号端子100b，栅极端子G及源极端子S连接于为接地电位的第二电源端子100c。
图2为表示第一实施方式的截止晶体管的概略平面图。图3为在图2所示的截止晶体管中去掉栅极电极时的概略平面图。图4为图2所示的IV-IV线的概略截面图。
此外，半导体装置并无特别限制，可根据目的适当选择，例如可举出稳压器(regulator)、传感器(sensor)、存储器(memory)、具有电池控制等功能的半导体装置等。
如图4所示，截止晶体管10形成于硅半导体基板的表面的有源区域A，是通过将阱区域1、分离用氧化膜2、栅极电极3、栅极绝缘膜4、漏极区域5、源极区域6及层间绝缘膜7在结构上组合从而形成。
此外，有源区域A通过元件分离区域B而与其他元件电分离。
阱区域1为在硅半导体基板的表面注入有P型杂质的区域。
分离用氧化膜2为硅局部氧化(LOCal Oxidation of Silicon，LOCOS)膜，形成于截止晶体管10的周围的硅半导体基板的表面。元件分离区域B由所述分离用氧化膜2形成。
此外，元件分离区域B可如本实施方式那样以分离用氧化膜2的形式使用LOCOS膜来形成，也可通过浅槽分离(Shallow Trench Isolation，STI)而形成。
栅极电极3为在形成于阱区域1上的栅极绝缘膜4的更上方形成多晶硅膜，并向所述多晶硅膜注入N型杂质而形成的电极。此栅极电极3以经由栅极绝缘膜4而不仅覆盖漏极区域5与源极区域6之间的阱区域1(所谓通道区域)，而且覆盖漏极区域5的一部分及源极区域6的一部分的方式配置。而且，栅极电极3以漏极区域5可经由接触孔通过铝等导电体与配置于半导体装置表面的端子部电连接的方式，在漏极区域5的上方设有开口部3a。在栅极电极3的上层，形成有层间绝缘膜7。
漏极区域5及源极区域6为在阱区域1的表面高浓度地注入有N型杂质的区域。
漏极区域5及源极区域6的N型杂质是通过离子注入法等从硅半导体基板面的大致法线方向注入至栅极电极3的周围，并通过随后的半导体装置的制造工序中的热处理而也扩散至栅极电极3的下表面。因此，在对硅半导体基板从其法线方向进行平面观看时，漏极区域5及源极区域6中，存在位于栅极电极3的外周部的正下方的部分。
而且，漏极区域5经由漏极端子D连接于外部信号端子100b。源极区域6经由源极端子S连接于第二电源端子100c，设为接地电位。而且，阱区域1中也设为接地电位。
由此，在栅极电极3的正下方，隔着栅极绝缘膜4而存在阱区域1、漏极区域5及源极区域6，因而分别形成有电容。
此处，阱区域1及源极区域6为接地电位，因而在与栅极电极3之间形成的电容相同。因此，如图2及图3所示，在栅极电极3与阱区域1及源极区域6之间，形成有平面观看时为矩形状的电容形成区域Ca1。而且，在栅极电极3与漏极区域5之间，形成有平面观看时为矩形状且在其中央附近配置有开口部3a的电容形成区域Ca2。
这样，截止晶体管10中，通过在栅极电极3与漏极区域5之间形成有电容形成区域Ca2，从而即便因CDM的静电放电而在栅极-漏极间产生高速的电位变化，栅极电极3的电位也容易追随漏极区域5的电位。因此，截止晶体管10中，在栅极电极3与漏极区域5之间不易产生电位差，栅极绝缘膜4不易遭到破坏。
而且，若由电容形成区域Ca2所得的电容C2大于由电容形成区域Ca1所得的电容C1，也就是若满足下式C2＞C1，则栅极电极3的电位相较于接地电位而更容易追随漏极区域5的电位。由此，截止晶体管10中，在栅极电极3与漏极区域5之间更不易产生电位差，可进一步抑制栅极绝缘膜4的破坏。
具体而言，通常的晶体管的情况下，考虑下述情况，即：将栅极电极3的长度(L1+L1+L1)设为3μm，将栅极电极3的宽度W设为100μm，将漏极区域5及源极区域6向栅极电极3下的扩散长分别设为L1(即1μm)，不使栅极电极3延伸。此时可知，电容形成区域Ca1与电容形成区域Ca2的面积比成为(2μm×100μm×栅极绝缘膜4的膜厚)：(1μm×100μm×栅极绝缘膜4的膜厚)，为2：1。若这样设定，则栅极电极3的电位相较于漏极区域5的电位而更容易追随接地电位。
因此，本实施方式的截止晶体管10中，如图2所示，使电容形成区域Ca2的面积成为电容形成区域Ca1的2倍以上，因而栅极电极3的电位容易追随漏极区域5的电位，因此在栅极电极3与漏极区域5之间更不易产生电位差，可进一步抑制栅极绝缘膜4的破坏。
此外，在无需将漏极区域5延伸设置至与元件分离区域B接触的部分的情况下，也可扩大栅极电极3的宽度，使元件分离区域B与漏极区域5远离。
而且，也可使形成于元件分离区域B下的发挥通道截断环(channel stopper)作用的P型杂质浓度较阱区域1更高的区域、与漏极区域5以避免接触的方式故意远离，设为高耐压结构。由此，可大幅度地增大栅极电极3与漏极区域5之间的电容形成区域Ca2。
(第二实施方式)
图5为表示第二实施方式的半导体装置所具有的截止晶体管的概略平面图。图6为图5的VI-VI线的概略截面图。
如图5及图6所示，第二实施方式除了在第一实施方式中将开口部3a变更为开口部8a以外，与第一实施方式相同，所述开口部8a是将平面观看时的形状由矩形状设为梳状而成。因此，关于与图2至图4中说明的第一实施方式相同的结构，标注相同符号来代替说明。
第二实施方式中，通过将开口部8a设为梳状，从而与第一实施方式相比较，可使形成于栅极电极8与漏极区域5之间的电容形成区域Ca3的面积较电容形成区域Ca1的面积更大。由此，相较于第一实施方式，栅极电极8的电位更容易追随漏极区域5的电位，因而在栅极电极3与漏极区域5之间更不易产生电位差，可进一步抑制栅极绝缘膜4的破坏。
而且，若开口部8a为梳状，则在形成漏极区域5及源极区域6时，在容易向阱区域1的表面注入杂质的方面有利。
此外，第二实施方式中，在开口部沿X方向设有栅极电极的两个凹部，但不限于此，凹部的个数、朝向、宽度等可任意设置。即，从增大电容形成区域Ca3的面积的观点来看，对开口部进行平面观看时的形状优选在矩形状的一部分具有凹部。所述凹部也能以矩形状的开口部缺少角部的方式设置。
如以上所说明，具有将N型MOS晶体管的栅极及源极接地的截止晶体管的半导体装置中，截止晶体管的栅极电极除了通道区域以外还延伸设置于漏极区域的一部分或全部的上方。由此，截止晶体管中，栅极电极的电位容易追随漏极区域5的电位，因而在栅极电极与漏极区域之间不易产生电位差，可抑制栅极绝缘膜的破坏。
以上，对本发明的实施方式进行了详述，但本发明不限于这些实施方式，也包含不偏离本发明主旨的范围的设计等。
此外，第一实施方式及第二实施方式中，为了可从漏极区域经由接触孔与配置于半导体装置表面的端子部电连接，而在栅极电极设有开口部，但若可从其他路径连接，则也可不设置开口部。
而且，第一实施方式及第二实施方式中，将截止晶体管设为N型，将阱区域设为P型，但不限于此，也可将截止晶体管设为P型，将阱区域设为N型。此时，截止晶体管中，P型MOS晶体管的栅极电极及源极区域连接于第一电源端子，栅极电极除了通道区域以外还延伸设置于源极区域的一部分或全部的上方。
另外，到此为止所述的外部信号端子设为输入有外部信号的端子，但当然施加有静电的任何端子均同样。例如，作为施加有静电的端子，也可为输入有第一电源或第二电源等电源电压的电源端子。

Claims (8)

1.一种半导体装置，包括：截止晶体管，金属氧化物半导体晶体管的栅极电极及源极区域连接于第一电源端子或第二电源端子，漏极区域连接于外部信号端子，且所述半导体装置的特征在于，
所述截止晶体管中，所述栅极电极除了通道区域以外还延伸设置于所述漏极区域的一部分或全部的上方。
2.根据权利要求1所述的半导体装置，其中，
在所述栅极电极与所述漏极区域之间形成的电容大于在所述栅极电极与接地电位之间产生的电容。
3.根据权利要求1所述的半导体装置，其中，
所述栅极电极在覆盖所述漏极区域的部位设有开口部。
4.根据权利要求3所述的半导体装置，其中，
对所述开口部进行平面观看时的形状为矩形状。
5.根据权利要求4所述的半导体装置，其中，
对所述开口部进行平面观看时的形状在矩形状的一部分具有凹部。
6.根据权利要求2所述的半导体装置，其中，
所述栅极电极在覆盖所述漏极区域的部位设有开口部。
7.根据权利要求6所述的半导体装置，其中，
对所述开口部进行平面观看时的形状为矩形状。
8.根据权利要求7所述的半导体装置，其中，
对所述开口部进行平面观看时的形状在矩形状的一部分具有凹部。
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