JPS5874081A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5874081A JPS5874081A JP56174313A JP17431381A JPS5874081A JP S5874081 A JPS5874081 A JP S5874081A JP 56174313 A JP56174313 A JP 56174313A JP 17431381 A JP17431381 A JP 17431381A JP S5874081 A JPS5874081 A JP S5874081A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- voltage
- region
- emitter
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 230000015556 catabolic process Effects 0.000 abstract description 13
- 230000007423 decrease Effects 0.000 abstract 2
- 230000002238 attenuated effect Effects 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000002955 isolation Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000006378 damage Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 108091006146 Channels Proteins 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 241000283690 Bos taurus Species 0.000 description 1
- 101150073536 FET3 gene Proteins 0.000 description 1
- 101710116852 Molybdenum cofactor sulfurase 1 Proteins 0.000 description 1
- 206010041235 Snoring Diseases 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 210000004072 lung Anatomy 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は牛導竺装置、４！ＫＭＯ８！ｌ！電界効果トラ
ンジスタ（以下、ＭＯＳ ＦＥＴという）のゲート破
壊を防止するゲート保護素子に関するものである。
ンジスタ（以下、ＭＯＳ ＦＥＴという）のゲート破
壊を防止するゲート保護素子に関するものである。
一般にＭＯＳ ＦＥＴのゲート部分は、その構造上、
ゲート電極と半導体基板とを一対の電極としかつその間
の酸化膜を誘電体とする平行コンデンサとみなせるので
、ゲート電極への印加し得うる電圧の大きさは誘電体の
破壊耐圧ＶＭで決まシ。
ゲート電極と半導体基板とを一対の電極としかつその間
の酸化膜を誘電体とする平行コンデンサとみなせるので
、ゲート電極への印加し得うる電圧の大きさは誘電体の
破壊耐圧ＶＭで決まシ。
自ら限界がある。このためゲート電極へサージ等による
異常電圧が印加された場合、ゲート破壊を起こすことが
あるのでＭＯＳ ＦＥＴのゲート保護素子が必要とな
る。
異常電圧が印加された場合、ゲート破壊を起こすことが
あるのでＭＯＳ ＦＥＴのゲート保護素子が必要とな
る。
第１図は従来のＭＯＳ ＦＥＴのゲート保護回路を示
す回路図である。図中の２００はゲート破壊防止のため
に接続されたダイオード、１００はＭＯＳ ＦＥＴで
あ９％ＭＯ８ＦＥＴ１００のゲートＧ及びダイオード２
００の陽極が入力端子Ｉに接続されている。このように
入力端子■と接地端子Ｅとの間にダイオード２００を介
挿することによシ、電流バイパス路を設けＭＯＳ １
；”ＥＴＩ ＯＯのゲートＧに過大電圧が印加されるの
を明止し、ゲート破壊を防止している。従って、従来回
路において、ダイオード２００がＭＯＳ ＦＥＴＩＯ
Ｇのゲート破壊防止に有効に作用するためにはダイオー
ド２００の、耐圧■１がＭＯＳ ＦＥＴ１００の破壊
耐圧ＶＭよシ低くする必要がある。
す回路図である。図中の２００はゲート破壊防止のため
に接続されたダイオード、１００はＭＯＳ ＦＥＴで
あ９％ＭＯ８ＦＥＴ１００のゲートＧ及びダイオード２
００の陽極が入力端子Ｉに接続されている。このように
入力端子■と接地端子Ｅとの間にダイオード２００を介
挿することによシ、電流バイパス路を設けＭＯＳ １
；”ＥＴＩ ＯＯのゲートＧに過大電圧が印加されるの
を明止し、ゲート破壊を防止している。従って、従来回
路において、ダイオード２００がＭＯＳ ＦＥＴＩＯ
Ｇのゲート破壊防止に有効に作用するためにはダイオー
ド２００の、耐圧■１がＭＯＳ ＦＥＴ１００の破壊
耐圧ＶＭよシ低くする必要がある。
このように低い耐圧Ｖｓを得るゲート保護素子の例とし
て第２図にその断面図を示すような横型ＰＮＰ）ランジ
スタのエミッタとベースを短絡しを形成し、その上にＮ
型エピタキシャル層２４を形成してＮ” Ｍｍ込み庵２
２とＰ＋型埋込み分離層２３とをＮ型エピタキシャル層
２４中に成長せしめている。さらに表面酸化膜３６を拡
散マスクとしてＰ＋型絶縁分離領域２５をＰ＋型埋込み
分離Ｎ２３のＮ型エピタキシャル層２４中への成長部分
に接触するように拡散形成する。その後、ＰＩＶ４Ｐ）
ランジスタのコレクタおよび工室ツタとなるＰ型領域２
９．２鼾とベース取）出し部となるＮ＋型領領域３２拡
散形成する。更に、表面酸化膜３６の開孔を通して金属
配線２０でベース取り出しＮ＋型領領域３２エズッタＰ
Ｗ領域２８とを接続してこれを入力端子Ｉとし、コレク
タＰ型領域２９を基準電位端子ＥＫ＊続する。尚、入力
端子Ｉと基準電位端子Ｅとは第１図と対応したものであ
る。
て第２図にその断面図を示すような横型ＰＮＰ）ランジ
スタのエミッタとベースを短絡しを形成し、その上にＮ
型エピタキシャル層２４を形成してＮ” Ｍｍ込み庵２
２とＰ＋型埋込み分離層２３とをＮ型エピタキシャル層
２４中に成長せしめている。さらに表面酸化膜３６を拡
散マスクとしてＰ＋型絶縁分離領域２５をＰ＋型埋込み
分離Ｎ２３のＮ型エピタキシャル層２４中への成長部分
に接触するように拡散形成する。その後、ＰＩＶ４Ｐ）
ランジスタのコレクタおよび工室ツタとなるＰ型領域２
９．２鼾とベース取）出し部となるＮ＋型領領域３２拡
散形成する。更に、表面酸化膜３６の開孔を通して金属
配線２０でベース取り出しＮ＋型領領域３２エズッタＰ
Ｗ領域２８とを接続してこれを入力端子Ｉとし、コレク
タＰ型領域２９を基準電位端子ＥＫ＊続する。尚、入力
端子Ｉと基準電位端子Ｅとは第１図と対応したものであ
る。
次に第２図に示す保護ダイオードの動作原理を示す。入
力端子ＩＫサージが印加されると横型ＰＮＰ ）ランジ
スタのコレクタＰ型飴＃２９側から伸びた空乏層がエミ
ッタＰ型領域２８４Ｃ１ｌｌ達し、突き抜は現象により
入力端子Ｉから接地端子Ｅに電流が流れ、ゲートに過大
電圧が印加されるのを防ぐことによってＭＯＳ ＦＥ
Ｔ１００のゲート電極が保−されることになる。しかし
ゲート酸化膜の厚さが薄くなったりピンホール叫がある
場合には、ゲート構造の破壊耐圧Ｖｖが小さくなるため
、保賎ダイオード２００の瞬時的に流れる電流によって
発生する電圧伺如によっては充分に保護作用１：。
力端子ＩＫサージが印加されると横型ＰＮＰ ）ランジ
スタのコレクタＰ型飴＃２９側から伸びた空乏層がエミ
ッタＰ型領域２８４Ｃ１ｌｌ達し、突き抜は現象により
入力端子Ｉから接地端子Ｅに電流が流れ、ゲートに過大
電圧が印加されるのを防ぐことによってＭＯＳ ＦＥ
Ｔ１００のゲート電極が保−されることになる。しかし
ゲート酸化膜の厚さが薄くなったりピンホール叫がある
場合には、ゲート構造の破壊耐圧Ｖｖが小さくなるため
、保賎ダイオード２００の瞬時的に流れる電流によって
発生する電圧伺如によっては充分に保護作用１：。
を示さない場合があった。
“、１・。
本発明の目的はｌｊ′−さガゲート破壊耐圧ＶＭを有す
るＭＯＳ ＦＥＴをも十分に保護できるゲート保−素
子を備えた半導体装置を得ることにある。
るＭＯＳ ＦＥＴをも十分に保護できるゲート保−素
子を備えた半導体装置を得ることにある。
本発明によれば、−導電型の半導体領域に互いに隣接す
る他の導電型の第１および第２の領域を有し、この第２
の領域内には一導電型の１３の領域を有し、前述の半導
体領域と第１の領域とを互いに接続して一方の電極とし
、第３の領域を他方の電極とし、一方および他方の電極
を過大電圧から保護すべき部“分に接続した半導体装置
を得る。
る他の導電型の第１および第２の領域を有し、この第２
の領域内には一導電型の１３の領域を有し、前述の半導
体領域と第１の領域とを互いに接続して一方の電極とし
、第３の領域を他方の電極とし、一方および他方の電極
を過大電圧から保護すべき部“分に接続した半導体装置
を得る。
次に、図面を参照して本発明をより詳細に説明する。
第３図は本発明の一実施例を示す回路図である。
第３図において横型ＰＮＰ）ランジスタ４００のエミッ
タｅベース間は短絡されて保護ダイオードを形成してお
シ、この短絡点が縦型ＮＰＮ）ランジスタ５００のコレ
クタと入力端子ｌに接続されている。さらＫＰＮＰ）ラ
ンジスタ４００のコレクタはＮＰＮ）ランジスタ５００
のベースに接続され、ＮＰＮ）ランジスタ５００のエミ
ッタが端子Ｅに接続されている。入力端子Ｉと端子Ｅと
が例えばＭＯＳ ＰＥＴのゲート・ソース間や、ゲー
ト電極と接地電位との間である過大電圧から保護すべき
部分に接続されている〇 次に、第３図の冥施例についてその動作を説明する・入
力端子Ｉにサージが印加されると横型ＰＮＰ）ランジス
タ４００のコレクタ側から伸びた空乏層がエンツタへ到
達し央き抜は現象により瞬時的に工きツタからコレクタ
へ電流が流れる。即ちダイオード構造の陽極から陰極に
電流が流れることになる。この電流が縦型ＮＰＮ）ラン
ジスタ！＄００のベース電流となるため縦型ＮＰＮ）ラ
ンジスタ５００は導通し、入力端子工に印加されたサー
ジの電荷を端子Ｅに放電する。その後サージ電圧がなく
力ると、直ちに入力端子Ｉの電圧は減衰するので、縦型
ＮＰＮ）ランジメタ５０００ペース電流を供給したくな
り従って縦型ＮＰＮ）ランジスタ５００は非導通となる
〇 上述の動作は従来回路と異な）ダーリントン接続された
ＰＮＰ ）ランジスタ４００のコレクタ電流はＮＰＮ）
ランジスタ５００のベース電流程度の非常圧小さい電流
で起こるので、対応するパンチスルー電圧も低いところ
で起こる。このためたとえＭ０８ ＦＥＴ ３０００
ゲ−）Ｍ壊耐圧ＶＭ が低下していても確実にゲートを
保護することができる０ 第４図（ａ）〜（ｃ）は本発明の一実施例の製造工程を
示す構造断面図である。次に、順を追って説明する。ま
ず同図（ａ）に示すようにＰ型半導体基板ＩＫ周知の方
法でＮ＋型型埋領領域２びＰ 型埋込領域３を形成する
。次ＫＮ型エピタキシャル７ｍ４を気相成長法により半
導体基板１上に成長させ、電気的に絶縁された領域を作
るために、エピタキシャル層４に周知の方法でＰ 型絶
縁分離領域５を形成すゐ。この時予め半導体基鈑１に形
成されたＰ＋型埋込領域３もエピタキシャルＭ１４の方
へせ夛上がシ絶縁分離領域５と連続する。次に同図（ｂ
）に示すようにエピタキシャル層４に周知の方法でＭＯ
Ｓ ＦＥＴ３００（ここではＰチャンネルＭＯＢＦＥ
Ｔを用いる）のＰ型ソニメＩ域６及びドレイ゛ン領域７
と横ｆｉＰＮＰ）ランジスタ４００のＰ型工ｔｙタ領域
８及びコレクタ領域９を同時に形成する。その後、ＭＯ
Ｓ ＦＥＴ３００のＮ 型チャンネルストッパー領域
１０と縦型ＮＰＮ）ランジヌタ５００のＮ 型工ξツタ
惟域１１及びＮ＋＋コレクタ領域１２（横型ＰＮＰ ）
ランジスタ４００のＮ＋＋ベースコンタクト領域を兼ね
ている）を同時に形成する。続いてＭＯＳ ＦＥＴ３
００のゲー）Ｇを周知の方法で形成する。次に同図（ｃ
）に示すように周知の方法で所定のコンタクト領域を表
面酸化膜１９に１０し、アルミニウムを電子ビーム方式
により蒸着し、 ｉｔ’榛パターン１３，１４゜１５及
び１６，１７．１８を形成す、る。この時に、横型ＰＮ
Ｐ ）ランジスタ４００のエミッタ・ベース短絡のダイ
オード鋤と縦型ＮＰＮ）ランジスタ５００とを兼ね偏え
た保護素子が形成されることになシ、ダイオードの陽極
１３と縦型ＮＰＮ）ランジスタ５００のコレクタ電極１
５は共通に入力端子工に接続され、縦ｆｉＮＰＮ）ラン
ジスタ５００１゜ のニオタ電極１４は端′ｊ−：Ｅに接続されている。か
ようにして本発明によるゲート破壊防止のための保護素
子が製造される。
タｅベース間は短絡されて保護ダイオードを形成してお
シ、この短絡点が縦型ＮＰＮ）ランジスタ５００のコレ
クタと入力端子ｌに接続されている。さらＫＰＮＰ）ラ
ンジスタ４００のコレクタはＮＰＮ）ランジスタ５００
のベースに接続され、ＮＰＮ）ランジスタ５００のエミ
ッタが端子Ｅに接続されている。入力端子Ｉと端子Ｅと
が例えばＭＯＳ ＰＥＴのゲート・ソース間や、ゲー
ト電極と接地電位との間である過大電圧から保護すべき
部分に接続されている〇 次に、第３図の冥施例についてその動作を説明する・入
力端子Ｉにサージが印加されると横型ＰＮＰ）ランジス
タ４００のコレクタ側から伸びた空乏層がエンツタへ到
達し央き抜は現象により瞬時的に工きツタからコレクタ
へ電流が流れる。即ちダイオード構造の陽極から陰極に
電流が流れることになる。この電流が縦型ＮＰＮ）ラン
ジスタ！＄００のベース電流となるため縦型ＮＰＮ）ラ
ンジスタ５００は導通し、入力端子工に印加されたサー
ジの電荷を端子Ｅに放電する。その後サージ電圧がなく
力ると、直ちに入力端子Ｉの電圧は減衰するので、縦型
ＮＰＮ）ランジメタ５０００ペース電流を供給したくな
り従って縦型ＮＰＮ）ランジスタ５００は非導通となる
〇 上述の動作は従来回路と異な）ダーリントン接続された
ＰＮＰ ）ランジスタ４００のコレクタ電流はＮＰＮ）
ランジスタ５００のベース電流程度の非常圧小さい電流
で起こるので、対応するパンチスルー電圧も低いところ
で起こる。このためたとえＭ０８ ＦＥＴ ３０００
ゲ−）Ｍ壊耐圧ＶＭ が低下していても確実にゲートを
保護することができる０ 第４図（ａ）〜（ｃ）は本発明の一実施例の製造工程を
示す構造断面図である。次に、順を追って説明する。ま
ず同図（ａ）に示すようにＰ型半導体基板ＩＫ周知の方
法でＮ＋型型埋領領域２びＰ 型埋込領域３を形成する
。次ＫＮ型エピタキシャル７ｍ４を気相成長法により半
導体基板１上に成長させ、電気的に絶縁された領域を作
るために、エピタキシャル層４に周知の方法でＰ 型絶
縁分離領域５を形成すゐ。この時予め半導体基鈑１に形
成されたＰ＋型埋込領域３もエピタキシャルＭ１４の方
へせ夛上がシ絶縁分離領域５と連続する。次に同図（ｂ
）に示すようにエピタキシャル層４に周知の方法でＭＯ
Ｓ ＦＥＴ３００（ここではＰチャンネルＭＯＢＦＥ
Ｔを用いる）のＰ型ソニメＩ域６及びドレイ゛ン領域７
と横ｆｉＰＮＰ）ランジスタ４００のＰ型工ｔｙタ領域
８及びコレクタ領域９を同時に形成する。その後、ＭＯ
Ｓ ＦＥＴ３００のＮ 型チャンネルストッパー領域
１０と縦型ＮＰＮ）ランジヌタ５００のＮ 型工ξツタ
惟域１１及びＮ＋＋コレクタ領域１２（横型ＰＮＰ ）
ランジスタ４００のＮ＋＋ベースコンタクト領域を兼ね
ている）を同時に形成する。続いてＭＯＳ ＦＥＴ３
００のゲー）Ｇを周知の方法で形成する。次に同図（ｃ
）に示すように周知の方法で所定のコンタクト領域を表
面酸化膜１９に１０し、アルミニウムを電子ビーム方式
により蒸着し、 ｉｔ’榛パターン１３，１４゜１５及
び１６，１７．１８を形成す、る。この時に、横型ＰＮ
Ｐ ）ランジスタ４００のエミッタ・ベース短絡のダイ
オード鋤と縦型ＮＰＮ）ランジスタ５００とを兼ね偏え
た保護素子が形成されることになシ、ダイオードの陽極
１３と縦型ＮＰＮ）ランジスタ５００のコレクタ電極１
５は共通に入力端子工に接続され、縦ｆｉＮＰＮ）ラン
ジスタ５００１゜ のニオタ電極１４は端′ｊ−：Ｅに接続されている。か
ようにして本発明によるゲート破壊防止のための保護素
子が製造される。
かかる本発明による実施例によれば、入力端子■に印加
された過大電圧を新たな保護素子により迅速かつ確実に
バイパスする丸めゲート破壊を防止することができる。
された過大電圧を新たな保護素子により迅速かつ確実に
バイパスする丸めゲート破壊を防止することができる。
なお本発明においては新たな付加工程はない。
仁のように、本発明によれば従来の製造方法で新たな付
加工程を付加することなく迅速が確実にゲート破壊を防
止する仁とができるためゲート酸化膜が薄くなったシビ
ンホール等がある場合にゲート破壊耐圧が低下しても充
分に保護作用を示すゲート保−素子を提供することがで
きる。
加工程を付加することなく迅速が確実にゲート破壊を防
止する仁とができるためゲート酸化膜が薄くなったシビ
ンホール等がある場合にゲート破壊耐圧が低下しても充
分に保護作用を示すゲート保−素子を提供することがで
きる。
尚本発明は上記実施例に＠られること表〈極性を換えて
も本発明の範囲を逸脱するものではない。
も本発明の範囲を逸脱するものではない。
第１図は従来のＭＯＳ ＦＥＴの回路を示す回路図、
第２図は第１図に示した回路に組込まれた従来のダイオ
ードの構造断面図、第３図は本発明の一実施例によるＭ
ＯＳ ＦＥＴのゲート保護素子を組み込んだ回路を示
す回路図、第４図（１）〜（ｃ）は本発明の一実施例の
ゲート保護素子の製造工程を示す構造断面図である。 １００．３００・・・・・・ＭＯＳ ＦＥＴ％Ｇ・・
・・・・ＭＯＳＦＥＴのゲート、■・・・・・・入力端
子、Ｅ・・・・・・接地端子、２００，４００・・・・
・・横型ＰＮＰ）ランジスタ、５００・・・・・・縦型
ＮＰＮ）ランジスタ、１．２１・・・・・・Ｐ型中導体
基板、２．２２・・・・・・Ｎ 型埋込領域、３．２３
・・・・・・Ｐ 型埋込領域、４．２４・・・・・・Ｎ
型エピタキシャルＬ５，２５・・・・・・Ｐ 型絶縁分
離領域％６・・・・・・Ｐ型ソース領域、７・・・・・
・Ｐ型ドレイン領域、８・・・・・・横型ＰＮＰ）ラン
ジスタのＰ型エミッタ領域、９・・・・・・横型ＰＮＰ
）ランジスタのＰ型コレクタ領域、１０・・・・・・Ｎ
十型チャンネルストッパー領域、１１・・・・・・縦型
ＮＰＮ）ランジスタのＮ中型エミッタ領域％１２・・・
・・・縦型ＮＰＮ）ランジスタのＮ土製コレクタコンタ
クト領域兼横型ＰＮＰ）ランジスタＯＮ＋型ベースコン
タクト領域、１３・・・・・・横ＷＰＮＰ）ランジスタ
のエミッタ電極、１４・・・・・・ｇ型ＮＰＮ）ランジ
スタのエミッタ電極、１５・・・・・・縦型ＮＰＮ）ラ
ンジスタのコレクタ電極兼横型ＰＮＰ）ランジスタのベ
ース１１＆％ １６・・・・・・ＭＯＳ ＦＥＴのソ
ース電極、１７・・・・・・ＭＯＳＦＥＴのドレイン電
極、１８・・・・・・ＭＯＳ ＦＥＴのゲート電極、
１９．３６・・・・・・表面酸化膜。
第２図は第１図に示した回路に組込まれた従来のダイオ
ードの構造断面図、第３図は本発明の一実施例によるＭ
ＯＳ ＦＥＴのゲート保護素子を組み込んだ回路を示
す回路図、第４図（１）〜（ｃ）は本発明の一実施例の
ゲート保護素子の製造工程を示す構造断面図である。 １００．３００・・・・・・ＭＯＳ ＦＥＴ％Ｇ・・
・・・・ＭＯＳＦＥＴのゲート、■・・・・・・入力端
子、Ｅ・・・・・・接地端子、２００，４００・・・・
・・横型ＰＮＰ）ランジスタ、５００・・・・・・縦型
ＮＰＮ）ランジスタ、１．２１・・・・・・Ｐ型中導体
基板、２．２２・・・・・・Ｎ 型埋込領域、３．２３
・・・・・・Ｐ 型埋込領域、４．２４・・・・・・Ｎ
型エピタキシャルＬ５，２５・・・・・・Ｐ 型絶縁分
離領域％６・・・・・・Ｐ型ソース領域、７・・・・・
・Ｐ型ドレイン領域、８・・・・・・横型ＰＮＰ）ラン
ジスタのＰ型エミッタ領域、９・・・・・・横型ＰＮＰ
）ランジスタのＰ型コレクタ領域、１０・・・・・・Ｎ
十型チャンネルストッパー領域、１１・・・・・・縦型
ＮＰＮ）ランジスタのＮ中型エミッタ領域％１２・・・
・・・縦型ＮＰＮ）ランジスタのＮ土製コレクタコンタ
クト領域兼横型ＰＮＰ）ランジスタＯＮ＋型ベースコン
タクト領域、１３・・・・・・横ＷＰＮＰ）ランジスタ
のエミッタ電極、１４・・・・・・ｇ型ＮＰＮ）ランジ
スタのエミッタ電極、１５・・・・・・縦型ＮＰＮ）ラ
ンジスタのコレクタ電極兼横型ＰＮＰ）ランジスタのベ
ース１１＆％ １６・・・・・・ＭＯＳ ＦＥＴのソ
ース電極、１７・・・・・・ＭＯＳＦＥＴのドレイン電
極、１８・・・・・・ＭＯＳ ＦＥＴのゲート電極、
１９．３６・・・・・・表面酸化膜。
Claims (1)
- 一導電型の半導体領域に互いに隣接して形成された他の
導電型の第１および第２の領域と、＃、第２の領域に形
成された前記−導電型の第３の領域とを有し、前記半導
体領域と前記第１のｇＩ竣とを互いに接続して一方の電
極とし、前記第３の領域を他方の電極とし、前記一方お
よび他方の電極を過大電圧から保”験すべき部分に接続
したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56174313A JPS5874081A (ja) | 1981-10-29 | 1981-10-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56174313A JPS5874081A (ja) | 1981-10-29 | 1981-10-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5874081A true JPS5874081A (ja) | 1983-05-04 |
| JPH025309B2 JPH025309B2 (ja) | 1990-02-01 |
Family
ID=15976462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56174313A Granted JPS5874081A (ja) | 1981-10-29 | 1981-10-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5874081A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5148249A (en) * | 1988-04-14 | 1992-09-15 | Kabushiki Kaisha Toshiba | Semiconductor protection device |
| WO1999017369A1 (de) * | 1997-09-30 | 1999-04-08 | Infineon Technologies Ag | Integrierte halbleiterschaltung mit schutzstruktur zum schutz vor elektrostatischer entladung |
| US7026705B2 (en) | 2003-02-28 | 2006-04-11 | Renesas Technology Corp. | Semiconductor device with surge protection circuit capable of preventing current leakage |
-
1981
- 1981-10-29 JP JP56174313A patent/JPS5874081A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5148249A (en) * | 1988-04-14 | 1992-09-15 | Kabushiki Kaisha Toshiba | Semiconductor protection device |
| WO1999017369A1 (de) * | 1997-09-30 | 1999-04-08 | Infineon Technologies Ag | Integrierte halbleiterschaltung mit schutzstruktur zum schutz vor elektrostatischer entladung |
| US6441437B1 (en) * | 1997-09-30 | 2002-08-27 | Infineon Technologies Ag | Integrated semiconductor circuit with protective structure for protection against electrostatic discharge |
| US7026705B2 (en) | 2003-02-28 | 2006-04-11 | Renesas Technology Corp. | Semiconductor device with surge protection circuit capable of preventing current leakage |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH025309B2 (ja) | 1990-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6696730B2 (en) | Electrostatic discharge protection device for semiconductor integrated circuit, method for producing the same, and electrostatic discharge protection circuit using the same | |
| US4697199A (en) | Semiconductor protection device having a bipolar transistor and an auxiliary field effect transistor | |
| US6362036B1 (en) | VDMOS transistor protected against over-voltages between source and gate | |
| US5844280A (en) | Device for protecting a semiconductor circuit | |
| JP2002094063A (ja) | 半導体装置 | |
| US8107203B2 (en) | Electrostatic discharge protection device | |
| JPH06196634A (ja) | 空乏制御型分離ステージ | |
| JPH0324791B2 (ja) | ||
| JP2002368214A (ja) | Ｍｏｓトランジスタ | |
| US6894881B1 (en) | ESD protection methods and devices using additional terminal in the diode structures | |
| JP2006261376A (ja) | ダイオード及び半導体装置 | |
| JPS5874081A (ja) | 半導体装置 | |
| US6384453B1 (en) | High withstand voltage diode and method for manufacturing same | |
| US5698886A (en) | Protection circuit against electrostatic discharges | |
| JP4795613B2 (ja) | 半導体装置 | |
| US5880501A (en) | Semiconductor integrated circuit and manufacturing method of the same | |
| US3936862A (en) | MISFET and method of manufacture | |
| CA1161968A (en) | Protection circuit for integrated circuit devices | |
| JP4899292B2 (ja) | 半導体装置 | |
| JP3185723B2 (ja) | 半導体装置 | |
| JPH01181571A (ja) | 導電変調型ｍｏｓｆｅｔ | |
| JPH0468576A (ja) | 半導体装置 | |
| JPS6359262B2 (ja) | ||
| JP2001036006A (ja) | 半導体集積回路の入出力保護装置 | |
| US20020005526A1 (en) | Electrostatic discharge protective structure and a method for producing it |