KR20160040926A - 전력 반도체 장치 - Google Patents
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Abstract
전력 반도체 장치는. 기판; 상기 기판 상에 서로 이격되어 배치되는 애노드 전극 및 캐소드 전극; 상기 애노드 전극 하부의 상기 기판 내에 배치되며, p형 도전형을 갖는 웰 영역; 상기 기판 내에서 상기 웰 영역 하부에 배치되며, 제1 n형 불순물 농도를 갖는 NISO 영역; 상기 기판 내에서, 상기 NISO 영역 하부에 배치되며, 상기 제1 n형 불순물 농도보다 큰 제2 불순물 농도를 갖는 n형 매립층을 포함한다.
Description
본 발명의 기술적 사상은 전력 반도체 장치에 관한 것으로서, 더욱 상세하게는, 부트스트랩 다이오드(bootstrap diode)를 포함하는 전력 반도체 장치에 관한 것이다.
하나 이상의 고전압 트랜지스터들이 저전압 회로들과 함께 동일 칩 상에 배치되는 고전압 집적 회로는 예컨대 스위칭 파워 서플라이나 모터 드라이버와 같은 전력 제어 시스템에 많이 사용되고 있다. 고전압 집적 회로에 부트스트랩 다이오드를 모노리식(monolithic) 방식으로 집적하는 방식이 제안되었으나, 도전 상태에서 애노드로부터 기판까지 흐르는 누설 전류의 양이 상당한 문제점을 갖는다. 이러한 문제점을 해결하기 위하여 하나의 패키지 안에 두 개의 칩들을 배치하는 디스크릿(discrete) 방식을 사용하거나, 별도의 차지 펌프 블록을 포함하는 동기 정류기(synchronous rectifier) 방식을 사용할 수 있다. 그러나, 별도의 다이 및 패키지를 사용하거나, 별도의 차지 펌프 블록을 구성할 필요가 있어 전체 모듈의 크기가 커지거나 제조 비용이 증가하는 문제점이 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 부트스트랩 다이오드를 내부에 포함하는 전력 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 누설 전류가 감소된 전력 반도체 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 전력 반도체 장치는, 기판; 상기 기판 상에 서로 이격되어 배치되는 애노드 전극 및 캐소드 전극; 상기 애노드 전극 하부의 상기 기판 내에 배치되며, p형 도전형을 갖는 웰 영역; 상기 기판 내에서 상기 웰 영역 하부에 배치되며, 제1 n형 불순물 농도를 갖는 NISO 영역; 상기 기판 내에서, 상기 NISO 영역 하부에 배치되며, 상기 제1 n형 불순물 농도보다 큰 제2 불순물 농도를 갖는 n형 매립층;을 포함한다.
예시적인 실시예들에 있어서, 상기 웰 영역과 상기 NISO 영역은 p-n 접합 다이오드를 구성할 수 있다.
예시적인 실시예들에 있어서, 상기 NISO 영역의 전체 하부에 상기 매립층이 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 NISO 영역의 바닥면의 적어도 일부가 상기 매립층의 상면과 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 기판 내에서, 상기 NISO 영역의 일 측 상에 배치되는 n형 배리어층을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 n형 배리어층은 상기 n형 매립층 상부에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 n형 배리어층의 바닥면의 적어도 일부가 상기 n형 매립층의 상면과 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 n형 배리어층은 상기 제1 n형 불순물 농도보다 큰 제3 n형 불순물 농도를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 기판 내에서, 상기 n형 배리어층 상부에 배치되는 n형 싱크를 더 포함하며, 상기 n형 싱크는 상기 제1 n형 불순물 농도보다 큰 제4 n형 불순물 농도를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 기판 내에서 상기 NISO 영역의 일 측 상에 배치되는 소자 분리 영역을 더 포함하며, 상기 소자 분리 영역은 상부 소자 분리층 및 상기 상부 소자 분리층 하부에 배치되는 하부 소자 분리층을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 소자 분리층의 바닥면은 상기 n형 매립층의 바닥면보다 높은 레벨 상에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에서, 상기 소자 분리 영역 상부에 배치되는 접지 전극;을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 기판은, 베이스 기판, 상기 베이스 기판 상에 배치되는 제1 반도체층, 및 상기 제1 반도체층 상에 배치되는 제2 반도체층을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 n형 매립층의 제1 부분은 상기 베이스 기판 내부에 위치하며, 상기 n형 매립층의 제2 부분은 상기 제1 반도체층 내부에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 웰 영역은 상기 제2 반도체층 내부에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 NISO 영역의 상면은 상기 제1 반도체층의 상면보다 높은 레벨 상에 위치할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 전력 반도체 장치는, 베이스 기판; 상기 베이스 기판 상에 배치되는 제1 반도체층; 상기 제1 반도체층 상에 배치되는 제2 반도체층; 상기 제2 반도체층 상부에 배치되는 애노드 전극 및 캐소드 전극; 상기 제2 반도체층 내부에서 상기 애노드 전극 하부에 배치되는 p형 웰 영역; 상기 p형 웰 하부에 배치되며, 적어도 일부분이 상기 제1 반도체층 내부에 위치하는 NISO 영역; 및 상기 NISO 영역 하부에 배치되며, 적어도 일부분이 상기 베이스 기판 내부에 위치하는 n형 매립층;을 포함한다.
예시적인 실시예들에 있어서, 상기 NISO 영역은 제1 n형 불순물 농도를 가지며, 상기 n형 매립층은 상기 제1 n형 불순물 농도보다 큰 제2 불순물 농도를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 n형 매립층 상부에서, 상기 NISO 영역의 일 측 상에 배치되는 n형 배리어층을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 NISO 영역은 제1 n형 불순물 농도를 가지며, 상기 n형 배리어층은 상기 제1 n형 불순물 농도보다 큰 제3 불순물 농도를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 NISO 영역의 일 측 상에 배치되는 소자 분리 영역을 더 포함하며, 상기 소자 분리 영역은, 적어도 일부분이 상기 제1 반도체층 내부에 위치하는 하부 소자 분리층, 및 적어도 일부분이 상기 제2 반도체층 내부에 위치하며, 상기 하부 소자 분리층 상의 상부 소자 분리층을 포함할 수 있다.
상기 반도체 장치는 기판으로의 누설 전류가 감소될 수 있고, 콤팩트한 모듈을 제공할 수 있다.
도 1은 예시적인 실시예들에 따른 전력 반도체 장치의 등가 회로도이다.
도 2는 예시적인 실시예들에 따른 부트스트랩 다이오드를 나타내는 단면도이다.
도 3은 도 2의 III 부분의 확대 단면도이다.
도 4는 예시적인 실시예들에 따른 부트스트랩 다이오드의 캐리어 농도 분포를 나타내는 시뮬레이션 그래프이다.
도 5는 예시적인 실시예들에 따른 부트스트랩 다이오드의 오프 상태에서의 포텐셜 분포를 나타내는 시뮬레이션 그래프이다.
도 6은 예시적인 실시예들에 따른 부트스트랩 다이오드의 온 상태에서의 전류 밀도 분포를 나타내는 시뮬레이션 그래프이다.
도 7 내지 도 15는 예시적인 실시예들에 따른 부트스트랩 다이오드의 제조 방법을 나타내는 단면도들이다.
도 2는 예시적인 실시예들에 따른 부트스트랩 다이오드를 나타내는 단면도이다.
도 3은 도 2의 III 부분의 확대 단면도이다.
도 4는 예시적인 실시예들에 따른 부트스트랩 다이오드의 캐리어 농도 분포를 나타내는 시뮬레이션 그래프이다.
도 5는 예시적인 실시예들에 따른 부트스트랩 다이오드의 오프 상태에서의 포텐셜 분포를 나타내는 시뮬레이션 그래프이다.
도 6은 예시적인 실시예들에 따른 부트스트랩 다이오드의 온 상태에서의 전류 밀도 분포를 나타내는 시뮬레이션 그래프이다.
도 7 내지 도 15는 예시적인 실시예들에 따른 부트스트랩 다이오드의 제조 방법을 나타내는 단면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "～사이에"와 "직접 ～사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다.
도 1은 예시적인 실시예들에 따른 전력 반도체 장치의 등가 회로도이다.
도 1을 참조하면, 전력 반도체 장치(1000)는 부트스트랩 구동 회로(100), 저전압 구동 회로(200), 고전압 구동 회로(300) 및 레벨 시프트 회로(400)를 포함할 수 있다. 부트스트랩 커패시터(C)는 고전압 구동 회로(300)에 전원을 제공하는 전원 단자(VB, VS)에 병렬로 연결될 수 있다. 고전압 구동 회로(300)의 출력 단자(HO)는 제1 전력 트랜지스터(T1)의 게이트에 연결되며, 제1 전력 트랜지스터(T1)는 제1 다이오드(D1)와 병렬로 연결될 수 있다. 제1 전력 트랜지스터(T1)의 컬렉터는 고전압(HV)에 연결되고, 제1 전력 트랜지스터(T1)와 제2 전력 트랜지스터(T2)는 직렬로 연결되며, 제2 전력 트랜지스터(T2)의 이미터는 접지와 연결될 수 있다. 제1 및 제2 전력 트랜지스터들(T1, T2)은 예를 들어 절연 게이트 바이폴라 접합 트랜지스터(insulted gate bipolar junction transistor, IGBT), 바이폴라 접합 트랜지스터(bipolar junction transistor, BJT), 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor, MOSFET) 등을 포함할 수 있다.
저전압 구동 회로(200)는 저전압 입력 단자(Lin)를 통해 입력되는 신호에 따라 저전압 제어 신호를 저전압 출력 단자(LO)에 출력함으로써 제2 전력 트랜지스터(T2)를 제어할 수 있다. 저전압 구동 회로(200)는 공통 단자(COM), 예를 들어 접지 전압과 구동 전원(VCC)의 전위차에 의해 전원을 공급받아 동작할 수 있다.
고전압 구동 회로(300)는 레벨 시프트 회로(400)로부터 제공된 신호에 응답하여 고전압 제어 신호를 고전압 제어 단자(HO)에 출력함으로써 제1 전력 트랜지스터(T1)를 제어할 수 있다. 고전압 구동 회로(300)는 출력 단자(OUT)와 동일한 전위를 갖는 단자(VS)와 단자(VB) 사이에 연결된 부트스트랩 커패시터(C)에 의해 전원을 공급받아 동작할 수 있다.
레벨 시프트 회로(400)는 고전압 입력 단자(Hin)로부터 입력되는 신호를 고전압 구동 회로(300)에 제공할 수 있다. 고전압 구동 회로(300)의 기준 전압은 출력 단자(OUT)에서 출력되는 신호의 상태에 따라서 고전압 또는 저전압일 수 있다. 고전압 구동 회로(300)의 기준 전압이 변하더라도, 고전압 입력 단자(Hin)로부터 입력되는 논리 값(0 또는 1)을 고전압 구동 회로(300)에 제공할 수 있다. 레벨 시프트 회로(400)는 온(on) 신호를 출력하게 하기 위한 셋(set) 레벨 시프트 소자와 오프(off) 신호를 출력하게 하기 위한 리셋(reset) 레벨 시프트 소자를 포함할 수 있고, 이러한 레벨 시프트 소자는 수평 확산 MOS (laterally diffused MOS, LDMOS)를 포함할 수 있다.
도 2는 예시적인 실시예들에 따른 부트스트랩 다이오드(100)를 나타내는 단면도이고, 도 3은 도 2의 III 부분의 확대도이다.
도 2 및 도 3을 참조하면, 베이스 기판(112)은 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판, 실리콘 카바이드 기판과 같은 V족 화합물 반도체 기판, 갈륨 비소 기판과 같은 III-V족 화합물 반도체 기판 등의 반도체 기판을 포함할 수 있다. 베이스 기판(112)에는 p형 불순물이 소정의 농도로 포함될 수 있다. 예를 들어, 베이스 기판(112)은 약 1E12 내지 약 1E14 cm-3의 p형 불순물 농도를 가질 수 있으나, 상기 p형 불순물 농도가 이에 한정되는 것은 아니다.
제1 반도체층(114)은 베이스 기판(112) 상에 소정의 두께로 배치될 수 있다. 제1 반도체층(114)은 실리콘, 게르마늄, 실리콘 게르마늄, 실리콘 카바이드와 같은 V족 화합물 반도체, 갈륨 비소와 같은 III-V족 화합물 반도체 등을 포함할 수 있다. 제1 반도체층(114)은 베이스 기판(112) 상에 에피택시 공정에 의해 성장된 n형 에피택시층(epitaxial layer)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 반도체층(114)은 약 1E12 내지 약 1E17 cm-3의 n형 불순물 농도를 가질 수 있으나, 제1 반도체층(114)의 n형 불순물 농도가 이에 한정되는 것은 아니다. 예시적인 실시예들에 있어서, 제1 반도체층(114)은 베이스 기판(112) 물질과 동일한 물질을 포함할 수 있으나, 이에 한정되는 것은 아니며 제1 반도체층(114)이 베이스 기판(112) 물질과 다른 물질을 포함할 수도 있다.
제2 반도체층(116)은 제1 반도체층(114) 상에 소정의 두께로 배치될 수 있다. 제2 반도체층(116)은 실리콘, 게르마늄, 실리콘 게르마늄, 실리콘 카바이드와 같은 V족 화합물 반도체, 갈륨 비소와 같은 III-V족 화합물 반도체 등을 포함할 수 있다. 제2 반도체층(116)은 제1 반도체층과 동일한 물질을 포함할 수 있고, 제1 반도체층과는 상이한 물질을 포함할 수도 있다. 제2 반도체층(116)은 에피택시 공정에 의해 성장된 n형 에피택시층을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 반도체층(116)은 약 1E12 내지 약 1E17 cm-3의 n형 불순물 농도를 가질 수 있으나, 제2 반도체층(116)의 n형 불순물 농도가 이에 한정되는 것은 아니다. 예시적인 실시예들에 있어서, 제2 반도체층(116)은 제1 반도체층(114)의 상기 n형 불순물 농도보다 실질적으로 큰 n형 불순물 농도를 가질 수 있다. 그러나, 제2 반도체층(116)의 상기 n형 불순물 농도가 이에 한정되는 것은 아니다.
한편, 제1 반도체층(114) 및 제2 반도체층(116)의 두께들 및 상기 n형 불순물 농도들은 부트스트랩 다이오드(100)의 치수(dimension), 구동 전류, 요구되는 항복 전압 등에 따라 달라질 수 있다. 예를 들어, 부트스트랩 다이오드(100)에 요구되는 항복 전압이 상대적으로 높은 경우, 제1 반도체층(114)은 상대적으로 큰 두께를 가질 수 있고, 또는 제1 반도체층(114)은 상대적으로 낮은 n형 불순물 농도를 가질 수 있다.
여기서는, 베이스 기판(112)과 베이스 기판(112) 상에 순차적으로 배치된 제1 반도체층(114) 및 제2 반도체층(116)을 통틀어 기판(110)으로 지칭하도록 한다. 예를 들어, 기판(110)은 단결정 실리콘을 포함하는 베이스 기판(112), 에피택시 실리콘층을 포함하는 제1 반도체층(114) 및 에피택시 실리콘층을 포함하는 제2 반도체층(116)을 포함할 수 있다.
기판(110) 내부에 NISO 영역(N-type isolation region)(120)이 배치될 수 있고, NISO 영역(120)의 적어도 일부분은 제1 반도체층(114) 내에 배치될 수 있다. 예시적인 실시예들에 있어서, 도 2에 도시된 것과 같이, NISO 영역(120)의 하부(lower portion) 또는 하측 일부는 제1 반도체층(114) 내에 배치되며, NISO 영역(120)의 상부(upper portion)은 제2 반도체층(116) 내에 배치될 수 있다. 예를 들어, NISO 영역(120)의 상면은 제1 반도체층(114)의 상면보다 높은 레벨 상에 위치할 수 있다. 그러나, 이와는 달리, NISO 영역(120) 전체가 제1 반도체층(114) 내부에 위치할 수 있고, NISO 영역(120) 상면이 제1 반도체층(114) 상면과 실질적으로 동일한 레벨 상에 위치할 수도 있다.
예시적인 실시예들에 있어서, NISO 영역(120)은 n형 불순물을 저농도로 포함하는 영역일 수 있다. 예를 들어, NISO 영역(120)은 약 1E12 내지 1E17 cm-3의 제1 n형 불순물 농도를 가질 수 있다. 예시적인 실시예들에 있어서, NISO 영역(120)은 제1 반도체층(114) 및/또는 제2 반도체층(116)과 동일한 n형 불순물 농도를 가질 수도 있다. 예를 들어, NISO 영역(120)의 형성 공정에서 제1 n형 불순물 농도를 갖는 제1 반도체층(114) 및 제2 반도체층(116)이 베이스 기판(112) 상에 성장된 후, 제1 반도체층(114) 및 제2 반도체층(116) 중 일부분이 NISO 영역(120)으로 정의되는 경우, NISO 영역(120)은 제1 반도체층(114) 및/또는 제2 반도체층(116)와 동일한 n형 불순물 농도를 포함할 수 있다.
다른 실시예들에 있어서, NISO 영역(120)은 제1 반도체층(114) 및/또는 제2 반도체층(116)보다 큰 제1 n형 불순물 농도를 가질 수도 있다. 제1 반도체층(114) 및 제2 반도체층(116)이 제2 n형 불순물 농도 및 제3 n형 불순물 농도를 갖도록 성장된 후, 제1 반도체층(114) 및 제2 반도체층(116) 중 일부분에 n형 불순물을 주입하는 공정을 더 수행하여 NISO 영역(120)이 정의되는 경우, NISO 영역(120)은 상기 제2 n형 불순물 농도 및 상기 제3 n형 불순물 농도보다 큰 제1 n형 불순물 농도를 가질 수 있다.
NISO 영역(120)은 부트스트랩 다이오드(100)가 온 상태에 있을 때(예를 들어, 부트스트랩 다이오드(100)가 순방향 바이어스되거나 순방향 도전 상태일 때) 정공(hole) 이동에 의한 정공 전류(20)가 발생하는 액티브 영역으로 기능할 수 있고, 부트스트랩 다이오드(100)가 오프 상태에 있을 때 높은 전계(electric field)를 블로킹하는 영역으로 기능할 수 있다. 따라서, NISO 영역(120)의 두께 및 제1 n형 불순물 농도는 부트스트랩 다이오드(100)의 요구되는 항복 전압(breakdown voltage) 또는 순방향 전류에 따라 달라질 수 있다.
NISO 영역(120) 상부에 고전압 p형 웰(124)이 배치될 수 있다. 고전압 p형 웰(124)은 제2 반도체층(116) 내에 위치할 수 있다. 예시적인 실시예들에 있어서, 고전압 p형 웰(124)의 바닥면 전체가 NISO 영역(120)의 상면과 접촉할 수 있고, 고전압 p형 웰(124)의 바닥면은 제1 반도체층(114)의 상면보다 높은 레벨 상에 위치할 수 있다. 고전압 p형 웰(124)은 p형 불순물을 저농도로 포함하는 제1 p형 불순물 영역일 수 있다. 예시적인 실시예들에 있어서, 고전압 p형 웰(124)은 약 1E12 내지 1E17 cm-3의 p형 불순물 농도를 가질 수 있으나, 고전압 p형 웰(124)의 p형 불순물 농도가 이에 한정되는 것은 아니다.
고전압 p형 웰(124) 상부에 p형 웰(126)이 배치될 수 있다. P형 웰(126)은 제2 반도체층(116) 내에서 고전압 p형 웰(124)의 상부에 형성될 수 있고, p형 웰(126)의 바닥면과 측면을 고전압 p형 웰(124)이 둘러싸도록 배치될 수 있다. P형 웰(126)은 p형 불순물을 고농도로 포함하는 제2 p형 불순물 영역일 수 있다. 예시적인 실시예들에 있어서, p형 웰(126)은 약 1E16 내지 1E20 cm-3의 불순물 농도를 가질 수 있으나, p형 웰(126)의 불순물 농도가 이에 한정되는 것은 아니다. 부트스트랩 다이오드(100)가 온 상태일 때, p형 웰(126)은 고전압 p형 웰(124)을 통해 NISO 영역(120) 내부로 흐르는 정공 전류(20)의 소스 영역(예를 들어, 고전압 p형 웰(124) 내부로 정공을 공급하는 정공 공급 영역)으로 기능할 수 있다.
고전압 p형 웰(124) 및 p형 웰 영역(126)을 포함하는 상기 p형 불순물 영역들과 NISO 영역(120)은 p-n 접합 다이오드를 구성할 수 있다. 상기 p-n 접합 다이오드가 역방향 바이어스될 때, 고전압 p형 웰(124) 및 NISO 영역(120) 사이의 계면으로부터 고전압 p형 웰(124) 및 NISO 영역(120) 내부로 공핍 영역(depletion region)이 확장될 수 있다.
p형 웰(126) 상부에는 p+ 영역(128)이 배치될 수 있다. p+ 영역(128)은 p+ 영역(128) 상부에 형성되는 실리사이드층(150)과의 저항 감소를 위해 형성되는 콘택 영역일 수 있다. P+ 영역(128)은 약 1E18 내지 5E21 cm-3의 p형 불순물 농도를 가질 수 있으나, p+ 영역(128)의 p형 불순물 농도가 이에 한정되는 것은 아니다. p+ 영역(128) 상에는 실리사이드층(150)이 배치되며, 실리사이드층(150) 상에는 애노드 콘택 플러그(152)가 배치될 수 있다. 예시적인 실시예들에 있어서, 실리사이드층(150)은 코발트 실리사이드, 텅스텐 실리사이드, 니켈 실리사이드, 탄탈륨 실리사이드 등을 포함할 수 있으나, 실리사이드층(150)의 물질이 이에 한정되는 것은 아니다.
애노드 전극(154)은 애노드 콘택 플러그(152)와 연결되도록 배치될 수 있다. 한편, 제2 반도체층(116) 상에는 필드 산화막(178)이 배치될 수 있고, 필드 산화막(178) 상에 상부 절연층(194)이 배치될 수 있다. 상부 절연층(194)에 애노드 콘택 홀(도시되지 않음)이 형성되고, 애노드 콘택 플러그(152)가 상기 애노드 콘택 홀을 채울 수 있다. 한편, 애노드 콘택 플러그(152) 하부에는 필드 산화물(178)이 배치되지 않을 수 있다.
실리사이드층(150)과 애노드 콘택 플러그(152) 사이에는 소정의 두께로 확산 방지막(156)이 배치될 수 있다. 예를 들어, 확산 방지막(156)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등을 포함할 수 있다.
고전압 n형 웰(130)은 고전압 p형 웰(124)의 일 측 상에 배치될 수 있다. 고전압 n형 웰(130)은 제2 반도체층(116) 내부에 배치될 수 있고, 고전압 n형 웰(130) 하부에 NISO 영역(120)이 배치될 수 있다. 예시적인 실시예들에 있어서, 도 2에 도시된 것과 같이, NISO 영역(120) 상면이 제1 반도체층(114) 상면보다 높은 레벨 상에 위치할 때, 고전압 n형 웰(130)의 바닥면은 NISO 영역(120) 상면과 접촉하며 제1 반도체층(114) 상면보다 높은 레벨 상에 위치할 수 있다. 다른 실시예들에 있어서, NISO 영역(120) 상면이 제1 반도체층(114) 상면과 실질적으로 동일한 레벨 상에 위치할 때, 고전압 n형 웰(130)의 바닥면은 제2 반도체층(116) 바닥면과 실질적으로 동일한 레벨 상에 위치할 수 있다. 고전압 n형 웰(130)은 n형 불순물을 저농도로 포함하는 제1 n형 불순물 영역일 수 있다. 예시적인 실시예들에 있어서, 고전압 n형 웰(130)은 약 1E12 내지 1E17 cm-3의 n형 불순물 농도를 가질 수 있으나, 고전압 n형 웰(130)의 n형 불순물 농도가 이에 한정되는 것은 아니다.
고전압 n형 웰(130) 상부에 n형 웰(132)이 배치될 수 있다. n형 웰(132)은 제2 반도체층(116) 내에서 고전압 n형 웰(130)의 상부에 형성될 수 있고, n형 웰(132)의 바닥면과 측면을 고전압 n형 웰(130)이 둘러싸도록 배치될 수 있다. n형 웰(132)은 n형 불순물을 고농도로 포함하는 제2 n형 불순물 영역일 수 있다. 예시적인 실시예들에 있어서, n형 웰(132)은 약 1E16 내지 1E20 cm-3의 불순물 농도를 가질 수 있으나, n형 웰(132)의 불순물 농도가 이에 한정되는 것은 아니다. 부트스트랩 다이오드(100)가 온 상태일 때, n형 웰(132)은 고전압 n형 웰(130)을 통해 고전압 p형 웰(124) 방향으로 흐르는 전자 전류(또는 전자 흐름)(10)의 소스 영역(예를 들어, 고전압 n형 웰(130) 내부로 전자를 공급하는 전자 공급 영역)으로 기능할 수 있다.
N형 웰(132) 상부에는 n+ 영역(134)이 배치될 수 있다. n+ 영역(134)은 n+ 영역(134) 상부에 형성되는 실리사이드층(150)과의 저항 감소를 위해 형성되는 콘택 영역일 수 있다. n+ 영역(134)은 약 1E18 내지 5E21 cm-3의 p형 불순물 농도를 가질 수 있으나, n+ 영역(134)의 p형 불순물 농도가 이에 한정되는 것은 아니다.
n+ 영역(134) 상에는 실리사이드층(150)이 배치될 수 있고, n+ 영역(134) 상의 실리사이드층(150) 상부에는 캐소드 콘택 플러그(162)가 배치될 수 있다. 캐소드 콘택 플러그(162)는 제2 반도체층(116) 상부의 상부 절연층(194)을 관통하는 캐소드 콘택 홀(도시되지 않음)을 채울 수 있다. 캐소드 전극(164)은 상부 절연층(194) 상에서 캐소드 콘택 플러그(162)와 전기적으로 연결될 수 있다.
N형 웰(132)의 일 측 상에서 제2 반도체층(116) 내에 측방향 n형 웰(138)이 배치될 수 있다. N형 웰(132)을 사이에 두고 p형 웰(126) 및 측방향 n형 웰(138)이 서로 이격되어 배치될 수 있다. 측방향 n형 웰(138)은 n형 불순물을 고농도로 포함하는 영역일 수 있고, 예를 들어 측방향 n형 웰(138)은 약 1E16 내지 1E20 cm-3의 n형 불순물 농도를 가질 수 있다.
측방향 n형 웰(138) 하부에는 n형 싱크(136)가 배치될 수 있다. N형 싱크(136)는 제2 반도체층(116) 내에 배치될 수 있으며, n형 불순물을 고농도로 포함하는 영역일 수 있다. 예시적인 실시예들에 있어서, n형 싱크(136)는 약 1E16 내지 1E20 cm-3의 n형 불순물 농도를 가질 수 있다.
측방향 n형 웰(138) 상에는 n+ 영역(140)이 배치될 수 있고, n+ 영역(140) 상에는 캐소드 콘택 플러그(162)가 형성될 수 있다. 캐소드 콘택 플러그(162)를 통해 n+ 영역(140)이 캐소드 전극(164)에 전기적으로 연결될 수 있다.
NISO 영역(120) 하부에는 n형 매립층(142)이 배치될 수 있다. N형 매립층(142)의 적어도 일부분은 베이스 기판(112) 내에 배치될 수 있고, n형 매립층(142)의 적어도 일부분은 제1 반도체층(114) 내에 배치될 수 있다. 예를 들어, n형 매립층(142)의 상면은 NISO 영역(120)의 바닥면과 접촉하며 제1 반도체층(114)의 바닥면보다 높은 레벨 상에 위치할 수 있다. 예시적인 실시예들에 있어서, n형 매립층(142)은 NISO 영역(120)의 바닥면 전체의 하부에 배치될 수 있다. 다른 실시예들에 있어서, n형 매립층(142)이 NISO 영역(120)의 바닥면의 적어도 일부분과 접촉하도록 배치될 수 있다.
예시적인 실시예들에 있어서, n형 매립층(142)은 n형 불순물을 고농도로 포함한 영역일 수 있다. N형 매립층(142)은 NISO 영역(120)의 제1 n형 불순물 농도보다 큰 제2 n형 불순물 농도를 가질 수 있다. 예를 들어, n형 매립층(142)은 약 1E16 내지 1E20 cm-3의 제2 n형 불순물 농도를 가질 수 있다. 그러나, n형 매립층(142)의 제2 n형 불순물 농도가 이에 한정되는 것은 아니다.
N형 매립층(142)이 NISO 영역(120)의 하부에서, NISO 영역(120) 바닥면 전체의 하부에 형성됨에 따라 NISO 영역(120)과 p형 불순물을 포함하는 베이스 기판(112) 부분이 직접 접촉하지 않을 수 있다. 이는 NISO 영역(120) 하부의 베이스 기판(112) 부분에는 n형 불순물이 고농도로 포함된 n형 매립층(142)이 배치되기 때문이다. N형 매립층(142)이 형성되지 않은 경우에, 부트스트랩 다이오드(100)가 온 상태일 때, 고전압 p형 웰(124), NISO 영역(120) 및 베이스 기판(112)이 각각 p형 불순물, n형 불순물 및 p형 불순물을 저농도로 포함할 수 있으므로, PNP 기생 트랜지스터(PNP parasitic transistor)를 구성할 수 있다. 이러한 경우에, 고전압 p형 웰(124), NISO 영역(120) 및 베이스 기판(112)이 각각 상기 PNP 기생 트랜지스터의 이미터 영역, 베이스 영역 및 콜렉터 영역으로 작용할 수 있으며, 고전압 p형 웰(124)로부터 NISO 영역(120)을 통해 베이스 기판(112) 방향으로 기생 정공 전류(parasitic hole current)가 흐를 수 있다. 따라서, N형 매립층(142)은 NISO 영역(120)과 p형 불순물을 포함하는 베이스 기판(112) 사이에 배치되어, 상기 PNP 기생 트랜지스터의 형성을 방지하는 배리어로 기능할 수 있다.
n형 싱크(136) 하부에 n형 배리어층(144)이 배치될 수 있다. N형 배리어층(144)의 적어도 일부분은 제1 반도체층(114) 내에 위치할 수 있고, n형 배리어층(144)의 하부에 n형 매립층(142)이 배치될 수 있다. 예시적인 실시예들에 있어서, n형 배리어층(144)의 상면은 n형 싱크(136)의 바닥면과 접촉하며 n형 배리어층(144)의 바닥면은 n형 매립층(142)의 상면과 접촉할 수 있다. 예시적인 실시예들에 있어서, 도 2에 도시된 것과 같이, n형 배리어층(144)의 상면은 제1 반도체층(114)의 상면과 실질적으로 동일한 레벨 상에 위치할 수 있다. 이와는 달리, n형 배리어층(144)의 적어도 일부분이 제2 반도체층(116) 내에 위치하여 n형 배리어층(144) 상면이 제1 반도체층(114) 상면보다 높은 레벨 상에 위치할 수도 있다.
N형 배리어층(144)은 n형 불순물을 고농도로 포함하는 n형 불순물 영역일 수 있다. N형 배리어층(144)은 예를 들어 약 1E16 내지 1E20 cm-3의 제3 n형 불순물 농도를 가질 수 있고, 상기 제3 n형 불순물 농도는 NISO 영역(120)의 제1 n형 불순물 농도보다 클 수 있다.
N형 배리어층(144)은 n형 싱크(136)와 함께 NISO 영역(120)을 측방향으로 한정하도록(예를 들어, 베이스 기판(112) 상면에 평행한 방향을 따라 NISO 영역(120)의 일측 상에) 배치될 수 있다. 따라서, p형 웰(126)로부터 고전압 p형 웰(124)을 통해 NISO 영역(120)으로 흐르는 정공 전류(20)가 측방향으로 누설되는 것을 억제하는 배리어 역할을 할 수 있다.
게이트 전극(170)은 제2 반도체층(116) 상에서 애노드 콘택 플러그(152) 및 캐소드 콘택 플러그(162) 사이에 배치될 수 있다. 게이트 전극(170)과 제2 반도체층(116) 사이의 적어도 일부분에는 필드 산화막(178)이 개재될 수 있고, 이에 따라 필드 산화막(178)의 에지 부분을 가로질러 게이트 전극(170)이 배치될 수 있다. 예를 들면, 게이트 전극(170)은 제1 부분(170a) 및 제2 부분(170b)을 포함할 수 있고, 게이트 전극(170)의 제1 부분(170a) 하부에는 필드 산화막(178)이 배치되지 않으며, 게이트 전극(170)의 제2 부분(170b) 하부에는 필드 산화막(178)이 배치될 수 있다. 게이트 전극(170)은 필드 산화막(178)의 형상에 따라 필드 산화막(178)의 상기 에지 부분을 따라 컨포말하게 배치될 수 있다. 예시적인 실시예들에 있어서, 게이트 전극(170)은 불순물이 도핑된 폴리실리콘을 포함할 수 있으나, 게이트 전극(170)의 물질이 이에 한정되는 것은 아니다.
게이트 전극(170)의 측벽 상에 절연 물질을 포함하는 게이트 스페이서(172)가 배치될 수 있다. 게이트 전극(170) 상에는 게이트 실리사이드층(174)이 소정의 두께로 형성될 수 있다. 게이트 전극(170)의 제1 부분(170a)과 제2 반도체층(116) 사이에는 게이트 절연층(176)이 개재될 수 있다. 이에 따라, 게이트 전극(170)의 제1 부분(170a) 하부에 배치되는 게이트 절연층(176)은 게이트 전극(170)의 제2 부분(170b) 하부에 배치되는 필드 산화막(178) 부분과 연결될 수 있다.
NISO 영역(120)의 일 측 상에 소자 분리 영역(180)이 배치될 수 있다. 소자 분리 영역(180)은 하부 소자 분리층(182) 및 하부 소자 분리층(182) 상에 배치된 상부 소자 분리층(184)을 포함할 수 있다. 소자 분리 영역(180)은 p형 불순물이 저농도로 도핑된 불순물 영역일 수 있고, 부트 스트랩 다이오드(100)를 인접하게 배치되는 저전압 회로들(도시되지 않음), 고전압 회로들(도시되지 않음) 또는 레벨 시프트 회로들(도시되지 않음)로부터 아이솔레이션시키는 기능을 할 수 있다. 소자 분리 영역(180)은 예를 들어 약 1E12 내지 1E15 cm-3의 p형 불순물 농도를 가질 수 있으나, 소자 분리 영역(180)의 상기 p형 불순물 농도가 이에 한정되는 것은 아니다.
하부 소자 분리층(182)의 적어도 일부분은 제1 반도체층(114) 내부에 위치할 수 있다. 예시적인 실시예들에 있어서, 도 2에 도시된 것과 같이, 하부 소자 분리층(182)의 바닥면은 베이스 기판(112)의 상면보다 높은 레벨 상에 위치할 수 있다. 그러나, 이와는 달리 하부 소자 분리층(182)의 바닥면이 베이스 기판(112) 상면보다 낮은 레벨 상에 위치하도록 하부 소자 분리층(182)이 아래 방향으로 베이스 기판(112)을 향하여 더 연장할 수도 있다.
상부 소자 분리층(184)은 하부 소자 분리층(182) 상에서 제2 반도체층(116) 내에 배치될 수 있다. 도 2에 도시된 것과 같이, 하부 소자 분리층(182)의 바닥면이 상부 소자 분리층(184)의 상면과 접촉할 수 있다.
소자 분리 영역(180) 상부에는 접지 영역(186)이 배치될 수 있고, 접지 영역(186) 상부에 p+ 영역(188)이 배치될 수 있다. p+ 영역(188) 상에 접지 콘택 플러그(190)가 배치될 수 있고, 접지 전극(192)은 상부 절연층(194) 상부에서 접지 콘택 플러그(190)에 연결되도록 배치될 수 있다.
부트스트랩 다이오드(100)에서, 반도체 기판 상에 배치되는 에피택시층에 포함된 불순물의 농도는 부트스트랩 다이오드(100)의 항복 전압과 밀접하게 관련될 수 있다. 예를 들어, 에피택시층의 불순물 농도가 낮을 경우, 더욱 높은 전압을 블로킹할 수 있으므로 부트스트랩 다이오드(100)의 항복 전압이 증가할 수 있다. 반면, 에피택시층의 불순물 농도가 낮을 경우, 상기 기생 PNP 트랜지스터 형성에 의해 상당한 양의 누설 전류가 반도체 기판으로 흐를 수 있다. 즉, 부트스트랩 다이오드(100)의 높은 항복 전압 및 낮은 기판 누설 전류는 서로 트레이드오프 관계를 가진다. 그러나, 부트스트랩 다이오드(100)를 사용하기 위하여 높은 항복 전압과 낮은 기판 누설 전류가 동시에 필요하며, 이에 따라 부트스트랩 다이오드(100)를 단독으로 사용할 수 없었다. 예를 들어, 상기 누설 전류를 방지하기 위하여 저전압 회로를 포함하는 칩과 고전압 회로를 포함하는 칩을 각각 제조하여 하나의 패키지 안에 배치하거나, 별도의 차지 펌프 회로에 상응하는 모스펫(MOSFET)을 추가로 형성하여 동기 정류기 방식을 사용해 왔다. 그러나, 이러한 방법들을 사용하는 경우 전력 반도체 장치 모듈의 전체 사이즈가 커지며, 제조 비용이 증가하는 문제점이 있었다.
그러나, 본 발명의 기술적 사상에 따른 부트스트랩 다이오드(100)에서는, n형 매립층(142)이 NISO 영역(120) 하부에 배치되므로 NISO 영역(120)과 p형 불순물을 포함하는 베이스 기판(112) 부분이 접촉하는 것을 방지할 수 있다. 따라서, PNP 기생 트랜지스터에 의한 기생 정공 전류가 고전압 p형 웰(124)로부터 NISO 영역(120)을 통해 베이스 기판(112) 부분을 향해 흐르는 것을 효과적으로 억제할 수 있다.
한편, n형 매립층(142)의 제2 n형 불순물 농도가 상대적으로 높기 때문에(예를 들어, n형 매립층(142)의 제2 n형 불순물 농도는 NISO 영역(120)의 제1 n형 불순물 농도보다 높기 때문에), 부트스트랩 다이오드(100)의 항복 전압이 감소할 수도 있다. 베이스 기판(112) 상에 제1 반도체층(114) 및 제2 반도체층(116)이 순차적으로 배치되므로, 베이스 기판(112) 상에 형성될 수 있는 에피택시층(예를 들어 제1 및 제2 반도체층들(114, 116))이 상대적으로 큰 두께를 가질 수 있다. 상기 에피택시층(예를 들어 제1 및 제2 반도체층들(114, 116))의 두께가 큰 경우에, n형 매립층(142)에 의한 항복 전압 감소를 보상할 수 있고, 이에 따라 높은 항복 전압을 갖는 부트스트랩 다이오드(100)가 구현될 수 있다.
따라서, 부트스트랩 다이오드(100)는 현저히 낮은 기판 누설 전류를 가지는 동시에, 높은 항복 전압을 가질 수 있다. 부트스트랩 다이오드(100)를 사용할 때, 고전압 집적 회로의 고전압 회로 및 저전압 회로를 하나의 기판 내에 모놀리식 방식으로 집적할 수 있거나, 또한 별도의 차지 펌프 회로 등을 추가로 형성할 필요가 없으므로 컴팩트한 전력 반도체 장치 모듈을 구현할 수 있고, 이의 제조 비용을 절감할 수 있다.
도 4는 예시적인 실시예들에 따른 부트스트랩 다이오드(100)의 캐리어 농도 분포를 나타내는 시뮬레이션 그래프이다. 도 4에서 등고선으로 표시된 각각의 영역들은 소정의 범위에 해당하는 n형 또는 p형 캐리어 농도들을 가지며, 도 4의 레이블에서 화살표 방향을 따라 더 높은 n형 캐리어 농도 또는 p형 캐리어 농도를 갖는 것을 의미한다(예를 들어, 짙은 회색으로 표시된 영역은 고농도 부분을 의미하며, 흰색 또는 옅은 도트로 표시된 영역은 저농도 부분을 의미할 수 있다).
도 4를 참조하면, 베이스 기판(112)의 상측 부분에 베이스 기판(112)의 상면에 평행한 방향으로 n형 캐리어 농도가 높은 제1 영역(R1)이 나타남을 확인할 수 있다. 제1 영역(R1)은 베이스 기판(112)의 상측 부분에 배치되는 n형 매립층(도 2의 142 참조)의 위치에 상응할 수 있다. 캐소드 전극(cathode)에 인접한 제2 반도체층(116)의 상부(upper portion)에 n형 캐리어 농도가 높은 제2 영역(R2)이 나타나며, 제1 및 제2 반도체층들(114, 116)의 경계 부분에 n형 캐리어 농도가 높은 제3 영역(R3)이 나타남을 확인할 수 있다. 제2 영역(R2) 및 제3 영역(R3)은 각각 n형 싱크(도 2의 136 참조) 및 n형 배리어층(도 2의 144 참조)의 위치들에 상응할 수 있다.
제1 영역(R1), 제2 영역(R2) 및 제3 영역(R3)은 캐소드 전극(cathode) 하부의 제1 반도체층(114) 부분 및 애노드 전극(anode) 하부의 제1 반도체층(114) 부분 사이에 위치하는 NISO 영역(도 2의 120 참조)을 둘러쌀 수 있다. 제1 내지 제3 영역들(R1, R2, R3)은 NISO 영역(120)으로부터 측방향으로 또는 아래 방향으로 누설 전류가 흐르는 것을 방지할 수 있다.
도 5는 예시적인 실시예들에 따른 부트스트랩 다이오드(100)의 오프 상태에서의 포텐셜 분포를 나타내는 시뮬레이션 그래프이다. 도 5에서 등고선으로 표시된 각각의 영역들은 소정의 범위에 해당하는 전기 포텐셜들을 가지며, 도 5의 레이블에서 화살표 방향을 따라 더 높은 포텐셜을 갖는 것을 의미한다(예를 들어, 짙은 회색으로 표시된 영역은 높은 포텐셜 영역을 의미하며, 흰색 또는 옅은 도트로 표시된 영역은 낮은 포텐셜 영역을 의미할 수 있다). 한편, 도 5에는 명확한 비교를 위하여, 도 4에서 n형 캐리어 농도가 높은 제1 영역(R1), 제2 영역(R2) 및 제3 영역(R3)을 점선으로 표시하였다.
도 5를 참조하면, 부트스트랩 다이오드(100)가 오프 상태일 때, 캐소드 전극(cathode)으로부터 애노드 전극(anode) 사이에서 역방향 바이어스(reverse biased)될 수 있다. 캐소드 전극(cathode)으로부터 애노드 전극(anode) 사이의 제1 반도체층(114) 부분 및 제2 반도체층(116) 부분에는 상대적으로 넓은 면적에서 높은 포텐셜이 유지되는(sustain) 것을 확인할 수 있다. 즉, 부트스트랩 다이오드(100)가 오프 상태일 때, 캐소드 전극(cathode)의 포텐셜이 높아지는 경우에 제1 반도체층(114)으로부터 베이스 기판(112)을 향해 공핍 영역이 확장되면서 높은 전압을 블로킹할 수 있음을 확인할 수 있다. 특히, 상대적으로 두꺼운 제1 및 제2 반도체층들(114, 116)이 n형 매립층(도 2의 142)에 의한 항복 전압 감소를 보상할 수 있음을 추측할 수 있다.
도 6은 예시적인 실시예들에 따른 부트스트랩 다이오드(100)의 온 상태에서의 전류 밀도 분포를 나타내는 시뮬레이션 그래프이다. 도 6에서 등고선으로 표시된 각각의 영역들은 소정의 범위에 해당하는 전류 밀도 들을 가지며, 도 6의 레이블에서 화살표 방향을 따라 더 높은 전류 밀도를 갖는 것을 의미한다(예를 들어, 짙은 회색으로 표시된 영역은 높은 전류 밀도 영역을 의미하며, 흰색 또는 옅은 도트로 표시된 영역은 낮은 전류 밀도 영역을 의미할 수 있다). 한편, 도 6에는 명확한 비교를 위하여, 도 4에서 n형 캐리어 농도가 높은 제1 영역(R1), 제2 영역(R2) 및 제3 영역(R3)을 점선으로 표시하였다.
도 6을 참조하면, 부트스트랩 다이오드(100)가 온 상태일 때, 캐소드 전극(cathode)으로부터 애노드 전극(anode) 사이에서 순방향 전류가 흐를 수 있다(즉, 순방향 바이어스될 수 있다). 캐소드 전극(cathode)으로부터 애노드 전극(anode) 사이의 제1 반도체층(114) 부분 및 제2 반도체층(116) 부분에는 상대적으로 넓은 면적에 걸쳐 높은 전류 밀도를 갖는 것을 확인할 수 있다. 특히, 높은 전류 밀도를 갖는 영역들의 경계(boundary)가 제1 영역(R1), 제2 영역(R2) 및 제3 영역(R3) 부분들의 위치에 상응하는 것을 확인할 수 있다.
또한, 베이스 기판(112)의 하부에서는 매우 낮은 전류 밀도를 나타냄을 확인할 수 있다. 이는, 단일 반도체층을 구비하며, n형 매립층(도 2의 142 참조)과 n형 배리어층(도 2의 144 참조)을 구비하지 않는 비교예와의 비교 테스트를 통해 더욱 명확히 확인할 수 있다. 아래의 표 1에는 비교예와 실시예에 따른 부트스트랩 다이오드들의 애노드 전류, 기판 누설 전류 및 기판 누설 비율(즉, 애노드 전류에 의한 기판 누설 전류의 비율)을 비교하여 표시하였다.
| 애노드 전류 (Acm-2) |
기판 누설 전류 (Acm-2) |
기판 누설 비율(%) | |
| 비교예 | 2.75E-5 | 2.01E-5 | 73.1 |
| 실시예 | 1.73E-5 | 2.03E-7 | 1.2 |
표 1을 참조하면, 비교예는 실시예의 약 1.6 배의 애노드 전류(예를 들어, 애노드 전극에서 측정된 전류 밀도)를 보였으나, 비교예는 실시예의 약 100 배에 가까운 기판 누설 전류(즉, 베이스 기판의 바닥면에서 측정된 전류 밀도)를 보였음을 확인할 수 있다. 비교예의 경우 애노드 전류에 대한 기판 누설 전류의 비율이 약 73.1%에 달해 상당한 양의 전류가 기판 하부를 향해 흘러가며, 이러한 기판 누설 전류를 방지하기 위한 별도의 구성요소(예를 들면, 모스펫 소자)가 없이는 부트스트랩 다이오드로 사용하기 어려울 수 있다.
반면, 실시예의 경우 애노드 전류에 대한 기판 누설 전류의 비율이 약 1.2%임을 알 수 있다. N형 매립층(142), n형 싱크(136) 및 n형 배리어층(144) 부분들(예를 들어, 도 6의 제1 영역(R1), 제2 영역(R2) 및 제3 영역(R3) 부분들에 대응되는 부분들)이 기판 하부로 또는 측방향으로 향하는 정공들의 흐름을 억제함에 따라 기판 누설 전류가 현저히 감소될 수 있다. 따라서, 기판 누설 전류를 방지하기 위한 별도의 구성요소(예를 들면, 모스펫 소자)가 없더라도 부트스트랩 다이오드로 사용할 수 있으므로, 컴팩트하며 제조 비용이 감소된 전력 반도체 장치 모듈을 제공할 수 있다.
도 7 내지 도 15는 예시적인 실시예들에 따른 부트스트랩 다이오드(100)의 제조 방법을 나타내는 단면도들이다.
도 7을 참조하면, 베이스 기판(112) 상에 제1 이온 주입 공정을 수행하여 n형 불순물 이온들을 주입함으로써 n형 매립층(142)을 형성할 수 있다.
베이스 기판(112)은 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판, 실리콘 카바이드 기판과 같은 V족 화합물 반도체 기판, 갈륨 비소 기판과 같은 III-V족 화합물 반도체 기판 등의 반도체 기판을 포함할 수 있다. 베이스 기판(112)에는 p형 불순물이 소정의 농도로 포함될 수 있다.
베이스 기판(112) 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성하고, 상기 제1 포토레지스트 패턴을 이온 주입 마스크로 사용하여 n형 불순물 이온들을 주입함으로써 베이스 기판(112)의 상측 일부분에 n형 매립층(142)을 형성할 수 있다. 이때, 상기 제1 이온 주입 공정의 이온 주입 에너지는 약 50 내지 약 200 keV일 수 있으나, 상기 제1 이온 주입 공정의 이온 주입 에너지가 이에 한정되는 것은 아니다. N형 매립층(142)은 약 1E16 내지 1E20 cm-3의 n형 불순물을 포함할 수 있다.
상기 제1 이온 주입 공정 이후에 상기 공정에서 주입된 불순물 이온들의 드라이브인(drive-in)을 위한 열처리 공정이 선택적으로 수행될 수 있다.
도 8을 참조하면, 베이스 기판(112) 상에 선택적 에피택시 성장 공정을 수행하여 제1 반도체층(114)이 제1 두께(TH1)로 형성될 수 있다. 제1 반도체층(114)은 약 1 내지 10 마이크로미터의 제1 두께(TH1)를 가질 수 있으나, 제1 반도체층(114)의 제1 두께(TH1)가 이에 한정되는 것은 아니다. 제1 반도체층(114)의 성장 공정에서 n형 불순물 이온들이 인시츄(in-situ) 도핑될 수 있고, 이에 따라 제1 반도체층(114)은 약 1E12 내지 1E17 cm-3의 불순물 농도를 가질 수 있다. 예를 들어, 제1 반도체층(114)은 약 1 내지 30 Ωm의 비저항을 가질 수 있으나, 이는 예시적으로 설명하기 위한 값이며 제1 반도체층(114)의 비저항이 이에 한정되는 것은 아니다.
제1 반도체층(114) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제2 포토레지스트 패턴을 이온 주입 마스크로 사용한 제2 이온 주입 공정을 수행하여 제1 반도체층(114) 내에 p형 불순물 이온들을 주입함으로써 하부 소자 분리층(182)이 형성될 수 있다. 예시적인 실시예들에 있어서, 하부 소자 분리층(182)은 약 1E12 내지 1E15 cm-3의 불순물 농도를 가질 수 있으나, 하부 소자 분리층(182)의 불순물 농도가 이에 한정되는 것은 아니다.
상기 제2 이온 주입 공정 이후에, 주입된 상기 불순물 이온들의 드라이브인을 위한 열처리 공정이 선택적으로 수행될 수 있다.
이후, 제1 반도체층(114) 상에 제3 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제3 포토레지스트 패턴을 이온 주입 마스크로 사용한 제3 이온 주입 공정을 수행하여 제1 반도체층(114) 내에 n형 불순물 이온들을 주입함으로써 NISO 영역(120)이 형성될 수 있다. NISO 영역(120)은 약 1E12 내지 1E17 cm-3의 n형 불순물 농도를 가질 수 있으나, NISO 영역(120)의 불순물 농도가 이에 한정되는 것은 아니다. 예시적인 실시예들에 있어서, NISO 영역은 하부 소자 분리층(182)과 이격되어 배치될 수 있다.
상기 제3 이온 주입 공정 이후에, 주입된 상기 불순물 이온들의 드라이브인을 위한 열처리 공정이 선택적으로 수행될 수 있다. 또한, 상기 제2 이온 주입 공정 이후에 열처리 공정이 수행되지 않고, 상기 제3 이온 주입 공정 이후에 열처리 공정이 수행될 수도 있다. 이러한 경우에, 상기 열처리 공정에 의해 하부 소자 분리층(182)에 주입된 불순물 이온들 및 NISO 영역(120)에 주입된 불순물들 이온들이 동시에 드라이브인될 수 있다.
한편, 상기 제1 반도체층(114)을 형성하는 공정에서, 또는 상기 제2 이온 주입 공정 이후의 열처리 공정에서, 또는 상기 제3 이온 주입 공정 이후의 열처리 공정에서 n형 매립층(142) 내에 주입된 n형 불순물 이온들이 확산하여 n형 매립층(142)의 상측 부분이 제1 반도체층(114) 내부까지 연장할 수 있다. 이에 따라, n형 매립층(142)의 상면은 NISO 영역(120)의 바닥면과 접촉할 수 있고, n형 매립층(142)의 상면이 베이스 기판(112)의 상면보다 높은 레벨 상에 위치할 수 있다.
도 9를 참조하면, 제1 반도체층(114) 상에 제4 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제4 포토레지스트 패턴을 이온 주입 마스크로 사용한 제4 이온 주입 공정을 수행하여 제1 반도체층(114) 내에 n형 불순물 이온들을 주입함으로써 NISO 영역(120)의 일 측 상에(또는 NISO 영역(12)의 에지 부분에) n형 배리어층(144)이 형성될 수 있다. 예시적인 실시예들에 있어서, n형 배리어층(144)은 약 1E16 내지 1E20 cm-3의 불순물 농도를 가질 수 있으나, n형 배리어층(144)의 불순물 농도가 이에 한정되는 것은 아니다.
상기 제4 이온 주입 공정 이후에, 주입된 상기 불순물 이온들의 드라이브인을 위한 열처리 공정이 선택적으로 수행될 수 있다.
NISO 영역(120)의 바닥면은 n형 매립층(142)의 상면과 접촉하며, NISO 영역(120)의 측방향에 n형 배리어층(144)이 형성됨에 따라, n형 매립층(142)의 상면과 n형 배리어층(144)의 측벽에 의해 NISO 영역(120)이 정의될(또는 한정될(confined)) 수 있다.
도 10을 참조하면, 제1 반도체층(114) 상에 선택적 에피택시 성장 공정에 의해 제2 두께(TH2)로 제2 반도체층(116)을 형성할 수 있다. 제2 반도체층(116)은 약 1 내지 10 마이크로미터의 제2 두께(TH2)를 가질 수 있으나, 제2 반도체층(116)의 제2 두께(TH2)가 이에 한정되는 것은 아니다. 제2 반도체층(116)의 성장 공정에서 n형 불순물 이온들이 인시츄(in-situ) 도핑될 수 있고, 이에 따라 제2 반도체층(116)은 약 1E12 내지 1E17 cm-3의 불순물 농도를 가질 수 있다. 예를 들어, 제2 반도체층(116)은 약 1 내지 30 Ωm의 비저항을 가질 수 있으나, 이는 예시적으로 설명하기 위한 값이며 제2 반도체층(116)의 비저항이 이에 한정되는 것은 아니다.
베이스 기판(112) 상에 제1 두께(TH1)를 갖는 제1 반도체층(114)과 제2 두께(TH2)를 갖는 제2 반도체층(116)이 순차로 적층된 구조가 형성될 수 있다. 따라서, 에피택시 성장의 단일 공정을 사용하여 반도체층을 형성하는 경우에 비하여 결정 품질이 우수하며 상대적으로 큰 두께의 반도체층들(114, 116)이 얻어질 수 있다.
일반적으로 에피택시 성장 공정을 사용하여 반도체층을 형성한 후에 상기 반도체층 내부에 불순물 이온들을 주입하여 NISO 영역, p형 웰, n형 웰 등과 같은 부트스트랩 다이오드의 활성 영역들을 정의하는 공정을 사용한다. 이러한 경우에, 반도체층의 두께가 커질수록 상기 불순물 이온들의 주입 공정에 사용되는 이온 주입 에너지가 높아질 수 있고, 상기 불순물 이온들의 주입 이후에 상기 반도체층이 데미지를 입어 상기 반도체층의 결정 품질이 열화(degrade)될 수 있다. 따라서 상기 반도체층의 비저항이 증가하여 상기 부트스트랩 다이오드의 온 저항(on-resistance)(예를 들면, 온(on) 상태에서의 저항값)이 증가하여 상기 부트스트랩 다이오드는 전류 특성이 우수하지 못할 수 있다.
또한, 전술한 것과 같이 상기 반도체층의 두께를 높게 성장시킬 수 없기 때문에, 요구되는 항복 전압을 얻기 위해서 p-n 접합 다이오드의 n 영역(예를 들면 NISO 영역)이 낮은 n형 불순물 농도를 가질 필요가 있다. 그러나, 상기 n 영역의 n형 불순물 농도가 낮을 경우 상기 반도체층 내에서 형성되는 기생 PNP 트랜지스터(예를 들어, 상기 p형 웰, 상기 NISO 영역 및 p형 기판이 기생 PNP 트랜지스터를 구성할 수 있다)에 의해 정공 전류가 기판을 통해 누설되는 문제점이 있다.
도 9 및 도 10에서 설명한 방법과 같이 제1 반도체층(114) 및 제2 반도체층(116)을 순차적으로 형성함에 의해 높은 결정 품질을 가지는 동시에 상대적으로 큰 두께의 반도체층들(114, 116)을 형성할 수 있다.
이후, 제2 반도체층(116) 상에 제5 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제5 포토레지스트 패턴을 이온 주입 마스크로 사용한 제5 이온 주입 공정을 수행하여 제2 반도체층(116) 내에 n형 불순물 이온들을 주입함으로써 고전압 n형 웰(130)이 형성될 수 있다. 예시적인 실시예들에 있어서, 고전압 n형 웰(130)은 약 1E12 내지 1E17 cm-3의 불순물 농도를 가질 수 있으나, 고전압 n형 웰(130)의 불순물 농도가 이에 한정되는 것은 아니다.
상기 제5 이온 주입 공정 이후에, 주입된 상기 불순물 이온들의 드라이브인을 위한 열처리 공정이 선택적으로 수행될 수 있다.
이후, 제2 반도체층(116) 상에 제6 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제6 포토레지스트 패턴을 이온 주입 마스크로 사용한 제6 이온 주입 공정을 수행하여 제2 반도체층(116) 내에 p형 불순물 이온들을 주입함으로써 상부 소자 분리층(184)이 형성될 수 있다. 예시적인 실시예들에 있어서, 상부 소자 분리층(184)은 약 1E12 내지 1E15 cm-3의 불순물 농도를 가질 수 있으나, 상부 소자 분리층(184)의 불순물 농도가 이에 한정되는 것은 아니다.
상기 제6 이온 주입 공정 이후에, 주입된 상기 불순물 이온들의 드라이브인을 위한 열처리 공정이 선택적으로 수행될 수 있다.
이후, 제2 반도체층(116) 상에 제7 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제7 포토레지스트 패턴을 이온 주입 마스크로 사용한 제7 이온 주입 공정을 수행하여 제2 반도체층(116) 내에 p형 불순물 이온들을 주입함으로써 고전압 p형 웰(124)이 형성될 수 있다. 예시적인 실시예들에 있어서, 고전압 p형 웰(124)은 약 1E12 내지 1E17 cm-3의 불순물 농도를 가질 수 있으나, 고전압 p형 웰(124)의 불순물 농도가 이에 한정되는 것은 아니다.
상기 제7 이온 주입 공정 이후에, 주입된 상기 불순물 이온들의 드라이브인을 위한 열처리 공정이 선택적으로 수행될 수 있다.
이후, 제2 반도체층(116) 상에 제8 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제8 포토레지스트 패턴을 이온 주입 마스크로 사용한 제8 이온 주입 공정을 수행하여 제2 반도체층(116) 내에 n형 불순물 이온들을 주입함으로써 n형 싱크(136)가 형성될 수 있다. 예시적인 실시예들에 있어서, n형 싱크(136)은 약 1E16 내지 1E20 cm-3의 불순물 농도를 가질 수 있으나, n형 싱크(136)의 불순물 농도가 이에 한정되는 것은 아니다.
상기 제8 이온 주입 공정 이후에, 주입된 상기 불순물 이온들의 드라이브인을 위한 열처리 공정이 선택적으로 수행될 수 있다.
상기 제5 내지 제8 이온 주입 공정들에 의해, 제2 반도체층(116) 내에는 고전압 n형 웰(130), 상부 소자 분리층(184), 고전압 p형 웰(124) 및 n형 싱크(136)가 형성될 수 있다. 그러나, 고전압 n형 웰(130), 상부 소자 분리층(184), 고전압 p형 웰(124) 및 n형 싱크(136)의 형성을 위한 이온 주입 공정들의 순서는 달라질 수도 있다. 또한, 상기 제5 내지 제8 이온 주입 공정들 각각을 수행한 이후에 각각 4 회의 열처리 공정들이 뒤따를 수도 있으나, 상기 제5 내지 제8 이온 주입 공정들을 순차적으로 수행한 이후에 1 회의 열처리 공정만을 수행하여 고전압 n형 웰(130), 상부 소자 분리층(184), 고전압 p형 웰(124) 및 n형 싱크(136) 내에 주입된 불순물 이온들을 동시에 드라이브인시킬 수도 있다.
이후, 제2 반도체층(116) 상에 게이트 절연층(176)을 소정의 두께로 형성할 수 있다. 그러나, 이와는 달리, 제2 반도체층(116) 상에 게이트 절연층(176)이 먼저 형성된 후에 상기 제5 내지 제8 이온 주입 공정들이 수행될 수도 있다.
도 9 및 도 10에서 설명한 방법과 같이 제1 반도체층(114) 및 제2 반도체층(116)을 순차적으로 형성하는 경우, 제1 반도체층(114) 및 제2 반도체층(116) 내부에 포함되는 불순물의 종류 또는 농도가 서로 같도록 또는 서로 다르도록 형성할 수 있다. 이에 따라 상기 이온 주입 공정 중 적어도 하나의 공정을 생략할 수도 있다. 예를 들어, 제1 반도체층(114)이 NISO 영역(120) 내부에 포함되는 불순물 농도를 갖도록 성장되는 경우에, NISO 영역(120)을 형성하기 위한 상기 제3 이온 주입 공정을 생략할 수 있고, 제2 반도체층(116)이 고전압 n형 웰(130) 내부에 포함되는 불순물 농도를 갖도록 성장되는 경우에, 고전압 n형 웰(130)을 형성하기 위한 상기 제5 이온 주입 공정이 생략될 수도 있다.
도 11을 참조하면, 제2 반도체층(116) 상에 제9 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제9 포토레지스트 패턴을 이온 주입 마스크로 사용한 제9 이온 주입 공정을 수행하여 제2 반도체층(116) 내에 p형 불순물 이온들을 주입함으로써 p형 웰(126) 및 접지 영역(186)이 형성될 수 있다. 예시적인 실시예들에 있어서, p형 웰(126) 및 접지 영역(186)은 약 1E16 내지 1E20 cm-3의 불순물 농도를 가질 수 있으나, p형 웰(126) 및 접지 영역(186)의 불순물 농도가 이에 한정되는 것은 아니다.
상기 제9 이온 주입 공정 이후에, 주입된 상기 불순물 이온들의 드라이브인을 위한 열처리 공정이 선택적으로 수행될 수 있다.
이후, 제2 반도체층(116) 상에 제10 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제10 포토레지스트 패턴을 이온 주입 마스크로 사용한 제10 이온 주입 공정을 수행하여 제2 반도체층(116) 내에 n형 불순물 이온들을 주입함으로써 n형 웰(132) 및 측방향 n형 웰(138)이 형성될 수 있다. 예시적인 실시예들에 있어서, n형 웰(132) 및 측방향 n형 웰(138)은 약 1E16 내지 1E20 cm-3의 불순물 농도를 가질 수 있으나, n형 웰(132) 및 측방향 n형 웰(138)의 불순물 농도가 이에 한정되는 것은 아니다.
상기 제10 이온 주입 공정 이후에, 주입된 상기 불순물 이온들의 드라이브인을 위한 열처리 공정이 선택적으로 수행될 수 있다.
도 12를 참조하면, 게이트 절연층(176) 상에 하드 마스크층(196)을 형성하고, 하드 마스크층(196)을 패터닝하여 필드 영역(field region)이 정의될 부분의 하부 절연층(184) 부분들을 노출시킬 수 있다. 이후, 로코스(local oxidation of semiconductor, LOCOS) 공정을 수행하여, 노출된 하부 절연층(184) 부분에 필드 산화막(178)을 형성할 수 있다. 필드 산화막(178)은 후속 공정에서 콘택홀들(도시되지 않음)이 형성될 부분을 제외한 제2 반도체층(116) 부분들 상에 형성될 수 있다. 필드 산화막(178)의 두께는 약 400 나노미터 내지 2 마이크로미터일 수 있으나, 필드 산화막(178)의 두께가 이에 한정되는 것은 아니다.
이후, 하드 마스크층(196)은 제거될 수 있다.
도 13을 참조하면, 게이트 절연층(176) 및 필드 산화막(178) 상에 도전층(도시되지 않음)을 형성한 후, 상기 도전층을 패터닝하여, 게이트 전극(170)을 형성할 수 있다. 게이트 전극(170)은 불순물이 도핑된 폴리실리콘 등의 도전 물질을 사용하여 전자빔 증발법, 화학 기상 증착법, 물리적 기상 증착법 등에 의해 형성될 수 있다. 게이트 전극(170)의 제1 부분은 게이트 절연층(176) 상부에 위치하며, 게이트 전극(170)의 제2 부분은 필드 산화막(178) 상부에 위치하여, 게이트 전극(170)의 필드 산화막(178)의 에지 부분을 가로지르도록 컨포말하게 형성될 수 있다.
게이트 전극(170), 필드 산화막(178) 및 게이트 전극(170) 상에 절연층(도시되지 않음)을 형성한 후, 상기 절연층 상부에 이방성 식각 공정을 수행하여, 게이트 전극(170) 측벽 상에 게이트 스페이서(172)를 형성할 수 있다. 게이트 스페이서(172)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 사용하여 형성될 수 있다.
이후, 노출된 게이트 절연층(176) 부분들을 제거하여 제2 반도체층(116) 표면을 다시 노출시킬 수 있다.
예시적인 실시예들에 있어서, 게이트 절연층(176) 부분들의 상기 제거 공정은, 게이트 스페이서(172)의 형성을 위한 상기 이방성 식각 공정에서 함께 수행될 수도 있고, 상기 이방성 식각 공정과는 별도로 수행될 수도 있다.
한편, 상기 제거 공정에서 게이트 전극(170) 및 게이트 스페이서(172) 하부에 배치되는 게이트 절연층(176) 부분들은 제거되지 않고 잔류할 수 있다.
도 14를 참조하면, 제2 반도체층(116) 상에 p형 웰(126) 및 접지 영역(186) 상부를 노출하는 제11 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제11 포토레지스트 패턴 및 필드 산화막(178)을 이온 주입 마스크로 사용한 제11 이온 주입 공정을 수행하여 제2 반도체층(116) 내에 p형 불순물 이온들을 주입함으로써 p형 웰(126) 상부의 p+ 영역(128) 및 접지 영역(186) 상부의 p+ 영역(188)을 형성할 수 있다. 예시적인 실시예들에 있어서, p+ 영역들(128, 188)은 약 1E18 내지 5E21 cm-3의 불순물 농도를 가질 수 있으나, p+ 영역들(128, 188)의 불순물 농도가 이에 한정되는 것은 아니다.
제2 반도체층(116) 상에 게이트 전극(170), n형 웰(132) 및 측방향 n형 웰(138) 상부를 노출하는 제12 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제12 포토레지스트 패턴, 게이트 전극(170) 및 필드 산화막(178)을 이온 주입 마스크로 사용한 제12 이온 주입 공정을 수행하여 제2 반도체층(116) 내에 n형 불순물 이온들을 주입함으로써 n형 웰(132) 상부의 n+ 영역(134) 및 측방향 n형 웰(138) 상부의 n+ 영역(140)을 형성할 수 있다. 예시적인 실시예들에 있어서, n+ 영역들(134, 140)은 약 1E18 내지 5E21 cm-3의 불순물 농도를 가질 수 있으나, n+ 영역들(134, 140)의 불순물 농도가 이에 한정되는 것은 아니다.
이후, 노출된 제2 반도체층(116) 및 게이트 전극(170) 상에 실리사이드층(150) 및 게이트 실리사이드층(174)을 형성할 수 있다. 예를 들어, 실리사이드층(150) 및 게이트 실리사이드층(174)은 코발트 실리사이드, 텅스텐 실리사이드, 니켈 실리사이드, 탄탈륨 실리사이드 등을 사용해서 형성될 수 있다.
예시적인 실시예들에 있어서, 실리사이드층(150) 및 게이트 실리사이드층(174)은 동일한 공정에서 형성될 수 있다. 다른 실시예들에 있어서, 실리사이드층(150) 및 게이트 실리사이드층(174)은 서로 다른 공정들에서 형성될 수도 있다.
도 15를 참조하면, 필드 산화막(178) 상에 상부 절연층(194)을 형성할 수 있다.
이후, 상부 절연층(194)을 패터닝하여 n+ 영역들(134, 140) 상부의 실리사이드층(150) 부분 및 게이트 전극(170) 상부의 게이트 실리사이드층(174) 부분을 노출하는 캐소드 콘택 홀(도시되지 않음)을 형성할 수 있고, p+ 영역(128) 상부의 실리사이드층(150) 부분을 노출하는 애노드 콘택 홀(도시되지 않음) 및 p+ 영역(188) 상부의 실리사이드층(150) 부분을 노출하는 접지 콘택 홀(도시되지 않음)을 형성할 수 있다.
상부 절연층(194) 상에 확산 방지막(156)을 소정의 두께로 형성할 수 있다. 확산 방지막(156)은 상기 애노드 콘택 홀, 상기 캐소드 콘택 홀 및 상기 접지 콘택 홀의 내벽 상에 컨포말하게 형성되며, 실리사이드층(150) 및 게이트 실리사이드층(174)과 후속 공정에서 상기 애노드 콘택 홀, 상기 캐소드 콘택 홀 및 상기 접지 콘택 홀 내부에 형성될 콘택 플러그들(152, 162, 190) 사이의 불필요한 반응을 방지하는 배리어 역할을 할 수 있다.
이후, 확산 방지막(156) 상에 상기 애노드 콘택 홀, 상기 캐소드 콘택 홀 및 상기 접지 콘택 홀을 채우는 도전층(도시되지 않음)을 형성한 후, 상기 도전층 상부를 평탄화하여, 상기 애노드 콘택 홀, 상기 캐소드 콘택 홀 및 상기 접지 콘택 홀 내에 각각 애노드 콘택 플러그(152), 캐소드 콘택 플러그(162) 및 접지 콘택 플러그(190)를 형성할 수 있다.
다시 도 2를 참조하면, 상부 절연층(194) 상에 도전층(도시되지 않음)을 형성한 후, 상기 도전층을 패터닝하여 각각 애노드 콘택 플러그(152), 캐소드 콘택 플러그(162) 및 접지 콘택 플러그(190)과 접촉하는 애노드 전극(154), 캐소드 전극(164) 및 접지 전극(192)을 형성할 수 있다.
전술한 공정을 수행하여 예시적인 실시예들에 따른 전력 반도체 장치(1000)가 완성될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판
112: 베이스 기판
114: 제1 반도체층 116: 제2 반도체층
120: NISO 영역 124: 고전압 p형 웰
126: p형 웰 128: p+ 영역
130: 고전압 n형 웰 132: n형 웰
134, 140: n+ 영역 136: n형 싱크
138: 측방향 n형 웰 142: n형 매립층
144: n형 배리어층 154: 애노드 전극
164: 캐소드 전극 170: 게이트 전극
180: 소자 분리 영역
114: 제1 반도체층 116: 제2 반도체층
120: NISO 영역 124: 고전압 p형 웰
126: p형 웰 128: p+ 영역
130: 고전압 n형 웰 132: n형 웰
134, 140: n+ 영역 136: n형 싱크
138: 측방향 n형 웰 142: n형 매립층
144: n형 배리어층 154: 애노드 전극
164: 캐소드 전극 170: 게이트 전극
180: 소자 분리 영역
Claims (21)
- 기판;
상기 기판 상에 서로 이격되어 배치되는 애노드 전극 및 캐소드 전극;
상기 애노드 전극 하부의 상기 기판 내에 배치되며, p형 도전형을 갖는 웰 영역;
상기 기판 내에서 상기 웰 영역 하부에 배치되며, 제1 n형 불순물 농도를 갖는 NISO 영역;
상기 기판 내에서, 상기 NISO 영역 하부에 배치되며, 상기 제1 n형 불순물 농도보다 큰 제2 불순물 농도를 갖는 n형 매립층;을 포함하는 전력 반도체 장치. - 제1항에 있어서,
상기 웰 영역과 상기 NISO 영역은 p-n 접합 다이오드를 구성하는 것을 특징으로 하는 전력 반도체 장치. - 제1항에 있어서,
상기 NISO 영역의 전체 하부에 상기 매립층이 배치되는 것을 특징으로 하는 전력 반도체 장치. - 제1항에 있어서,
상기 NISO 영역의 바닥면의 적어도 일부가 상기 매립층의 상면과 접촉하는 것을 특징으로 하는 전력 반도체 장치. - 제1항에 있어서,
상기 기판 내에서, 상기 NISO 영역의 일 측 상에 배치되는 n형 배리어층을 더 포함하는 것을 특징으로 하는 전력 반도체 장치. - 제5항에 있어서,
상기 n형 배리어층은 상기 n형 매립층 상부에 배치되는 것을 특징으로 하는 전력 반도체 장치. - 제5항에 있어서,
상기 n형 배리어층의 바닥면의 적어도 일부가 상기 n형 매립층의 상면과 접촉하는 것을 특징으로 하는 전력 반도체 장치. - 제5항에 있어서,
상기 n형 배리어층은 상기 제1 n형 불순물 농도보다 큰 제3 n형 불순물 농도를 갖는 것을 특징으로 하는 전력 반도체 장치. - 제5항에 있어서,
상기 기판 내에서, 상기 n형 배리어층 상부에 배치되는 n형 싱크를 더 포함하며,
상기 n형 싱크는 상기 제1 n형 불순물 농도보다 큰 제4 n형 불순물 농도를 갖는 것을 특징으로 하는 전력 반도체 장치. - 제5항에 있어서,
상기 기판 내에서 상기 NISO 영역의 일 측 상에 배치되는 소자 분리 영역을 더 포함하며,
상기 소자 분리 영역은 상부 소자 분리층 및 상기 상부 소자 분리층 하부에 배치되는 하부 소자 분리층을 포함하는 것을 특징으로 하는 전력 반도체 장치. - 제10항에 있어서,
상기 하부 소자 분리층의 바닥면은 상기 n형 매립층의 바닥면보다 높은 레벨 상에 위치하는 것을 특징으로 하는 전력 반도체 장치. - 제10항에 있어서,
상기 기판 상에서, 상기 소자 분리 영역 상부에 배치되는 접지 전극;을 더 포함하는 전력 반도체 장치. - 제1항에 있어서,
상기 기판은,
베이스 기판,
상기 베이스 기판 상에 배치되는 제1 반도체층, 및
상기 제1 반도체층 상에 배치되는 제2 반도체층을 포함하는 것을 특징으로 하는 전력 반도체 장치. - 제13항에 있어서,
상기 n형 매립층의 제1 부분은 상기 베이스 기판 내부에 위치하며,
상기 n형 매립층의 제2 부분은 상기 제1 반도체층 내부에 위치하는 것을 특징으로 하는 전력 반도체 장치. - 제13항에 있어서,
상기 웰 영역은 상기 제2 반도체층 내부에 위치하는 것을 특징으로 하는 전력 반도체 장치. - 제13항에 있어서,
상기 NISO 영역의 상면은 상기 제1 반도체층의 상면보다 높은 레벨 상에 위치하는 것을 특징으로 하는 전력 반도체 장치. - 베이스 기판;
상기 베이스 기판 상에 배치되는 제1 반도체층;
상기 제1 반도체층 상에 배치되는 제2 반도체층;
상기 제2 반도체층 상부에 배치되는 애노드 전극 및 캐소드 전극;
상기 제2 반도체층 내부에서 상기 애노드 전극 하부에 배치되는 p형 웰 영역;
상기 p형 웰 하부에 배치되며, 적어도 일부분이 상기 제1 반도체층 내부에 위치하는 NISO 영역; 및
상기 NISO 영역 하부에 배치되며, 적어도 일부분이 상기 베이스 기판 내부에 위치하는 n형 매립층;을 포함하는 전력 반도체 장치. - 제17항에 있어서,
상기 NISO 영역은 제1 n형 불순물 농도를 가지며,
상기 n형 매립층은 상기 제1 n형 불순물 농도보다 큰 제2 불순물 농도를 갖는 것을 특징으로 하는 전력 반도체 장치. - 제17항에 있어서,
상기 n형 매립층 상부에서, 상기 NISO 영역의 일 측 상에 배치되는 n형 배리어층을 더 포함하는 전력 반도체 장치. - 제19항에 있어서,
상기 NISO 영역은 제1 n형 불순물 농도를 가지며,
상기 n형 배리어층은 상기 제1 n형 불순물 농도보다 큰 제3 불순물 농도를 갖는 것을 특징으로 하는 전력 반도체 장치. - 제17항에 있어서,
상기 NISO 영역의 일 측 상에 배치되는 소자 분리 영역을 더 포함하며,
상기 소자 분리 영역은,
적어도 일부분이 상기 제1 반도체층 내부에 위치하는 하부 소자 분리층, 및
적어도 일부분이 상기 제2 반도체층 내부에 위치하며, 상기 하부 소자 분리층 상의 상부 소자 분리층을 포함하는 것을 특징으로 하는 전력 반도체 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140134472A KR20160040926A (ko) | 2014-10-06 | 2014-10-06 | 전력 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140134472A KR20160040926A (ko) | 2014-10-06 | 2014-10-06 | 전력 반도체 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20160040926A true KR20160040926A (ko) | 2016-04-15 |
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ID=55801755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140134472A KR20160040926A (ko) | 2014-10-06 | 2014-10-06 | 전력 반도체 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20160040926A (ko) |
-
2014
- 2014-10-06 KR KR1020140134472A patent/KR20160040926A/ko active IP Right Grant
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