CN101728390A - 两端子多通道esd器件及其方法 - Google Patents

Abstract

本发明涉及两端子多通道ESD器件及其方法。在一个实施方式中，两端子多通道ESD器件配置成包括齐纳二极管和多个P-N二极管。

Description

两端子多通道ESD器件及其方法

相关申请的交叉引用

本申请涉及题目为“MULTI-CHANNEL ESD DEVICE ANDMETHOD THEREFOR”的、具有200810214420.4的申请序列号、具有共同受让人、公共发明人和发明人Salih等人的以前提交的申请，其由此在这里通过引用被并入。

技术领域

本发明大体涉及电子学，尤其是涉及形成半导体器件的方法及结构。

背景技术

过去，半导体工业利用各种方法和结构来构造静电放电(ESD)保护器件。根据一个国际规范-通常称为IEC 61000-4-2(级2)的国际电工委员会(IEC)规范，希望ESD器件大约在1纳秒内对高输入电压和电流做出响应(IEC的地址在瑞士的3，rue de Varembé，1211Genève 20)。

一些现有的ESD器件使用齐纳二极管和P-N结二极管来试图提供ESD保护。通常，现有的ESD器件必须使低电容与具有尖锐的击穿电压特性折衷。需要尖锐的击穿电压特性为ESD器件提供低箝位电压。在大多数情况下，器件结构具有通常大于约1到6皮法拉的高电容。高电容限制了ESD器件的响应时间。一些现有的ESD器件工作在穿通模式中，穿通模式要求器件有通常小于约2微米厚的非常薄和精确受控的外延层，并要求在外延层中的低掺杂。这些结构通常使精确地控制ESD器件的箝位电压很难，特别是很难控制低箝位电压，例如小于约10伏(10V)的电压。在1999年3月9日发布给Bin Yu等人的美国专利号5,880,511种公开了这样的ESD器件的一个例子。另一ESD器件利用垂直MOS晶体管的体区来在与下面外延层的界面处形成齐纳二极管。用于ESD器件的掺杂分布和深度导致高电容和慢响应时间。此外，很难控制在薄层中的轻掺杂水平，这使控制ESD器件的击穿电压很难。在2007年3月29日出版的发明MadhurBobde的美国专利申请号2007/0073807中公开了这样的ESD器件的例子。

常常希望构造具有两个端子的ESD器件，以便ESD器件可组装在两端子半导体封装中。

因此，期望有一种静电放电(ESD)器件，其具有两个端子，有低电容，有快的响应时间，对正和负ESD事件起反应，具有良好控制的箝位电压，在制造中容易控制，并具有可在从低电压到高电压的范围内控制的箝位电压。

附图说明

图1简要示出根据本发明的静电放电(ESD)保护器件的电路表示的一部分的实施方式；

图2示出根据本发明的图1的ESD器件的实施方式的横截面部分；

图3到图5示出在形成根据本发明的图1的ESD器件的优选方法中的一些步骤的不同的顺序的阶段；

图6是根据本发明的图1到图5的ESD器件的实施方式的一部分的放大平面图；

图7是示出根据本发明的图1到图6的ESD器件的V-I特性的曲线；

图8是示出根据本发明的图1到图7的ESD器件的一些载流子浓度的曲线；

图9是示出根据本发明的图1到图8的ESD器件的可选实施方式的V-I特性的曲线；

图10简要示出又一静电放电(ESD)保护器件的电路表示的一部分的实施方式，其为根据本发明的图1到图8的ESD器件的可选实施方式；

图11是示出根据本发明的图10的ESD器件的V-I特性的曲线；

图12简要示出根据本发明的另一静电放电(ESD)保护器件的电路表示的一部分的实施方式；以及

图13示出根据本发明的图12的ESD器件的实施方式的横截面部分。

为了说明的简洁和清楚，附图中的元件不一定按比例绘制，且不同图中相同的参考数字表示相同的元件。此外，为了描述的简单而省略了公知的步骤和元件的说明与细节。如这里所使用的载流电极表示器件中承载通过该器件的电流的一个元件，如MOS晶体管的源极或漏极、或双极晶体管的集电极或发射极、或二极管的阴极或阳极；而控制电极表示器件中控制通过该器件的电流的元件，如MOS晶体管的栅极或双极晶体管的基极。虽然这些器件在这里被解释为某个N沟道或P沟道器件、或某个N型或P型掺杂区，但本领域中的普通技术人员应该认识到，依照本发明，互补器件也是可能的。本领域中的技术人员应认识到，这里使用的词“在…的期间、在…同时、当…的时候”不是表示一有启动行为就会马上发生行为的准确术语，而是在被初始行为激起的反应之间可能有一些微小但合理的延迟，例如传播延迟。词“大约”或“实质上”的使用意指元件的值具有被预期非常接近于规定值或位置的参数。然而，如在本领域中所公知的，总是存在阻止值或位置确切地如规定的微小变化。本领域中完全确认，直到约10％(且对于半导体掺杂浓度，直到20％)的变化是偏离确切地如所述的理想目标的合理变化。为了附图的清楚，器件结构的掺杂区被示为一般具有直线边缘和精确角度的角。但是，本领域的技术人员理解，由于掺杂物的扩散和活化，掺杂区的边缘一般不是直线，并且角可能不是精确的角度。

具体实施方式

图1简要示出静电放电(ESD)保护器件或ESD器件10的一部分的实施方式，该ESD器件10具有低电容、快响应时间，并可容易作为两端子器件被组装在两端子半导体封装内。器件10包括两个端子-第一端子11和第二端子12，并配置成提供端子11和12之间的双向ESD保护。端子11和12中任一个可为输入端子或输出端子。输出端子通常连接到受器件10保护的另一元件(未示出)。例如，端子11和12可连接在两个电线之间，这两个电线形成两个电子设备之间的通信线或数据传输线，或端子12可用作输出端子并连接到稳压电源(例如5V电源)的高侧，端子11连接到电源的低侧。端子11和12可被连接到两端子半导体封装例如SOD323或SOD923封装的两个端子。将器件10组装到两端子半导体封装中便于使用器件10来代替现有的两端子ESD器件。此外，器件10的配置允许器件10组装到半导体封装中，而与端子11或12中的哪个连接到封装的哪个端子无关。这有利地消除了反向连接的组装错误，从而减少了组装成本并降低了器件10的成本。器件10还配置成在端子11和12之间有低电容。器件10形成为将端子11和12之间形成的最大电压限制到器件10的箝位电压。此外，器件10形成有尖锐的膝点电压或尖锐的击穿电压特性，该特性有助于精确地控制箝位电压的值。低电容有助于给器件10提供快响应时间。器件10包括多个控向二极管通道例如第一控向二极管通道，第一控向二极管通道包括第一控向二极管14、第二控向二极管21和齐纳二极管18。第二控向二极管通道包括第三控向二极管20、第四控向二极管15和齐纳二极管19。器件10还包括被示为二极管85和87的两个背对背二极管。第一控向二极管14具有共同连接到端子11的阳极和连接到齐纳二极管18的阴极的阴极。二极管18的阳极连接到第二控向二极管21的阳极。二极管21的阴极连接到端子12。类似地，第三控向二极管20的阳极连接到端子12和背对背二极管的二极管85的阳极。二极管20的阴极连接到齐纳二极管19的阴极。二极管19的阳极连接到第四控向二极管15的阳极和背对背二极管的二极管87的阳极。二极管87的阴极连接到二极管85的阴极。二极管15的阴极连接到端子11。二极管14、15、20和21形成为具有低电容的P-N结二极管。

如果在端子11上接收到正静电放电(ESD)事件，则端子11相对于端子12被强制到大正电压。大正电压使二极管14和21正向偏置并使二极管18以及二极管15、19和20反向偏置。当端子11和12之间的电压达到器件10的正阈值电压(二极管14和21的正向电压加上二极管18的齐纳电压)时，正电流(Ip)从端子11经过二极管14流到二极管18，并经过二极管18和21流到端子12。二极管18的尖锐的膝点电压使二极管18将在端子11和12之间形成的最大电压快速固定到二极管18的齐纳电压(加上二极管14和21的正向电压)。如果在端子11上接收到负ESD事件，则端子11相对于端子12被强制到大负电压。大负电压使二极管20和15正向偏置并使二极管19以及二极管14、18和21反向偏置。当端子11和12之间的电压达到器件10的负阈值电压(二极管20和15的正向电压加上二极管19的齐纳电压)时，负电流(In)从端子12经过二极管20流到二极管19，并经过二极管19和15流到端子11。二极管19的尖锐的膝点电压使二极管19将在端子11和12之间形成的最大电压快速固定到二极管19的齐纳电压(加上二极管15和20的正向电压)。

图2示出ESD器件10的实施方式的一部分的横截面视图。二极管14、15、18、19、20和21以一般方式用箭头标识。如将在下文中进一步看到的，器件10包括体半导体基底23，在基底23上形成隔离层24。导体层25在层24的表面上形成，以传导电流Ip和In，如将在下文中进一步看到的。隔离层24有助于将电流Ip和In控制在层25内流动，并使二极管14、15、18、19、20和21与体半导体基底23隔离。半导体层33在层25上形成，以帮助形成二极管14、15、20和21。半导体区29在形成层33的掺杂物和层25的掺杂物的界面附近形成，以便帮助形成二极管18和19。

图3到图5示出在形成器件10的优选方法中的一些步骤的不同的顺序的阶段。参考图3，在该优选实施方式中，体半导体基底23具有P型传导性，且通常具有大约1X10¹⁹atoms/cm³且优选地在大约1X10¹⁹和1X10²¹atoms/cm³之间的掺杂浓度。隔离层24优选地在基底23的表面上形成为N型外延层。层25在层24的表面上形成为P型外延层。层25的表面中将形成半导体区29的部分75掺杂有可在层25的表面上形成N型掺杂区的掺杂物。

参考图4，在部分75被掺杂之后，层33在层25的表面上形成为N型外延层。在层33的形成期间，部分75中的掺杂物通常被激活以在层25和33之间的界面处形成掺杂的半导体区29。区29可延伸到层33和25中，或可在其它位置上形成，只要区29与例如层33形成P-N结。

随后，形成多个阻挡结构，例如隔离槽35、36、37和38(图2)，以便将层33中形成每个二极管14、15、20和21的部分彼此隔离。这些阻挡结构具有的周界(例如在层33的表面处并垂直延伸到层33中的周界)围绕每个相应的二极管并防止电流从二极管14、15、20和21的任何一个横向流通过层33，并迫使在这些二极管之间流动的任何横向电流出现在层25内。为了形成隔离槽35、36、37和38，掩模76例如二氧化硅或氮化硅层在层33上形成并被图案化，以形成开口77，槽35、36、37和38将在该开口处形成。开口77用于形成延伸通过层33并进入层25的开口。槽35和37的开口也延伸通过区29而进入层25，使得槽35和37可减小横向通过二极管18和19之间的区29的传导，并减小与二极管15或21中的任一个的传导。此外，槽35和37将区29分成将形成区29和层25之间的分开的P-N结的分开的区，从而使用区29来形成两个齐纳二极管18和19。在一些实施方式中，电解质衬里30例如二氧化硅可沿着槽35、36、37和38的开口的侧壁和底部形成。在其它实施方式中，沿着槽35、36、37和38的开口的底部除去(或不形成)电解质衬里。衬里30有助于将每个槽35、36、37和38形成为隔离槽。为了附图的清楚起见，衬里30被示为沿着开口的侧面的线。

图5示出在该方法中随后的步骤之后的器件10。在形成槽35、36、37和38的开口之后，通常除去掩模76(图4)。其后，槽35、36、37和38的开口被填充有导体例如掺杂的多晶硅，以将开口形成为槽35、36、37和38。在一些实施方式中，可能必须在开口内形成导体材料之后使层33的表面平面化。形成槽35、36、37和38的方法对本领域的技术人员是公知的。因为槽35和37延伸通过区29，它们也减小了对准容差，并使可靠地制造器件10更容易。每个槽35、36、37和38优选地形成为多连通域，例如圆或封闭多边形，其周界具有包围层33的一部分的开口，因此，每个槽35、36、37和38可被视为多连通域。在多边形的情况下，封闭多边形的角优选地是圆的。槽35、36、37和38每个都围绕层33中将形成相应的二极管14、15、20和21的那个部分。每个槽35、36、37和38可被视为最小化器件10的被封闭部分和其它部分之间的电耦合的阻挡结构。

参考图2和图5，随后形成导体槽或导体60和阻挡结构例如隔离槽57(图2)。该阻挡结构使器件10的二极管14、15和18-21与导体60隔离并与掺杂区63隔离。这阻止横向电流通过层24、25和33中的任何一个从这些二极管的任何一个流到导体60(或区63)。如将在下文中进一步看到的，槽57用作隔离槽，其也阻止电流Ip和In在横向流过层25时绕过电流预计将流经的二极管。导体60便于形成从层33的顶表面到基底23的电连接。为了形成槽57和导体60，通常应用并图案化另一掩模79，以形成掩模79内的开口80，槽57和导体60将在该开口80形成。掩模79通常类似于掩模76。开口80用于形成从层33的表面延伸而通过层33、层25、层24并进入基底23的开口。电解质衬里58沿着槽57的开口的侧壁而不是底部形成，以阻止槽57与层24、25和33电连接。在一些实施方式中，衬里58也可在开口的底部中形成。类似的电解质衬里61沿着导体60的开口的侧壁而不是底部形成，以阻止导体60与层24、25和33电连接。衬里61不在开口的底部中形成，以便导体60可与基底23电接触。导体60的数量被选择成提供与基底23的电连接的期望电阻率。本领域的技术人员应认识到，通常通过形成电介质例如二氧化硅来在侧壁和底部上形成衬里58和61，且可使用单独的步骤移除底部的部分。

再次参考图2，可随后移除掩模79，且导体例如掺杂的多晶硅在槽57和导体60的开口内形成，以将开口形成为槽57和导体60。如果掺杂的半导体材料用于在槽57和导体60内的导体，则掺杂的半导体材料优选地被掺杂为与基底23相同的传导性，以便形成与其的电连接。然而，可使用其它掺杂类型。层33的表面可能在开口内形成导体之后必须被再次平面化。槽57形成为多连通域(例如圆或封闭多边形)，且其周界包围层33中二极管14、15、18、19、20和21将形成的部分。在多边形的情况下，角优选地是圆的。

随后，例如通过形成在表面上的并延伸到层33中的掺杂区来形成二极管14、15、20和21。二极管14包括在层33的表面上形成的具有与层33相反的传导性的掺杂区42。类似地，二极管20包括在层33的表面上形成的具有与层33相反的传导性的掺杂区48。二极管14和20由层33与相应的区42和48之间P-N结形成。区42和48形成为延伸到层33中并上覆于区29，使得区42和48，因而二极管14和20电连接到区29的分开的部分，以形成与二极管18和19的电连接。区42和48通常设置成使得每个区42和48的周界，例如在层33的表面处形成的周界被相应的槽35和37完全包围。优选地，每个槽35和37是在相应的区42和48周围形成的一个连续的槽。因为槽35和37延伸通过层33，它们减少了在区42和48附近的层33的量，从而有助于减小二极管14和20的电容。槽35和37也减小了二极管14和20之间的相互作用。

二极管15和21每个都由在层33和层25的界面处的P-N结形成并在相应的槽36和38所围绕的区内。掺杂区49在层33中形成，并被槽38包围，具有与层33相同的传导性，以便形成用于电接触层33中形成二极管21的部分的接触区。类似地，掺杂区41在层33中形成，并被槽36包围，具有与层33相同的传导性，以便形成用于电接触层33中形成二极管15的部分的接触区。区41和49在层33的表面上形成，并优选地延伸与区42和48大约相同的距离而进入层33中。然而，区41和49不覆盖在区29上面。区41设置成使得区41的周界，例如在层33的表面处的周界被槽36完全包围，且区49设置成使得区49的周界，例如在层33的表面处的周界被槽38完全包围。每个槽37和38优选地形成为一个连续的槽。

另一掺杂区63在层33的表面上形成，以覆盖并优选地邻接导体60，以便形成与导体槽60的电连接。区63形成有与基底23相同的传导性，以便区6形成通过槽60到基底23的传导路径。优选地，导体槽60的开口的顶部从区63内的导体60的部分移除了电解质衬里，以便于形成其间的低电阻电连接。区42、48和63可在同时一起形成。区41和49可在同时一起形成。如可从图2中看到的，二极管85由基底23和层24以及其间的界面形成，而二极管87由层23和24以及其间的界面形成。

随后，电介质51可在层33的表面上形成。开口通常穿过电介质51形成，以暴露区41、42、48、49和63的部分。通常应用导体52来产生与两个区41和42的电接触。通常应用导体53来产生与区48、49和63的电接触。本领域技术人员应认识到，可省略区63，且导体52可直接接触在导体60内的导体材料。通常导体52和53随后连接到相应的端子11和12。因为器件10的ESD电流不通过基底23的底表面，通常不对其应用导体。因此，器件10具有两个端子，其通常连接到半导体封装的两个端子以形成单个ESD器件。在其它实施方式中，器件10的端子11和12可连接到例如在多个芯片半导体封装中的其它器件，以形成不同的器件。

回来参考图1和图2，当器件10在端子11上接收相对于端子12的正ESD电压时，二极管14、18和21被正向偏置，而二极管15、19和20被反向偏置。作为结果，电流Ip开始从端子11流到区42处的二极管14的阳极，经过二极管14在区42和层33之间的界面处的P-N结，并到达被槽35包围的层33的部分中的二极管14的阴极。电流Ip继续经过层33并到达区29处的二极管18的阴极，并经过在槽35所包围的区29的部分和层25的邻接部分的界面处形成的二极管18的P-N结。因为层25的该邻接部分形成二极管18的阴极，电流Ip流入层25中。因为基底23通过导体60偏置，基底23在层25和层24之间的界面处形成反向偏置的P-N结，这阻止电流Ip流入层24和基底23中。此外，槽57将电流Ip约束为保持在层25被槽57包围的部分内。因此，电流Ip通过层25流到由层25的部分形成的二极管21的阴极，层25的该部分与槽38所包围的层33的部分邻接。电流Ip流经层25和槽38所包围的层33的界面处的二极管21的P-N结，并继续流到由层33形成的二极管21的阳极。电流Ip继续通过层33到区49和端子12。可看到，层24形成阻止电流Ip流到基底23的隔离层，而层25形成在二极管18和21之间传导电流的导体层。因此，层25将二极管18的阳极电连接到二极管21的阳极，且层33将二极管14的阴极连接到二极管18的阴极。

图6是器件10的实施方式的一部分的放大平面图。图6示出没有电介质51以及导体52和53的器件10，以便示出层33的表面。对于图6的实施方式，器件10包括两个二极管15和两个二极管21。平面图示出多连通域配置槽35、36、37、38和57。例如，槽35、37和57形成为具有圆角的封闭多边形，而槽36和38形成为圆。导体60示出，导体60没有形成到封闭多边形中，而是在器件10的结构的一端处形成，以便形成与基底23的接触。一般，导体60接近于二极管20和21形成，以便于形成与导体60以及二极管20和21的全部电接触的导体53。

当器件10在端子11上接收相对于端子12的负电压时，二极管20、19和15被正向偏置，而二极管14、18和21被反向偏置。作为结果，电流In开始从端子12流到区48处的二极管20的阳极，经过在区48和层33之间的界面处的二极管20的P-N结，并到达被槽37包围的层33的部分中的二极管20的阴极。电流In继续经过层33并到达区29处的二极管19的阴极，并经过在槽37所包围的区29的部分和层25的邻接部分的界面处形成的二极管19的P-N结。因为层25的该邻接部分形成二极管19的阴极，电流In流入层25中。基底23再次通过导体60偏置并在层25和层24之间的界面处形成反向偏置的P-N结，这阻止电流In流入层24和基底23中。此外，槽57将电流In约束为保持在被槽57包围的层25的部分内。因此，电流In通过层25流到由层25的部分形成的二极管15的阴极，层25的该部分与槽36所包围的层33的部分邻接。电流In在层25和槽36所包围的层33的部分的界面处流经二极管15的P-N结，并继续流到由层33形成的二极管15的阳极。电流In继续通过层33到区41和端子11。层24形成阻止电流In流到基底23的隔离层，而层25形成在二极管20和15之间传导电流的导体层。因此，层25将二极管15的阳极电连接到二极管19的阳极，且层33将二极管20的阴极连接到二极管19的阴极。注意，对于正和负ESD放电事件，ESD电流流入和流出层25和33的顶表面。ESD电流不流经或甚至不流入基底23。此外，可看到，槽57将电流Ip和In限制为流经层25被槽57所包围的部分。此外，槽57阻止形成区63经过层33到层24的短路。这样的短路将使端子12短路到二极管21和19的阳极。

层24的薄层电阻率或Gummel数由层24内的载流子浓度和层24的厚度控制。控制相对于层25的薄层电阻率的层24的薄层电阻率，以帮助阻止允许由层25、24和基底23形成的寄生双极晶体管。优选地，层24的载流子浓度在大约1E15atoms/cm³和1E17atoms/cm³之间，厚度大约为2到20微米。在一个示例性实施方式中，层25形成有大约2到10微米的厚度和大约1E19atoms/cm³的掺杂浓度，以便便于二极管18和21之间的有效载流子传导。由于这些掺杂关系，在器件10的该实施方式中，二极管85和87通常不传导电流。

图7是示出器件10的V-I特性的曲线。横坐标表示相对于端子12施加到端子11的电压，而纵坐标表示通过器件10的电流。曲线67示出V-I特性。因为层24被形成来阻止启用在基底23与层24和25之间的寄生双极晶体管，器件10的V-I特性曲线具有尖锐的膝点电压，且实质上对正和负ESD放电事件是对称的，如曲线68所示。

此外，器件10的结构形成有低电容。当器件10不传导时，该低电容允许在器件10所连接的数据传输线上的快速数据传输，而器件10的电容不干扰该数据传输。在正常操作中，器件10例如通过对端子11施加大约1伏(1V)并对端子12施加地参考电压而被偏置到正常工作电压，例如在大约1伏(1V)和二极管18或19的齐纳电压之间的电压。由于在下文中描述的器件10的特性，当端子11和12之间的电压在该正常工作电压上变化时，器件10的电容保持低。然而，通常以施加在器件两端的零伏指定ESD器件的电容。该零电压条件通常称为零偏置条件。如将在下文中进一步看到的，在该零偏置条件时，下文描述的器件10的低电容特征形成二极管14、15、20和21的非常低的电容值。因为在端子11和12之间有两个平行的路径，每个路径的电容值是每个路径中的电容的相加的结果。第一路径包括串联的二极管14、18和21的电容。因为串联电容器的电容小于最小的电容器的电容，于是第一路径的电容小于二极管14、18或21中任一个的电容。器件10被形成为使得二极管14和21的零偏置电容非常小，如将在下文中进一步看到的。类似地，包括二极管20、19和15的第二路径的电容也非常小。两个路径的总相加值形成器件10的小的零偏置电容。

图8是示出器件10的一个示例性实施方式的一部分的载流子浓度分布的曲线。横坐标表示从层33的表面进入器件10的深度，而纵坐标表示载流子浓度的增加的值。曲线68示出器件10的载流子浓度，其由从端子11施加到端子12的正偏置产生(例如通过正ESD事件)。该描述参考图1、图2和图7。为了有助于形成具有尖锐的膝点电压的器件10，层25的优选实施方式形成有P型传导性，并通常具有大约1X10¹⁹atoms/cm³且优选地在大约1X10¹⁹和1X10²¹atoms/cm³之间的掺杂浓度。半导体区29形成为N型区，其对于大约2到10伏的箝位电压具有大约1X10¹⁹atoms/cm³且优选地在大约1X10¹⁹和1X10²¹atoms/cm³之间的峰值掺杂浓度。为了有助于形成器件10的低零偏置电压，层24的优选实施方式(图2)形成有N型传导性，并通常具有大约1X10¹⁶atoms/cm³且优选地在大约1X10¹⁵和1X10¹⁷atoms/cm³之间的掺杂浓度。此外，区29的厚度优选地在大约1和3微米之间。由于区29和层25的高掺杂浓度，当器件10接收从端子11到端子12之间的正电压时，耗尽区被限制到在层25的界面附近的区29和层25内的小区域。载流子和掺杂物的此高浓度给齐纳二极管18和19提供了非常尖锐的过渡或膝点电压，并允许对二极管18和19的击穿电压或齐纳电压的非常精确的控制。二极管18和19的击穿电压或齐纳电压可通过改变区29和/或层25的载流子浓度或载流子分布来调节。这允许精确地控制对特定应用的击穿电压，例如对5或12或24伏的击穿电压应用。

层33优选地形成有较低的峰值掺杂浓度，其至少比区29的掺杂浓度小一个数量级，并通常在大约1E13和1E17atoms/cm³之间。

区42和48的峰值掺杂浓度通常大于层33的峰值掺杂浓度，并优选地大约等于层25的峰值掺杂浓度。区42和48通常形成为从表面到层33内延伸不大于大约2微米并优选地大约为0.1到2微米的距离。在区42和层33之间以及也在区48和层33之间的差异大的掺杂浓度以及区42和48的浅深度有助于给相应的二极管14和20提供非常小的零偏置电容。二极管14和20的这个非常小的零偏置电容有助于形成如前所示的器件10的小的零偏置电容。每个二极管14、18、20和21在零偏置时的电容通常小于大约0.5皮法拉，且二极管14、18、20和21的等效串联电容形成大约为0.2皮法拉且优选地不大于约0.01皮法拉的器件10的电容。

因为槽36和38延伸通过层33，它们减小了在位于相应的区41和49之下的层25和33的部分之间形成的P-N结的面积，从而有助于减小相应的二极管15和21的电容。在优选实施方式中，区41和49的峰值掺杂浓度大于层33的峰值掺杂浓度并优选地大约等于层29的峰值掺杂浓度。

区42和48通常与区29分开一段距离，这有助于最小化二极管15和21的电容。间隔通常为大约2到20微米。层33在区42和29之间以及在区48和29之间的部分形成相应的二极管14和20的漂移区。层33的漂移区的厚度为至少大约2微米，以便减少寄生晶体管的形成并确保器件10不工作在穿通工作区中。如可看到的，器件10通常没有具有与层25相同的传导性并位于二极管14和区29之间因而在区42和29之间的掺杂区。

器件10在零偏置时的电容通常小于大约0.5皮法拉，且器件10的等效串联电容为大约0.3皮法拉且优选地不大于约0.1皮法拉。

当器件10在端子11上接收相对于端子12的正电压时，二极管20和15被反向偏置，而二极管14和21被正向偏置。由于反向偏置所形成的耗尽区，层33中的载流子密度从零偏置条件进一步减少，这有助于进一步减小器件10的等效串联电容。这允许电容甚至在偏置电压的增加时而为低。事实上，与单个二极管不同，器件10具有实质上恒定的电容。由于器件10的对称性，电容对在端子11和12之间施加的正和负电压都是恒定的。此无变化的电容分布对低于器件10的齐纳电压的电压持续。作为对比，单个二极管具有在反向偏置之下的低电容，在零电压处相对高的电容，以及以正向偏置的平方增加的电容。

当静电放电出现时，通常有在一段短时间内出现的大的电压和电流尖峰。通常，峰值电流和峰值电压出现在几纳秒的时期内，一般小于2纳秒(2nsec.)，并可能只持续大约1纳秒(1nsec.)。电流通常在一般大约20纳秒的另一时间间隔内降低到稳定水平，并在另一20到40纳秒内缓慢降低。电流的峰值可在1到30安培(amp)之间，且峰值电压可在2000和30000伏之间。器件10的元件的尺寸和响应时间优选地配置成在峰值电压的时间间隔期间对电压做出反应，并传导峰值电流。在端子11和12之间的ESD事件期间，二极管14和21串联连接，或者二极管15和20串联连接，有效电容是总的串联电容。因为串联电容导致小于最小电容的电容，所以低电容确保器件10的电容对器件10足够低，以在峰值ESD电压和电流期间对ESD事件做出反应并传导电流。

图9是示出器件10的可选实施方式的电流-电压(I-V)特性的曲线。横坐标表示相对于端子11施加到端子12的电压，而纵坐标表示通过器件10的可选实施方式的电流。曲线88示出I-V特性。在器件10的该可选实施方式中，层24的薄层电阻率增加，以便便于启动可在基底23与层25和24之间形成的寄生双极晶体管。允许寄生双极晶体管启动形成从层25到基底23的电流流动路径，并允许电流从端子12流到二极管15和21的阳极。启动寄生双极晶体管改变了V-I特性，且使该可选实施方式的器件10形成有快反向(snap-back)并与闸流管类似地起作用。注意，在层24的此掺杂浓度下，当端子11和12之间的电压差增加时，寄生双极晶体管被启动并将层25短路到基底23，从而允许电流从层25流到基底23并通过导体60到达端子12，导致快反向特性。

在某些应用中，能够经得起大浪涌电流可能是有利的。由于快反向特性，器件85将提供通过双极晶体管的高浪涌电流和ESD保护。注意，该寄生双极晶体管在通过传导槽60短路到基底23的端子12的侧面上形成。因此，器件10的该可选实施方式是不对称的，因为快反向只在电流-电压特性曲线的正侧上，端子12被指定为阳极。在该配置中阴极侧仍然阻挡。

图10简要示出静电放电(ESD)保护器件或ESD器件90的一部分的实施方式，其为图1到图9描述的器件10的另一可选实施方式。器件90类似于器件10，除了层29或层33的薄层电阻率较大，以便增加由层29和33形成的基极区中的增益并便于启动可在区42、层33(以及区29)和层25之间形成的另一寄生双极晶体管。启动该寄生双极晶体管改变了V-I特性，并使器件90在齐纳二极管18和二极管14之间形成有快反向，使器件10与闸流管类似地起作用。

图11是示出器件90的电流-电压I-V特性的曲线。横坐标表示相对于端子11施加到端子12的电压，而纵坐标表示通过器件85的电流。曲线94示出I-V特性。注意，在层33的此掺杂浓度下，当端子11和12之间的电压差增加时，寄生双极晶体管被启动并将层33短路到层24，因而短路到基底23，从而允许电流从端子12通过导体60流到基底23，接着通过层25和24到达层33和端子11。如可从曲线94看到的，器件90是对称的器件并在I-V特性曲线的两侧上有快反向。

本领域技术人员应认识到，层24和23以及层24和29都可被掺杂为实现两个寄生双极晶体管。这对两个电流方向形成具有快反向特性的对称双向器件，类似于双向闸流管。

图12简要示出静电放电(ESD)保护器件或ESD器件100的一部分的实施方式，其为在图9-11的说明中描述的器件10或90的可选实施方式。器件100类似于器件10和90，除了器件100具有单个二极管103，而不是相应的器件10和90的背对背二极管85、87和91。将器件100配置成具有与二极管15并联并与二极管21并联连接的二极管103提高了器件100的V-I特性曲线的对称性。

图13示出ESD器件100的一部分的横截面视图。器件100类似于器件10和90，除了器件100具有基底105，基底105具有与层24相同的掺杂类型。因此，在优选实施方式中，基底105和层104都是N型。因为基底105和层24是相同的掺杂类型，所以在基底105和层24之间没有P-N结，因此二极管103是由层24和层25之间的P-N结形成的单个二极管。基底105的掺杂浓度实质上与基底23的掺杂浓度相同。形成具有单个二极管103的器件100提高了器件100的对称性。

鉴于上述全部内容，显然公开的是一种新的器件和方法。连同其它特征包括的是形成一种ESD器件，其具有在ESD器件的二极管和器件所形成的基底之间形成的隔离层。隔离层从基底隔离二极管，并便于将ESD器件形成为两端子器件。在二极管下面形成导体层便于形成横向电流路径，以将二极管的阳极互连在一起。此外，形成围绕每个二极管的阻挡结构迫使横向电流出现在导体层内，并阻止可能使二极管短接在一起的横向电流。形成垂直导体以便于形成与基底的电连接有助于将器件配置成从两个端子操作。形成另一阻挡结构以将二极管从垂直导体隔离开，有助于防止从二极管到ESD器件的端子的短路。此外，ESD器件通常具有高度掺杂的P型基底、形成二极管的轻度掺杂的N型层、以及设置成与轻度掺杂的N型层的一部分相邻以便形成齐纳二极管的高度掺杂的N型层。还包括的是上覆于高度掺杂的N型层以便形成P-N结二极管的高度掺杂的P型层。掺杂浓度和厚度导致可在少于1纳秒(1nsec.)内对ESD事件做出反应的ESD器件。

虽然用特定的优选实施方式描述了本发明的主题，但显然对半导体领域的技术人员来说许多替换和变化是明显的。例如，所有的掺杂类型可被颠倒。隔离层24可为提供层25和基底33之间的隔离的任何类型的层，包括半导体电介质，例如二氧化硅。虽然半导体区29被描述为通过掺杂外延层的一部分形成，区29可由各种公知技术形成。此外，对隔离层24描述的掺杂可由充分抑制或减小层24内的载流子寿命以禁止启动双极晶体管的其它技术代替。虽然器件在这里被描述为在硅基底上形成，本领域技术人员应认识到，可使用其它半导体材料，包括砷化镓、碳化硅、氮化镓和其它半导体材料。此外，为描述清楚而始终使用“连接”这个词，但是，其被规定为与词“耦合”具有相同的含义。相应地，“连接”应被解释为包括直接连接或间接连接。

Claims (10)

1.一种ESD器件，包括：

具有第一传导类型并具有第一掺杂浓度的半导体基底，所述半导体基底具有第一表面和第二表面；

在所述半导体基底的所述第一表面上的第二传导类型的第一半导体层，所述第一半导体层具有与所述半导体基底的所述第一表面相对的第一表面并具有第二掺杂浓度；

在所述第一半导体层的第一表面上的第一传导类型的第二半导体层，所述第二半导体层具有与所述第一半导体层的第一表面相对的第一表面并具有第三掺杂浓度；

在所述第二半导体层的第一表面上的第二传导类型的第三半导体层，所述第三半导体层具有与所述第二半导体层的第一表面相对的第一表面并具有第四掺杂浓度；

位于所述第三半导体层的第一部分和所述第二半导体层的第一表面之间的第二传导类型的第一半导体区，所述第一半导体区形成具有所述第二半导体层的掺杂物的齐纳二极管；

形成为第一多连通域的第一隔离槽，所述第一多连通域具有周界并从所述第三半导体层的第一表面延伸到所述半导体基底中，其中所述周界至少围绕所述第三半导体层的第一部分；以及

在所述第三半导体层的第一部分中形成的多个二极管。

2.如权利要求1所述的ESD器件，进一步包括从所述半导体基底内至少延伸到所述第三半导体层中的多个导体，其中所述多个导体在所述第一隔离槽的周界的外部。

3.如权利要求1所述的ESD器件，其中所述多个二极管包括第一P-N二极管，所述第一P-N二极管在所述第三半导体层的第一表面上形成为第一掺杂区并上覆于所述第一半导体区的第一部分；以及

第二P-N二极管，其在所述第三半导体层和所述第二半导体层之间的界面处形成。

4.如权利要求1所述的ESD器件，其中所述ESD器件没有位于所述多个P-N二极管和所述第一半导体区之间的第一传导类型的掺杂区。

5.一种形成ESD器件的方法，包括：

提供具有第一表面和第二表面的半导体基底；

在所述半导体基底的第一表面上形成隔离层，所述隔离层具有与所述半导体基底的第一表面相对的第一表面；

形成位于所述隔离层的第一表面上并具有与所述半导体层的第一表面相对的第一表面的导体层，其中所述隔离层禁止电流从所述导体层流入所述半导体基底；

在所述导体层的第一表面上形成第一传导类型的半导体层，所述半导体层具有与所述导体层的第一表面相对的第一表面，其中所述导体层将电流从所述半导体层横向传导通过所述导体层；

形成位于所述半导体层的第一部分和所述导体层的第一表面之间的第一半导体区；

形成从所述半导体层的第一表面延伸到所述半导体基底中的第一阻挡结构，其中所述阻挡结构的周界至少包围所述半导体层的第一部分；

在所述半导体层的第一部分中形成多个二极管，其中所述多个二极管的一部分上覆于所述第一半导体区；以及

形成从所述半导体层延伸到所述半导体基底中的导体以提供与所述半导体基底的电连接，其中所述导体在所述第一阻挡结构的周界的外部。

6.如权利要求5所述的方法，其中形成第一阻挡结构的步骤包括：形成隔离槽且在所述隔离槽的侧壁上而不是在所述隔离槽的底部上具有绝缘体，以及用导体填充所述隔离槽，其中所述隔离槽的周界形成为围绕所述半导体层的第一部分的多连通域。

7.如权利要求5所述的方法，其中形成从所述半导体层延伸到所述半导体基底中的导体的步骤包括：形成从所述半导体层的第一表面延伸到所述半导体基底中的多个开口，在所述多个开口的侧壁上而不在所述多个开口的底部上形成绝缘体，以及用导体填充所述多个开口。

8.一种形成ESD器件的方法，包括：

形成上覆于半导体基底的第一半导体层；

形成多个二极管，且使每个二极管的至少一部分在所述第一半导体层内；以及

形成延伸通过所述第一半导体层的多个第一阻挡结构，其中所述多个第一阻挡结构的分开的阻挡结构围绕所述多个二极管中的每个二极管的周界，以禁止电流在所述多个二极管之间横向流过所述第一半导体层。

9.如权利要求8所述的方法，进一步包括：形成从所述第一半导体层延伸到所述半导体基底中的导体；以及形成延伸通过所述第一半导体层并进入所述半导体基底的第二阻挡结构，其中所述第二阻挡结构的周界围绕所述多个二极管并围绕所述多个第一阻挡结构，其中所述导体在所述第二阻挡结构的周界的外部。

10.如权利要求8所述的方法，进一步包括将所述半导体基底、所述隔离层和所述第一半导体层形成为具有第一传导类型，以及将所述导体层形成为具有第二传导类型。

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