CN115312512A - 二极管触发的可控硅器件和集成电路 - Google Patents
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Abstract
本发明实施例提供一种二极管触发的可控硅器件和集成电路，二极管触发的可控硅器件包括：第一N型掺杂区和第一P型掺杂区构成第一二极管；第二N型掺杂区和第二P型掺杂区构成第二二极管，第一二极管的负极和第二二极管的正极电连接，第三N型掺杂区、第一P型阱和第二N型掺杂区构成寄生NPN型双极晶体管；第一P型阱、栅极、第二N型掺杂区和第三N型掺杂区构成NMOS管；第二N型掺杂区和第三二极管的正极电连接，第三二极管的正极和NPN型双极晶体管的基极电连接，第一P型掺杂区、第三N型掺杂区和PNP型双极晶体管的发射极电连接阳极；NPN型双极晶体管的发射极和NMOS管的栅极电连接阴极。本发明实施例有利于快速开启可控硅器件。
Description
技术领域
本发明实施例涉及集成电路静电放电防护领域，特别涉及一种二极管触发的可控硅器件和集成电路。
背景技术
静电放电是自然界普遍存在的一种现象，对于集成电路的可靠性问题有着不可忽视的影响。尤其是随着器件尺寸越来越小，氧化层越来越薄，集成电路的静电放电保护的难度越来越大，简单的静电释放(ESD，Electro-Static discharge)防护措施己经不能满足现有集成电路对于静电放电的防护要求。因此，研制新型的防护电路就尤为重要。
静电保护器件的类型主要包括二极管、三极管、场效应管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOS)以及可控硅器件(Silicon ControlledRectifier，SCR)。在这些器件中，SCR器件具有最高的单位面积放电能力，即最高的鲁棒性，但是，基本型SCR器件的一个主要缺点是触发电压太高，因此一般需要增加额外的辅助触发电路来降低触发电压。这其中最常用的是二极管触发的可控硅器件(Diode triggeredSCR，DTSCR)。
但是现有的二极管触发的可控硅器件的开启速度较慢，影响静电放电防护电路的效果，如何提高二极管触发的可控硅器件的开启速度，成为本领域技术人员亟须解决的问题。
发明内容
本发明实施例提供一种二极管触发的可控硅器件和集成电路，有利于解决二极管触发的可控硅器件开启速度较慢的问题。
为解决上述问题，本发明实施例提供一种二极管触发的可控硅器件，包括：衬底；第一N型阱，所述第一N型阱位于所述衬底内，所述第一N型阱上表面具有间隔设置的第一N型掺杂区和第一P型掺杂区，且所述衬底露出所述第一N型掺杂区的顶面和所述第一P型掺杂区的顶面，所述第一N型掺杂区和所述第一P型掺杂区构成第一二极管；第一P型阱，所述第一P型阱位于所述衬底内，且所述第一P型阱与所述第一N型阱间隔设置；所述第一P型阱上表面具有间隔设置的第二N型掺杂区、第二P型掺杂区和第三N型掺杂区，所述衬底露出所述第二N型掺杂区的顶面、所述第二P型掺杂区的顶面以及所述第三N型掺杂区的顶面，所述第二N型掺杂区和所述第二P型掺杂区构成第二二极管，所述第一二极管的负极和所述第二二极管的正极电连接，所述第三N型掺杂区、所述第一P型阱和所述第二N型掺杂区构成寄生NPN型双极晶体管；栅极，所述栅极位于所述第二N型掺杂区与所述第三N型掺杂区之间的所述第一P型阱的上表面，所述第一P型阱、所述栅极、所述第二N型掺杂区和所述第三N型掺杂区构成NMOS管；所述衬底内还包括：第三二极管、NPN型双极晶体管和PNP型双极晶体管，所述第二N型掺杂区和所述第三二极管的正极电连接，所述第三二极管的正极和所述NPN型双极晶体管的基极电连接，所述NPN型双极晶体管的集电极和所述PNP型双极晶体管的基极电连接，所述NPN型双极晶体管的基极和所述PNP型双极晶体管的集电极电连接；所述第一P型掺杂区、所述第三N型掺杂区和所述PNP型双极晶体管的发射极电连接阳极；所述NPN型双极晶体管的发射极和所述NMOS管的所述栅极电连接阴极。
另外，所述衬底内还包括：相邻设置的第二P型阱和第二N型阱，所述第二N型阱和所述第一P型阱相邻设置；所述第二P型阱上表面具有间隔设置的第三P型掺杂区和第四N型掺杂区，且所述衬底露出所述第三P型掺杂区的顶面以及所述第四N型掺杂区的顶面，所述第三P型掺杂区和所述第四N型掺杂区构成所述第三二极管；所述第二N型阱上表面具有第四P型掺杂区，所述第四P型掺杂区和所述第四N型掺杂区间隔设置，且所述衬底露出所述第四P型掺杂区的顶面；所述第四N型掺杂区、所述第二P型阱和所述第二N型阱构成所述NPN型双极晶体管；所述第四P型掺杂区、所述第二N型阱和所述第二P型阱构成所述PNP型双极晶体管。
另外，所述第二N型掺杂区和所述第三二极管的正极电连接具体为：所述第二N型掺杂区电连接所述第三P型掺杂区。
另外，所述PNP型双极晶体管的发射极电连接阳极具体为：所述第四P型掺杂区电连接所述阳极。
另外，所述NPN型双极晶体管的发射极电连接阴极具体为：所述第四N型掺杂区电连接所述阴极。
另外，所述第三N型掺杂区还位于所述第二N型阱上表面，所述第三N型掺杂区与所述第四P型掺杂区隔离设置。
另外，所述第一二极管的负极和所述第二二极管的正极电连接具体为：所述第一N型掺杂区电连接所述第二P型掺杂区。
另外，所述衬底内还包括：相邻的第三N型阱和第三P型阱，所述第三N型阱和所述第三P型阱位于所述第一P型阱和所述第一N型阱之间，所述第三N型阱靠近所述第一P型阱，所述第三P型阱靠近所述第一N型阱。
另外，所述衬底内还包括第四N型阱和N型深阱，所述第四N型阱与所述第二P型阱相邻设置，且所述第四N型阱远离所述第二N型阱；所述N型深阱位于所述第四N型阱下表面、所述第二P型阱下表面、所述第二N型阱下表面、所述第一P型阱下表面和所述第三N型阱的下表面；所述第四N型阱、所述N型深阱和所述第三N型阱用于将所述第一P型阱和所述第二P型阱与所述衬底隔离。
另外，所述衬底内还包括：P型保护环，所述P型保护环与所述第一P型掺杂区和所述第三P型掺杂区间隔设置，且所述衬底露出所述P型保护环；所述P型保护环电连接所述阴极。
另外，在垂直于所述衬底侧壁的方向上，所述第一N型掺杂区的宽度、所述第一P型掺杂区的宽度、所述第二N型掺杂区的宽度和所述第二P型掺杂区的宽度相同。
另外，在垂直于所述衬底侧壁的方向上，所述第三N型掺杂区的宽度是所述第一N型掺杂区宽度的二倍。
本发明实施例还提供一种集成电路，包括：触发二极管电路，所述触发二极管电路包括：第一二极管、第二二极管和第三二极管；所述第一二极管的正极电连接阳极，所述第一二极管的负极电连接所述第二二极管的正极，所述第二二极管的负极电连接所述第三二极管的正极，所述第三二极管的负极电连接阴极；电流放大电路，所述电流放大电路包括：NMOS管、寄生NPN型双极晶体管和所述第三二极管；所述NMOS管的漏极和所述寄生NPN型双极晶体管的集电极电连接，所述NMOS管的源极和所述寄生NPN型双极晶体管的发射极电连接，所述NMOS管的漏极和所述寄生NPN型双极晶体管的集电极电连接所述阳极，所述NMOS管的源极和所述寄生NPN型双极晶体管的发射极电连接所述第三二极管的正极；所述寄生NPN型双极晶体管的基极电连接所述第二二极管的正极，所述NMOS管的栅极电连接所述阴极；可控硅电路，所述可控硅电路包括：电连接的NPN型双极晶体管和PNP型双极晶体管；所述第三二极管的正极电连接所述NPN型双极晶体管的基极，所述PNP型双极晶体管的发射极电连接所述阳极，所述NPN型双极晶体管的发射极电连接所述阴极。
另外，所述PNP型双极晶体管的基极电连接所述NPN型双极晶体管的集电极；所述PNP型双极晶体管的集电极电连接所述NPN型双极晶体管的基极。
另外，所述寄生NPN型双极晶体管的基极电连接所述第二二极管的正极具体为：所述寄生NPN型双极晶体管的基极和所述寄生NPN型双极晶体管的的发射极构成所述第二二极管，其中，所述寄生NPN型双极晶体管的基极为所述第二二极管的正极，所述寄生NPN型双极晶体管的发射极为所述第二二极管的负极。
另外，所述第三二极管的正极电连接所述NPN型双极晶体管的基极具体为：所述NPN型双极晶体管的基极和所述NPN型双极晶体管的发射极构成所述第三二极管，其中，所述NPN型双极晶体管的基极为所述第三二极管的正极，所述NPN型双极晶体管的发射极为所述第三二极管的负极。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：
本发明实施例提供的二极管触发的可控硅器件，具有第一P型阱、栅极、第二N型掺杂区和第三N型掺杂区构成的NMOS管，NMOS管是栅极接地的NMOS管，以及第三N型掺杂区、第一P型阱和第二N型掺杂区构成寄生NPN型双极晶体管，在保护电路处于正常工作状态时，由于NMOS管的栅极电连接阴极，NMOS管不开启，二极管触发电路由于阳极电压较低也不导通；当被保护电路发生ESD放电事件时，阳极电压较大，栅极接地的NMOS管的栅极电连接阴极，漏极电连接阳极，NMOS管的栅漏极电压差大于反向工作电压，NMOS管逆向导通，在第二N型掺杂区和第三N型掺杂区之间形成空穴积累区，进而形成P型沟道，从而导通寄生NPN型双极晶体管；由于寄生NPN型双极晶体管的发射极电连接第三二极管的正极，所以当阳极电压较大时，有一路触发电流经过寄生NPN型双极晶体管进入第三二极管；由于第一二极管的正极接阳极，而且第一二极管依次电连接第二二极管和第三二极管，所以当阳极电压较大时，另一路触发电流经过第一二极管和第二二极管进入第三二极管。综上，当被保护电路发生ESD放电事件时，有两路触发电流进入第三二极管，由于第三二极管的正极和NPN型双极晶体管的基极电连接，且NPN型双极晶体管的集电极和PNP型双极晶体管的基极电连接，所以第三二极管正极的电流使得NPN型双极晶体管的基射结正偏，进而导通NPN型双极晶体管和PNP型双极晶体管，达到ESD电流释放的目的；由于进入第三二极管的电流由两路触发电路相互叠加，所以在阳极电压不是很大时，就可以使得NPN型双极晶体管的基射结正偏，进而使得NPN型双极晶体管和PNP型双极晶体管都形成正反馈，从而形成一个低阻通路释放ESD电流，使阳极电压被钳位到一个较低的水平，本实施例提供的二极管触发的可控硅器件的触发电压较小，提高了二极管触发的可控硅器件的可靠性；而且进入第三二极管的电流有两路，栅极接地的NMOS管的开启速度快于NPN型双极晶体管和PNP型双极晶体管的开启速度，所以NMOS管先开启，将放大后的电流注入NPN型双极晶体管，可以更快的使得NPN型双极晶体管的基射结正偏，有利于提高二极管触发的可控硅器件的开启速度。
另外，在垂直于衬底侧壁的方向上，第一N型掺杂区的宽度、第一P型掺杂区的宽度、第二N型掺杂区的宽度和第二P型掺杂区的宽度相同，这些掺杂区宽度相同，更有利于整个二极管触发的可控硅器件的布局规划。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1为一种二极管触发的可控硅器件的结构示意图；
图2为图1的二极管触发的可控硅器件的电路原理示意图；
图3为本发明一实施例提供的二极管触发的可控硅器件的结构示意图；
图4为本发明一实施例提供的二极管触发的可控硅器件与传统的二极管触发的可控硅器件的效果对比表；
图5为本发明一实施例提供的二极管触发的可控硅器件与传统的二极管触发的可控硅器件的又一效果对比表；
图6为图3的二极管触发的可控硅器件的电路原理示意图。
具体实施方式
由背景技术可知，现有技术的二极管触发的可控硅器件的开启速度较慢。
基本型SCR器件主要利用一个NPN型双极晶体管和一个PNP型双极晶体管形成一个类似闩锁的正反馈导通结构，从而高效泄放ESD电流。但是，基本型SCR器件的一个主要缺点是触发电压太高，基本型SCR器件需要通过雪崩击穿来实现器件开启，即正反馈建立，这导致在ESD事件发生的初始时刻，基本型SCR器件的端电压会上升到较高值，待雪崩击穿发生、正反馈导通机制建立之后，端电压才下降，即出现所谓过冲现象，使得被保护的栅介质层暴露在更高的电压下，被击穿的风险升高。这种过冲现象在元件充电模型和系统级放电下更严重。因此一般需要增加额外的辅助触发电路来降低触发电压。这其中最常用的是二极管触发的可控硅器件。
图1为一种二极管触发的可控硅器件的结构示意图。
一种二极管触发的可控硅器件，包括：衬底200；第一N型阱，第一N型阱位于衬底200内，第一N型阱上表面具有间隔设置的第一N型掺杂区201和第一P型掺杂区202，第一N型掺杂区201和第一P型掺杂区202构成第一二极管，且衬底200露出第一N型掺杂区201的顶面和第一P型掺杂区202的顶面；第二N型阱，第二N型阱位于衬底200内，且第二N型阱与第一N型阱间隔设置；第二N型阱上表面具有间隔设置的第二N型掺杂区203和第二P型掺杂区204，衬底200露出第二N型掺杂区203的顶面和第二P型掺杂区204的顶面，第二N型掺杂区203、第二P型掺杂区204构成第二二极管，第一二极管的负极，即第一N型掺杂区201和第二二极管电的正极，即第二P型掺杂区204电连接；相邻设置的第一P型阱和第三N型阱，第三N型阱和第二N型阱间隔设置；第一P型阱上表面具有间隔设置的第三P型掺杂区206和第三N型掺杂区205，且衬底200露出第三P型掺杂区206的顶面以及第三N型掺杂区205的顶面，第三P型掺杂区206和第三N型掺杂区205构成第三二极管；第三N型阱上表面具有间隔设置的第四P型掺杂区208和第四N型掺杂区207，第四P型掺杂区208和第三N型掺杂区205间隔设置，且衬底200露出第四P型掺杂区208的顶面和第四N型掺杂区207的顶面；第三N型掺杂区205、第一P型阱和第三N型阱构成NPN型双极晶体管；第四P型掺杂区208、第三N型阱和第一P型阱构成PNP型双极晶体管。
第二N型掺杂区203和第三二极管的正极，即第三P型掺杂区206电连接，第三二极管的正极，即第三P型掺杂区206和NPN型双极晶体管的基极，即第一P型阱电连接，NPN型双极晶体管的集电极和PNP型双极晶体管的基极都是第三N型阱，NPN型双极晶体管的基极和PNP型双极晶体管的集电极都是第一P型阱；第一P型掺杂区202、第四N型掺杂区207和PNP型双极晶体管的发射极第四P型掺杂区208电连接阳极；NPN型双极晶体管的发射极第三N型掺杂区205电连接阴极。以下将结合图2，对图1提供的二极管触发的可控硅器件的工作原理进行详细说明。
图2为图1的二极管触发的可控硅器件的电路原理示意图。
参考图2，在二极管触发的可控硅电路中，包括触发二极管电路和可控硅电路；触发二极管电路包括：第一二极管D1、第二二极管D2和第三二极管D3；第一二极管D1的正极电连接阳极，第一二极管D1的负极电连接第二二极管D2的正极，第二二极管D2的负极电连接第三二极管D3的正极，第三二极管D3的负极电连接阴极；可控硅电路包括：电连接的NPN型双极晶体管和PNP型双极晶体管；PNP型双极晶体管的基极电连接NPN型双极晶体管的集电极；PNP型双极晶体管的集电极电连接NPN型双极晶体管的基极；第三二极管D3的正极是NPN型双极晶体管的基极，PNP型双极晶体管的发射极电连接阳极，NPN型双极晶体管的发射极电连接阴极；R1为PNP型双极晶体管基极的等效电阻。
结合参考图1和图2，二极管触发可控硅器件的工作原理包括以下两种情况：
当被保护电路处于正常工作状态时，阳极电压比较低，而触发二极管电路包括三个串联的二极管，阳极电压没有超过三个二极管的导通电压之和时，即较低的阳极电压不足以使得触发二极管电路导通，通过触发二极管电路的电流很小，不会开启可控硅电路。
当被保护电路发生ESD放电事件时，阳极电压快速上升，当阳极电压超过三个二极管的导通电压之和时，触发二极管电路导通，所以第三二极管D3导通；由于第三二极管D3的正极相当于NPN型双极晶体管的基极，第三二极管D3的阴极相当于NPN型双极晶体管的发射极，所以第三二极管D3导通相当于NPN型双极晶体管的基射结正偏，那么NPN型双极晶体管导通；由于在整个可控硅电路两端加有正向电压，NPN型双极晶体管的导通又会促使PNP型双极晶体管的导通，整个可控硅电路正反馈机制建立，可控硅电路导通从而泄放ESD电流。
但是在发生ESD放电事件时，由于使得NPN型双极晶体管的基射结正偏的电流只有经过第三二极管D3放大的电流，且使得NPN型双极晶体管的基射结正偏所需的电流较大，所以当NPN型双极晶体管的基射结正偏时，阳极电压已经钳位到较大的水平，可控硅电路的触发电压较大，导致过冲电压也较大，有损伤电路中其他元器件的风险；而且在整个过程中，由于需要积蓄较大的电流使得NPN型双极晶体管的基射结正偏，所以可控硅电路的开启时间较长，不利于保护电路。
为解决上述问题，本发明实施提供一种二极管触发的可控硅器件，当被保护电路发生ESD放电事件时，有两路触发电流进入第三二极管，由于第三二极管的正极和NPN型双极晶体管的基极电连接，且NPN型双极晶体管的集电极和PNP型双极晶体管的基极电连接，所以第三二极管正极的电流使得NPN型双极晶体管的基射结正偏，进而导通NPN型双极晶体管和PNP型双极晶体管，达到ESD电流释放的目的；由于进入第三二极管的电流由两路触发电路相互叠加，所以在阳极电压不是很大时，就可以使得NPN型双极晶体管的基射结正偏，进而使得NPN型双极晶体管和PNP型双极晶体管都形成正反馈，从而形成一个低阻通路释放ESD电流，使阳极电压被钳位到一个较低的水平，所以本实施例提供的二极管触发的可控硅器件的触发电压较小，提高了二极管触发的可控硅器件的可靠性；而且进入第三二极管的电流有两路，栅极接地的NMOS管的开启速度快于NPN型双极晶体管和PNP型双极晶体管的开启速度，所以NMOS管先开启，将放大后的电流注入NPN型双极晶体管，可以更快的使得NPN型双极晶体管的基射结正偏，有利于提高二极管触发的可控硅器件的开启速度。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图3为本发明一实施例提供的二极管触发的可控硅器件的结构示意图。
参考图3，包括衬底100，衬底100可以为P型衬底，掺杂有硼离子、铟离子或铝离子等P型离子；因为在P型衬底上做N型掺杂区比在N型衬底上做P型掺杂区更容易，并且NMOS管导通是电子迁移，PMOS管是空穴迁移，电子的迁移速率大于空穴的迁移速率，也即NMOS管的导通速度大于PMOS管的导通速度，由于在P型衬底上可以直接做NMOS管，所以采用P型衬底的效果更好。在其他实施例中，衬底也可以为N型衬底，掺杂有砷离子、磷离子或锗离子等N型离子。
需要说明的是，在本实施例中，所有的P型区域都是指此区域掺杂有硼离子、铟离子或铝离子等P型离子；所有的N型区域都是指此区域掺杂有砷离子、磷离子或锗离子等N型离子。
本实施例还包括第一N型阱，第一N型阱位于衬底100内，第一N型阱上表面具有间隔设置的第一N型掺杂区101和第一P型掺杂区102，且衬底100露出第一N型掺杂区101的顶面和第一P型掺杂区102的顶面，第一N型掺杂区101和第一P型掺杂区102构成第一二极管；第一P型阱，第一P型阱位于衬底100内，且第一P型阱与第一N型阱间隔设置；第一P型阱上表面具有间隔设置的第二N型掺杂区103、第二P型掺杂区104和第三N型掺杂区105，衬底100露出第二N型掺杂区103的顶面、第二P型掺杂区104的顶面以及第三N型掺杂区105的顶面，第二N型掺杂区103和第二P型掺杂区104构成第二二极管，第一二极管的负极和第二二极管的正极电连接；衬底100内还包括第三二极管，第二N型掺杂区103和第三二极管的正极电连接。
在一些实施例中，衬底100内还包括：相邻设置的第二P型阱和第二N型阱，第二N型阱和第一P型阱相邻设置；第二P型阱上表面具有间隔设置的第三P型掺杂区106和第四N型掺杂区107，且衬底100露出第三P型掺杂区106的顶面以及第四N型掺杂区107的顶面，第三P型掺杂区106和第四N型掺杂区107构成第三二极管。
本实施例中，第一P型掺杂区102作为第一二极管的正极，第一N型掺杂区101作为第一二极管的负极；第二P型掺杂区104作为第二二极管的正极，第二N型掺杂区103作为第二二极管的负极；第三P型掺杂区106作为第三二极管的正极，第四N型掺杂区107作为第三二极管的负极；其中，第一二极管的负极和第二二极管电的正极电连接具体为：第一N型掺杂区101电连接第二P型掺杂区104。
其中，第二N型掺杂区103和第三二极管的正极电连接，具体为：第二N型掺杂区103电连接第三P型掺杂区106。
本实施例中，第一P型掺杂区102电连接阳极，也即第一二极管的正极电连接阳极；第四N型掺杂区107电连接阴极，也即第三二极管的负极电连接阴极。
这样，就形成了由第一二极管、第二二极管和第三二极管依次串联而组成的触发二极管电路，当被保护电路处于正常工作状态时，阳极电压比较低，较低的阳极电压不足以使得触发二极管电路导通，通过触发二极管电路的电流很小，不会开启二极管触发的可控硅器件；当被保护电路发生ESD放电事件时，阳极电压上升，当阳极电压超过三个二极管的导通电压之和时，触发二极管电路导通。
第一N型掺杂区101和第一P型掺杂区102通过第一隔离结构间隔设置，第二N型掺杂区103和第二P型掺杂区104通过第三隔离结构间隔设置，第一N型掺杂区101和第二P型掺杂区104通过第二隔离结构间隔设置，第三P型掺杂区106和第四N型掺杂区107通过第四隔离结构间隔设置；其中，第一隔离结构、第二隔离结构、第三隔离结构和第四隔离结构均为浅沟槽隔离结构，用于实现不同导电区域之间的隔离；衬底100露出第一N型掺杂区101的顶面、第一P型掺杂区102的顶面、第二N型掺杂区103的顶面、第二P型掺杂区104的顶面、第三N型掺杂区105的顶面、第三P型掺杂区106的顶面以及第四N型掺杂区107的顶面，方便后续通过不同的掺杂区与外部电路连接。
需要说明的是，在本实施例中，所有的隔离结构都为浅沟槽隔离结构；所有的掺杂区的顶面都暴露出衬底100，以方便和外部电路进行电连接。
本实施例中，第三N型掺杂区105、第一P型阱和第二N型掺杂区103构成寄生NPN型双极晶体管；衬底100还包括栅极，栅极位于第二N型掺杂区103与第三N型掺杂区105之间的第一P型阱的上表面，第一P型阱、栅极、第二N型掺杂区103和第三N型掺杂区105构成NMOS管。
在一些实施例中，栅极包括依次层叠设置的栅极介质层110和栅极导电层111。其中，栅极介质层110的材料可以为氧化硅或高介电材料；栅极导电层111的材料可以为氮化钛或金属钨。
本实施例中，NMOS管的漏极和寄生NPN型双极晶体管的集电极都是第三N型掺杂区105，NMOS管的源极和寄生NPN型双极晶体管的发射极都是第二N型掺杂区103。也即，第三N型掺杂区105为寄生NPN型双极晶体管的集电极，NMOS管逆向导通时形成的P型沟道为寄生NPN型双极晶体管的基极，第二N型掺杂区103为寄生NPN型双极晶体管的发射极；第三N型掺杂区105为NMOS管的漏极，第二N型掺杂区103为NMOS管的源极，栅极为NMOS管的栅极。
其中，NMOS管的漏极和寄生NPN型双极晶体管的集电极电连接，NMOS管的源极和寄生NPN型双极晶体管的发射极电连接；第三N型掺杂区105电连接阳极，也即，NMOS管的漏极和寄生NPN型双极晶体管的集电极电连接阳极；NMOS管的源极和寄生NPN型双极晶体管的发射极电连接第三二极管的正极；寄生NPN型双极晶体管的基极电连接第二二极管的正极；NMOS管的栅极电连接阴极。
NMOS管、寄生NPN型双极晶体管和第三二极管组成二极管触发可控硅器件的电流放大电路，在保护电路处于正常工作状态时，由于NMOS管的栅极电连接阴极，NMOS管是栅极接地的NMOS管，NMOS管不开启，电流放大电路不导通；当被保护电路发生ESD放电事件时，阳极电压较大，栅极接地的NMOS管的栅极电连接阴极，漏极电连接阳极，NMOS管的栅漏极电压差大于反向工作电压，NMOS管逆向导通，在第二N型掺杂区103和第三N型掺杂区105之间形成空穴积累区，进而形成P型沟道，从而导通寄生NPN型双极晶体管；由于寄生NPN型双极晶体管的发射极电连接第三二极管的正极，所以当阳极电压较大时，有一路经过寄生NPN型双极晶体管放大的触发电流进入第三二极管；所以当被保护电路发生ESD放电事件时，有两路触发电流进入第三二极管，第三二极管正极的电流使得NPN型双极晶体管的基射结正偏，进而导通NPN型双极晶体管和PNP型双极晶体管，达到ESD电流释放的目的；由于进入第三二极管的电流有两路，所以在阳极电压不是很大时，就可以使得NPN型双极晶体管的基射结正偏，进而使得NPN型双极晶体管和PNP型双极晶体管都形成正反馈，从而形成一个低阻通路释放ESD电流，阳极电压被钳位到一个较低的水平，本实施例提供的二极管触发的可控硅器件的触发电压较小，提高了二极管触发的可控硅器件的可靠性；而且进入第三二极管的电流有两路，栅极接地的NMOS管的开启速度快于NPN型双极晶体管和PNP型双极晶体管的开启速度，所以NMOS管先开启，将放大后的电流注入NPN型双极晶体管，可以更快的使得NPN型双极晶体管的基射结正偏，有利于提高二极管触发的可控硅器件的开启速度。
本实施例中，第二N型阱上表面具有第四P型掺杂区108，第四P型掺杂区108和第四N型掺杂区107间隔设置，且衬底100露出第四P型掺杂区108的顶面。
第三N型掺杂区105还位于第二N型阱上表面，第三N型掺杂区105与第四P型掺杂区108隔离设置；由于在相邻的第一P型阱和第二N型阱上都需要设置N型掺杂区，以到达电路连接的目的，所以设置既位于第一P型阱上表面也位于第二N型阱上表面的第三N型掺杂区105，有利于二极管触发可控硅器件的结构简化。
其中，第四P型掺杂区108和第四N型掺杂区107通过第五隔离结构间隔设置；第三N型掺杂区105与第四P型掺杂区108通过第六隔离结构间隔设置。
本实施例中，衬底100内还包括：NPN型双极晶体管和PNP型双极晶体管。
具体地，第四N型掺杂区107、第二P型阱和第二N型阱构成NPN型双极晶体管；第四P型掺杂区108、第二N型阱和第二P型阱构成PNP型双极晶体管。
本实施例中，PNP型双极晶体管的基极和NPN型双极晶体管的集电极都是第二N型阱，PNP型双极晶体管的集电极和NPN型双极晶体管的基极都是第二P型阱。也即，第四P型掺杂区108作为PNP型双极晶体管的发射极，第二N型阱作为PNP型双极晶体管的基极，第二P型阱作为PNP型双极晶体管的集电极；第二N型阱作为NPN型双极晶体管的集电极，第二P型阱作为NPN型双极晶体管的基极，第四N型掺杂区107作为NPN型双极晶体管的发射极。
其中，第三二极管的正极和NPN型双极晶体管的基极电连接，NPN型双极晶体管的集电极和PNP型双极晶体管的基极电连接，NPN型双极晶体管的基极和PNP型双极晶体管的集电极电连接；PNP型双极晶体管的发射极电连接阳极；NPN型双极晶体管的发射极电连接阴极。
本实施例中，PNP型双极晶体管的发射极电连接阳极具体为：第四P型掺杂区108电连接阳极；NPN型双极晶体管的发射极电连接阴极具体为：第四N型掺杂区107电连接阴极。
NPN型双极晶体管和PNP型双极晶体管形成二极管触发可控硅器件的可控硅电路，由于第三二极管的正极和NPN型双极晶体管的基极电连接，被保护电路发生ESD放电事件时，第三二极管正极的电流使得NPN型双极晶体管的基射结正偏，那么NPN型双极晶体管导通；由于在整个可控硅电路两端加有正向电压，NPN型双极晶体管的导通又会促使PNP型双极晶体管的导通，整个可控硅电路正反馈机制建立，可控硅电路导通从而泄放ESD电流。
本实施例中，衬底100内还包括：相邻的第三N型阱和第三P型阱，第三N型阱和第三P型阱位于第一P型阱和第一N型阱之间，第三N型阱靠近第一P型阱，第三P型阱靠近第一N型阱。
第一N型阱和第一P型阱通过第三N型阱和第四P型阱间隔设置。由于第三N型阱和第三P型阱没外接电压，不会对第三N型阱和第三P型阱造成雪崩击穿，从而保证第一P型阱和第一N型阱之间不导通。
本实施例中，衬底100内还包括第四N型阱和N型深阱，第四N型阱与第二P型阱相邻设置，且第四N型阱远离第二N型阱；N型深阱位于第四N型阱下表面、第二P型阱下表面、第二N型阱下表面、第一P型阱下表面和第三N型阱的下表面；第四N型阱、N型深阱和第三N型阱用于将第一P型阱和第二P型阱与衬底100隔离。
由于本实施例中，采用的衬底100为P型衬底，所以采用N型深阱、第四N型阱和第三N型阱到达隔离衬底100与第一P型阱和第二P型阱的目的，防止将通过第一P型阱和第二P型阱的电流泄露到衬底100中。
本实施例中，衬底100内还包括：P型保护环109，P型保护环109与第一P型掺杂区102和第三P型掺杂区106间隔设置，且衬底100露出P型保护环109；P型保护环109电连接阴极。
P型保护环109可以将衬底100中的电荷导出，保证衬底100内不积蓄电荷，影响二极管触发可控硅器件的性能。
P型保护环109与第一P型掺杂区102通过第七隔离结构间隔设置；P型保护环109与第三P型掺杂区106通过第八隔离结构间隔设置。
本实施例中，垂直于衬底100侧壁的方向上，第一N型掺杂区101的宽度、第一P型掺杂区102的宽度、第二N型掺杂区103的宽度和第二P型掺杂区104的宽度相同。
多个掺杂区的宽度相同，有利于提高二极管触发的可控硅器件的形貌的规整度；且每个掺杂区的导电性能与掺杂区的大小有关，当宽度相同时，保证每个掺杂区的导电性能相近，更利于器件的控制。
可以理解的是，本实施例中，在垂直于衬底100侧壁的方向上，除第三N型掺杂区105之外的所有掺杂区的宽度都相同；在垂直于衬底100上表面的方向上，所有的掺杂区的长度也相同。
在一些实施例中，在垂直于衬底100侧壁的方向上，第三N型掺杂区105的宽度是第一N型掺杂区101宽度的二倍。
由于第三N型掺杂区105既位于第一P型阱的上表面，又位于第二N型阱的上表面，所以为了保证第三N型掺杂区105的导电性能，第三N型掺杂区105的宽度是第一N型掺杂区101宽度的二倍。
以下将结合附图对本实施例提供的二极管触发的可控硅器件与传统的二极管触发的可控硅器件在传输线脉冲(Transmission Line Pulse，TLP)测试和快速传输线脉冲(Very Fast Transmission Line Pulse，vfTLP)测试下的效果进行详细分析。
图4为本发明一实施例提供的二极管触发的可控硅器件与传统的二极管触发的可控硅器件的效果对比表；图5为本发明一实施例提供的二极管触发的可控硅器件与传统的二极管触发的可控硅器件的又一效果对比表。
图4为TLP测试的测试结果图，线条1为传统二极管触发可控硅器件的电压随时间变化的曲线，线条2为本实施例提供的二极管触发的可控硅器件的电压随时间变化的曲线。参考图4，在TLP测试中，以电源电流在10纳秒内从0安上升到1.32安并持续100纳秒的状态仿真保护电路发生ESD放电事件的情况，输出为可控硅电路导通时的过冲电压。
可以得到，传统二极管触发的可控硅器件的过冲电压约为3.2伏，本实施例提供的二极管触发的可控硅器件的过冲电压约为2.6伏，本实施例提供的二极管触发的可控硅器件的过冲电压更小，有利于保护可控硅电路导通时电路中其他元器件的安全；本实施例提供的二极管触发的可控硅器件的可控硅电路泄放ESD电流所用时间约为2.5纳秒，传统的二极管触发的可控硅器件的可控硅电路泄放ESD电流所用时间约为3.1纳秒，本实施例提供的二极管触发的可控硅器件的可控硅电路的导通时间更短，有利于在保护电路发生ESD放电事件时，更快的开启可控硅器件，更快泄放ESD电流。
图5为vfTLP测试的测试结果图，线条1为传统二极管触发可控硅器件的电压随时间变化的曲线，线条2为本实施例提供的二极管触发的可控硅器件的电压随时间变化的曲线。参考图5，在vfTLP测试中，以电源电流在200皮秒内从0安上升到1.32安并持续100纳秒的状态仿真保护电路发生ESD放电事件的情况，输出为可控硅电路导通时的过冲电压。
可以得到，传统二极管触发的可控硅器件的过冲电压约为5.2伏，本实施例提供的二极管触发的可控硅器件的过冲电压约为4.3伏，本实施例提供的二极管触发的可控硅器件的过冲电压更小，有利于保护可控硅电路导通时电路中其他元器件的安全；本实施例提供的二极管触发的可控硅器件的可控硅电路泄放ESD电流所用时间约为0.15纳秒，传统的二极管触发的可控硅器件的可控硅电路泄放ESD电流所用时间约为0.2纳秒，本实施例提供的二极管触发的可控硅器件的可控硅电路的导通、泄放时间更短，有利于在保护电路发生ESD放电事件时，更快的开启可控硅器件，更快泄放ESD电流。
本实施例提供的二极管触发的可控硅器件，具有第一P型阱、栅极、第二N型掺杂区103和第三N型掺杂区105构成的NMOS管，NMOS管是栅极接地的NMOS管，以及第三N型掺杂区105、第一P型阱和第二N型掺杂区103构成寄生NPN型双极晶体管，在保护电路处于正常工作状态时，由于NMOS管的栅极电连接阴极，NMOS管不开启，二极管触发电路由于阳极电压较低也不导通；当被保护电路发生ESD放电事件时，阳极电压较大，NMOS管的栅极电连接阴极，漏极电连接阳极，NMOS管的栅漏极电压差大于反向工作电压，NMOS管逆向导通，在第二N型掺杂区103和第三N型掺杂区105之间形成空穴积累区，进而形成P型沟道，从而导通寄生NPN型双极晶体管；由于寄生NPN型双极晶体管的发射极电连接第三二极管的正极，所以当阳极电压较大时，有一路触发电流经过寄生NPN型双极晶体管进入第三二极管；由于第一二极管的正极接阳极，而且第一二极管依次电连接第二二极管和第三二极管，所以当阳极电压较大时，另一路触发电流经过第一二极管和第二二极管进入第三二极管。综上，当被保护电路发生ESD放电事件时，有两路触发电流进入第三二极管，由于第三二极管的正极和NPN型双极晶体管的基极电连接，且NPN型双极晶体管的集电极和PNP型双极晶体管的基极电连接，所以第三二极管正极的电流使得NPN型双极晶体管的基射结正偏，进而导通NPN型双极晶体管和PNP型双极晶体管，达到ESD电流释放的目的；由于进入第三二极管的电流由两路触发电路相互叠加，所以在阳极电压不是很大时，就可以使得NPN型双极晶体管的基射结正偏，进而使得NPN型双极晶体管和PNP型双极晶体管都形成正反馈，从而形成一个低阻通路释放ESD电流，使阳极电压被钳位到一个较低的水平，本实施例提供的二极管触发的可控硅器件的触发电压较小，提高了二极管触发的可控硅器件的可靠性；而且进入第三二极管的电流有两路，栅极接地的NMOS管的开启速度快于NPN型双极晶体管和PNP型双极晶体管的开启速度，所以NMOS管先开启，将放大后的电流注入NPN型双极晶体管，可以更快的使得NPN型双极晶体管的基射结正偏，有利于提高二极管触发的可控硅器件的开启速度。
本发明另一实施例提供第一实施例提供的二极管触发的可控硅器件对应的集成电路，以下将结合附图进行详细说明。
图6为图3的二极管触发的可控硅器件的电路原理示意图。
本实施例中，包括：触发二极管电路，触发二极管电路包括：第一二极管D1、第二二极管D2和第三二极管D3；第一二极管D1的正极电连接阳极，第一二极管D1的负极电连接第二二极管D2的正极，第二二极管D2的负极电连接第三二极管D3的正极，第三二极管D3的负极电连接阴极。
电流放大电路，电流放大电路包括：NMOS管、寄生NPN型双极晶体管NPN1和第三二极管D3；NMOS管的漏极和寄生NPN型双极晶体管NPN1的集电极电连接，NMOS管的源极和寄生NPN型双极晶体管NPN1的发射极电连接，NMOS管的漏极和寄生NPN型双极晶体管NPN1的集电极电连接阳极，NMOS管的源极和寄生NPN型双极晶体管NPN1的发射极电连接第三二极管D3的正极；寄生NPN型双极晶体管NPN1的基极电连接第二二极管D2的正极，NMOS管的栅极电连接阴极。
可控硅电路，可控硅电路包括：电连接的NPN型双极晶体管NPN2和PNP型双极晶体管；第三二极管D3的正极电连接NPN型双极晶体管NPN2的基极，PNP型双极晶体管的发射极电连接阳极，NPN型双极晶体管NPN2的发射极电连接阴极。
PNP型双极晶体管的基极电连接NPN型双极晶体管NPN2的集电极；PNP型双极晶体管的集电极电连接NPN型双极晶体管NPN2的基极。
其中，R1为PNP型双极晶体管基极的等效电阻。
继续参考图6，本实施例中，寄生NPN型双极晶体管NPN1的基极电连接第二二极管D2的正极具体为：寄生NPN型双极晶体管NPN1的基极和寄生NPN型双极晶体管NPN1的发射极构成第二二极管D2，其中，寄生NPN型双极晶体管NPN1的基极为第二二极管D2的正极，寄生NPN型双极晶体管NPN1的发射极为第二二极管D2的负极；第三二极管D3的正极电连接NPN型双极晶体管NPN2的基极具体为：NPN型双极晶体管NPN2的基极和NPN型双极晶体管NPN2的发射极构成第三二极管D3，其中，NPN型双极晶体管NPN2的基极为第三二极管D3的正极，NPN型双极晶体管NPN2的发射极为第三二极管D3的负极。如此设置，可以在不影响电路效果的同时，减少电路中的元器件数量，有利于简化电路设计。
在其他实施例中，在保证电连接关系不变的情况下，第二二极管和第三二极管也可以是单独设置的元器件。
本实施例提供的集成电路，具有NMOS管和寄生NPN型双极晶体管NPN1，NMOS管是栅极接地的NMOS管，在保护电路处于正常工作状态时，由于NMOS管的栅极电连接阴极，NMOS管不开启，二极管触发电路由于阳极电压较低也不导通；当被保护电路发生ESD放电事件时，阳极电压较大，栅极接地的NMOS管的栅极电连接阴极，漏极电连接阳极，NMOS管的栅漏极电压差大于反向工作电压，NMOS管逆向导通，从而导通寄生NPN型双极晶体管NPN1；由于寄生NPN型双极晶体管NPN1的发射极电连接第三二极管D3的正极，所以当阳极电压较大时，有一路触发电流经过寄生NPN型双极晶体管NPN1进入第三二极管D3；由于第一二极管D1的正极接阳极，而且第一二极管D2依次电连接第二二极管D2和第三二极管D3，所以当阳极电压较大时，另一路触发电流经过第一二极管D1和第二二极管D2进入第三二极管D3。综上，当被保护电路发生ESD放电事件时，有两路触发电流进入第三二极管D3，由于第三二极管D3的正极和NPN型双极晶体管NPN2的基极电连接，且NPN型双极晶体管NPN2的集电极和PNP型双极晶体管的基极电连接，所以第三二极管D3正极的电流使得NPN型双极晶体管NPN2的基射结正偏，进而导通NPN型双极晶体管NPN2和PNP型双极晶体管，达到ESD电流释放的目的；由于进入第三二极管D3的电流由两路触发电路相互叠加，所以在阳极电压不是很大时，就可以使得NPN型双极晶体管NPN2的基射结正偏，进而使得NPN型双极晶体管NPN2和PNP型双极晶体管都形成正反馈，从而形成一个低阻通路释放ESD电流，使阳极电压被钳位到一个较低的水平，本实施例提供的二极管触发的可控硅器件的触发电压较小，提高了二极管触发的可控硅器件的可靠性；而且进入第三二极管D3的电流有两路，栅极接地的NMOS管的开启速度快于NPN型双极晶体管NPN2和PNP型双极晶体管的开启速度，所以NMOS管先开启，将放大后的电流注入NPN型双极晶体管NPN2，可以更快的使得NPN型双极晶体管NPN2的基射结正偏，有利于提高二极管触发的可控硅器件的开启速度。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。
Claims (16)
1.一种二极管触发的可控硅器件，其特征在于，包括：
衬底；
第一N型阱，所述第一N型阱位于所述衬底内，所述第一N型阱上表面具有间隔设置的第一N型掺杂区和第一P型掺杂区，且所述衬底露出所述第一N型掺杂区的顶面和所述第一P型掺杂区的顶面，所述第一N型掺杂区和所述第一P型掺杂区构成第一二极管；第一P型阱，所述第一P型阱位于所述衬底内，且所述第一P型阱与所述第一N型阱间隔设置；
所述第一P型阱上表面具有间隔设置的第二N型掺杂区、第二P型掺杂区和第三N型掺杂区，所述衬底露出所述第二N型掺杂区的顶面、所述第二P型掺杂区的顶面以及所述第三N型掺杂区的顶面，所述第二N型掺杂区和所述第二P型掺杂区构成第二二极管，所述第一二极管的负极和所述第二二极管的正极电连接，所述第三N型掺杂区、所述第一P型阱和所述第二N型掺杂区构成寄生NPN型双极晶体管；
栅极，所述栅极位于所述第二N型掺杂区与所述第三N型掺杂区之间的所述第一P型阱的上表面，所述第一P型阱、所述栅极、所述第二N型掺杂区和所述第三N型掺杂区构成NMOS管；
所述衬底内还包括：第三二极管、NPN型双极晶体管和PNP型双极晶体管，所述第二N型掺杂区和所述第三二极管的正极电连接，所述第三二极管的正极和所述NPN型双极晶体管的基极电连接，所述NPN型双极晶体管的集电极和所述PNP型双极晶体管的基极电连接，所述NPN型双极晶体管的基极和所述PNP型双极晶体管的集电极电连接；
所述第一P型掺杂区、所述第三N型掺杂区和所述PNP型双极晶体管的发射极电连接阳极；
所述NPN型双极晶体管的发射极和所述NMOS管的所述栅极电连接阴极。
2.根据权利要求1所述的二极管触发的可控硅器件，其特征在于，所述衬底内还包括：相邻设置的第二P型阱和第二N型阱，所述第二N型阱和所述第一P型阱相邻设置；
所述第二P型阱上表面具有间隔设置的第三P型掺杂区和第四N型掺杂区，且所述衬底露出所述第三P型掺杂区的顶面以及所述第四N型掺杂区的顶面，所述第三P型掺杂区和所述第四N型掺杂区构成所述第三二极管；
所述第二N型阱上表面具有第四P型掺杂区，所述第四P型掺杂区和所述第四N型掺杂区间隔设置，且所述衬底露出所述第四P型掺杂区的顶面；
所述第四N型掺杂区、所述第二P型阱和所述第二N型阱构成所述NPN型双极晶体管；所述第四P型掺杂区、所述第二N型阱和所述第二P型阱构成所述PNP型双极晶体管。
3.根据权利要求2所述的二极管触发的可控硅器件，其特征在于，所述第二N型掺杂区和所述第三二极管的正极电连接具体为：所述第二N型掺杂区电连接所述第三P型掺杂区。
4.根据权利要求2所述的二极管触发的可控硅器件，其特征在于，所述PNP型双极晶体管的发射极电连接阳极具体为：所述第四P型掺杂区电连接所述阳极。
5.根据权利要求2所述的二极管触发的可控硅器件，其特征在于，所述NPN型双极晶体管的发射极电连接阴极具体为：所述第四N型掺杂区电连接所述阴极。
6.根据权利要求2所述的二极管触发的可控硅器件，其特征在于，所述第三N型掺杂区还位于所述第二N型阱上表面，所述第三N型掺杂区与所述第四P型掺杂区隔离设置。
7.根据权利要求1所述的二极管触发的可控硅器件，其特征在于，所述第一二极管的负极和所述第二二极管的正极电连接具体为：所述第一N型掺杂区电连接所述第二P型掺杂区。
8.根据权利要求1所述的二极管触发的可控硅器件，其特征在于，所述衬底内还包括：相邻的第三N型阱和第三P型阱，所述第三N型阱和所述第三P型阱位于所述第一P型阱和所述第一N型阱之间，所述第三N型阱靠近所述第一P型阱，所述第三P型阱靠近所述第一N型阱。
9.根据权利要求8所述的二极管触发的可控硅器件，其特征在于，所述衬底内还包括第四N型阱和N型深阱，所述第四N型阱与所述第二P型阱相邻设置，且所述第四N型阱远离所述第二N型阱；
所述N型深阱位于所述第四N型阱下表面、所述第二P型阱下表面、所述第二N型阱下表面、所述第一P型阱下表面和所述第三N型阱的下表面；所述第四N型阱、所述N型深阱和所述第三N型阱用于将所述第一P型阱和所述第二P型阱与所述衬底隔离。
10.根据权利要求1所述的二极管触发的可控硅器件，其特征在于，所述衬底内还包括：P型保护环，所述P型保护环与所述第一P型掺杂区和所述第三P型掺杂区间隔设置，且所述衬底露出所述P型保护环；
所述P型保护环电连接所述阴极。
11.根据权利要求1所述的二极管触发的可控硅器件，其特征在于，在垂直于所述衬底侧壁的方向上，所述第一N型掺杂区的宽度、所述第一P型掺杂区的宽度、所述第二N型掺杂区的宽度和所述第二P型掺杂区的宽度相同。
12.根据权利要求11所述的二极管触发的可控硅器件，其特征在于，在垂直于所述衬底侧壁的方向上，所述第三N型掺杂区的宽度是所述第一N型掺杂区宽度的二倍。
13.一种集成电路，其特征在于，包括：
触发二极管电路，所述触发二极管电路包括：第一二极管、第二二极管和第三二极管；所述第一二极管的正极电连接阳极，所述第一二极管的负极电连接所述第二二极管的正极，所述第二二极管的负极电连接所述第三二极管的正极，所述第三二极管的负极电连接阴极；
电流放大电路，所述电流放大电路包括：NMOS管、寄生NPN型双极晶体管和所述第三二极管；所述NMOS管的漏极和所述寄生NPN型双极晶体管的集电极电连接，所述NMOS管的源极和所述寄生NPN型双极晶体管的发射极电连接，所述NMOS管的漏极和所述寄生NPN型双极晶体管的集电极电连接所述阳极，所述NMOS管的源极和所述寄生NPN型双极晶体管的发射极电连接所述第三二极管的正极；所述寄生NPN型双极晶体管的基极电连接所述第二二极管的正极，所述NMOS管的栅极电连接所述阴极；
可控硅电路，所述可控硅电路包括：电连接的NPN型双极晶体管和PNP型双极晶体管；所述第三二极管的正极电连接所述NPN型双极晶体管的基极，所述PNP型双极晶体管的发射极电连接所述阳极，所述NPN型双极晶体管的发射极电连接所述阴极。
14.根据权利要求13所述的集成电路，其特征在于，所述PNP型双极晶体管的基极电连接所述NPN型双极晶体管的集电极；所述PNP型双极晶体管的集电极电连接所述NPN型双极晶体管的基极。
15.根据权利要求13所述的集成电路，其特征在于，所述寄生NPN型双极晶体管的基极电连接所述第二二极管的正极具体为：所述寄生NPN型双极晶体管的基极和所述寄生NPN型双极晶体管的发射极构成所述第二二极管，其中，所述寄生NPN型双极晶体管的基极为所述第二二极管的正极，所述寄生NPN型双极晶体管的发射极为所述第二二极管的负极。
16.根据权利要求13所述的集成电路，其特征在于，所述第三二极管的正极电连接所述NPN型双极晶体管的基极具体为：所述NPN型双极晶体管的基极和所述NPN型双极晶体管的发射极构成所述第三二极管，其中，所述NPN型双极晶体管的基极为所述第三二极管的正极，所述NPN型双极晶体管的发射极为所述第三二极管的负极。
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