CN101752369A - 半导体集成电路 - Google Patents

Abstract

本申请公开了一种半导体集成电路，其包括被保护电路；以及与被保护电路形成在同一半导体衬底上适于保护被保护电路的保护元件，其中保护元件包括其阳极连接在一起以形成浮动节点，其阴极连接至被保护电路的两个二极管，这两个二极管在半导体衬底的阱中阱结构中形成，并且阱中阱结构包括形成浮栅的P型阱、通过衬底深部侧围绕除了衬底前侧的P型阱的表面以形成一个二极管的阴极的N型阱，以及在P型阱中形成的以形成另一个二极管的阴极的第一N型区域。

Description

半导体集成电路

相关申请的交叉参考

本发明包含于2008年11月28日向日本专利局提交的日本专利申请JP 2008-305039的主题，其全部内容结合于此作为参考。

技术领域

本发明涉及具有连接到被保护的元件或电路(被保护电路)以消除输入噪声的保护元件的半导体集成电路。

背景技术

一些半导体集成电路具有保护元件，其适于执行静电放电(ESD)以防止内电路遭受从外部端子进入电路的静电。

在连接至内电路的两条配线之间连接ESD保护元件。例如，这两条配线中的一条是电源电压VDD的供给线(下文称作VDD线)或参考电压VSS(例如，GND电压)的供给线(下文称作VSS线)。这两条配线中的另一条是信号线。另一方面，在VDD和VSS线之间可以连接电源线放电元件(一种ESD保护元件)，以通过使VDD线的电荷向VSS线放电而确保可靠的ESD保护。

闸晶管可以用作ESD保护元件(例如，参考Chih-Yao Huang等，“用于串行I/O IC的ESD保护和闩锁预防的最优化设计”，Microelectronics Reliability 44(2004)213-221)。

一些ESD保护元件具有单个或多个连接在两条配线之间以面向相同方向的二极管。这种保护元件将在下文被称作“单向二极管保护元件”。

例如，如果单向二极管保护元件连接在在VDD线和信号线之间，其连接方向为当信号线外加的电压高于VDD线电压时而导通。另一方面，如果单向二极管保护元件连接在VSS线和信号线之间，其连接方向为以信号线的外加电压低于VSS线电压时而导通。

一些ESD保护元件使用在两条配线之间设置的GGMOS(栅极接地的MOSFET)(例如，参考日本专利第3327060号)。GGMOS与构成内电路的MOSFET同时形成。

GGMOS保护元件是栅极和源极短路的所谓二极管连接型晶体管。因此，这种保护元件不得不以与二极管同样的合适取向而被连接。GGMOS保护元件以与上述的单向二极管保护元件相同的取向在两条配线间被连接。

发明内容

闸晶管在导通时阻抗低，使它适于通过大电流。然而，它具有高触发电压，使得难以调节触发电压。结果，在低耐压的内电路中使用闸晶管可能在闸晶管导通前损坏内电路。

例如，GGMOS和单向二极管保护元件不适用于其信号电位由于信号DC电平的显著的波动而可能超过VDD电位或低于VSS电位的信号线。原因是当提供超过VDD电位或低于VSS电位的电位时，这些保护元件将输入电位限制(clip)在VDD或VSS水平。这导致具有这种波形的信号失真。

此外，GGMOS保护元件可能由于它的寄生电容大而不能追踪高频信号输入，从而导致信号衰减。

本发明实施例的目标是提供具有保护元件的半导体集成电路，其中，保护元件具有能防止或抑制信号波失真的小的寄生电容。

根据本发明第一模式的半导体集成电路包括被保护电路和保护元件。保护元件与被保护电路在同一半导体衬底上形成以保护被保护电路。

保护元件包括两个二极管。这两个二极管的阳极连接在一起以形成浮动节点。这两个二极管的阴极连接到被保护电路。这两个二极管在半导体衬底的阱中阱(well-in-well)结构中形成。

阱中阱结构包括形成浮栅的P型阱、N型阱和第一N型区域。N型阱通过衬底深部侧环绕P型阱的除了在衬底前侧(front side，正面)之外的表面，这样形成其中一个二极管的阴极。第一N型区域在P型阱中形成，形成另一个二极管的阴极。

根据本发明第二模式的半导体集成电路包括信号输入端子和至少一个保护元件。输入信号加到信号输入端子。保护元件连接在电源电压和参考电压的电压供给端子中的至少一个和输入端子之间。半导体集成电路还包括经由耦合电容连接到输入端子的被保护电路。

被保护电路和保护元件形成在同一半导体衬底上。

保护元件包括两个二极管。这两个二极管的阳极连接在一起以形成浮动节点。这两个二极管的阴极连接到被保护电路。

这两个二极管在半导体衬底的阱中阱结构中形成。

阱中阱结构包括形成浮栅的P型阱、N型阱和第一N型区域。N型阱利用衬底深部侧环绕除了在衬底前侧之外的P型阱的表面，这样形成一个二极管的阴极。第一N型区域在P型阱中形成，形成另一个二极管的阴极。

在上述根据本发明实施例的结构中，以两个二极管的阳极连接在一起形成的所谓背靠背(back-to-back)结构连接的二极管形成保护元件。因此，保护元件在电容上等效于串联连接的两个PN结的电容。结果，这个保护元件的电容显著小于栅电容影响输入信号的GGMOS和其它类型的保护元件的电容。

在电源电压和参考电压的电压供给端子中的至少一个与被保护电路的输入端子之间连接保护元件，例如，如第二模式那样。

在第一和第二模式中，两个二极管的公共阳极形成浮动节点。因此，如果加到保护元件的电压由于电涌而急剧升高，那么公共阳极的电位也将急剧升高，依靠公共阳极连接位置的电位导通二极管中的一个。这导通了NPN型寄生双极型晶体管，急剧减小了保护元件在此之前的阻抗，并且迅速消除了电涌。

此外，在第二模式中，输入端子经由耦合电容连接到被保护电路的输入端。结果，来自输入端子的电涌直接加到保护元件。保护元件是双向二极管保护元件。因此，即使在输入端子的DC电平变化的情况下，输入信号仍然在差不多的大电压范围中保持不失真。

附图说明

图1是根据第一实施例的半导体集成电路的主要组件的配置图；

图2是比图1所示的配置图更详细的包括保护元件的等效电路的配置图；

图3是根据第二实施例的半导体集成电路的主要组件的配置图；

图4是根据第三实施例的半导体集成电路的主要组件的配置图；

图5A和图5B是根据第四实施例的半导体集成电路的保护元件的平面图和截面图；

图6是图5A和图5B所示的发射极E和集电极C的配置的概要图(generalized diagram)；

图7A和图7B是根据第五实施例的半导体集成电路的保护元件的平面图和截面图；

图8A和图8B是在图7A和图7B的基础上示出了二极管符号和连接线的平面图和截面图；

图9A～图9C是第五实施例和其改进实例的保护元件的等效电路图；

图10A和图10B是第五实施例中的连接部的放大平面图和放大截面图；

图11A和图11B是第五实施例中的硅化连接部的放大平面图和放大截面图；

图12A～图12F是用于形成图11A和图11B所示的结构的制造工艺步骤的截面图；

图13是根据第六实施例的半导体集成电路的主要组件的配置图；

图14A和图14B是图7A和图7B所示的保护元件的改进实例(与图9C相关联的实例)的平面图和截面图；

图15A和图15B是图5A和图5B所示的保护元件的改进实例(与图9C相关联的实例)的平面图和截面图；

图16A和图16B是图7A和图7B所示的二维图案的改进实例的平面图和截面图；

图17A和图17B是图10A和图10B所示的二维图案的改进实例的平面图和截面图；

图18A和图18B是图11A和图11B所示的二维图案的改进实例的平面图和截面图；

图19是比较实例1的配置图；以及

图20是比较实例2的配置图。

具体实施方式

本发明实施例提供具有保护元件的半导体集成电路，其中，保护元件具有用于防止或抑制信号波失真的小寄生电容。

下面将描述本发明的优选实施例。将以下列顺序给出描述：

1.第一实施例：设置有两个保护元件，一个在VDD侧，另一个在VSS侧

2.第二实施例：仅在VSS侧设置保护元件

3.第三实施例：仅在VDD侧设置保护元件

4.第四实施例：截面结构的实例1(MOS栅用作离子注入掩膜)

5.第五实施例：截面结构的实例2(不使用MOS栅)

6.第六实施例：调谐器电路(应用电路的实例)

7.改进实例

8.比较实例和实施例的效果

1.第一实施例

图1是根据第一实施例的半导体集成电路的主要组件的配置图。图2示出了由图1的配置图中的等效电路表示的保护元件。

图1所示的半导体集成电路1A包括用作“被保护电路”的内电路2和电连接到内电路2的3个端子。

这里，3个端子是电源电压VDD的供给端子(VDD端子11)、IO端子12和参考电压VSS的供给端子(VSS端子13)。

电源电压VDD具有1V～5V的正值。例如，从半导体集成电路1A的外部电源提供相同的电压VDD。相同的电压VDD从VDD端子11经由VDD线14加到内电路2。

参考电压VSS是0V的接地电压。从半导体集成电路1A的外部电源提供相同的电压VSS。相同的电压VSS从VSS端子13经由VSS线16加到内电路2。

IO端子12与连接到内电路2的配线15相连接。配线15优选为信号线，更优选为信号输入或输出线。这里，我们假设配线15是“信号输入线”。信号输入线将在下文由参考符号15a表示。

两个保护元件3相互连接，一个连接在配线15和VDD线14之间，另一个连接在配线15和VDD线16之间。保护元件3具有稍后描述的双向二极管结构。因此，这些元件3被称作“双向二极管保护元件”。

在各个保护元件3连接的两条配线之间存在电位差或在动作期间形成电位差。该电位差加到内电路2。保护元件3各自连接在由于电位差的增大可能损坏内电路2的两条配线之间。

特别地，信号输入线通常经由可能被破坏的薄的晶体管栅绝缘膜或其它绝缘膜而位于电路的导电层附近。结果，必须防止薄绝缘膜的电击穿。信号输入线15a将在下文被用作连接到保护元件3的配线15的实例。

注意，如果VDD端子、IO端子和VSS端子11、12和13是外部端子，那么这些端子可以是所谓的在半导体集成电路(芯片)1A上形成的电极板(electrode pad)。此外，相同的端子11～13可以是其中封装有半导体集成电路(芯片)1A的产品的外部端子(例如，外部引线)。

作为选择，VDD端子、IO端子和VSS端子11、12和13可以被认为是在芯片的其它内电路的随后阶段设置的内部端子(节点)。

如图2所示，每个保护元件3包括使其阳极对向地串联在一起的两个二极管D1和D2。这种连接被认为是背靠背二极管连接。

在图2中，构成保护元件3的二极管D1和D2也分别由寄生电容Cp1和Cp2表示。寄生电容Cp1和Cp2主要是PN结电容。因为寄生电容Cp1和Cp2主要是两个串联连接的PN结电容，所以其组合电容小。

二极管D1和D2的公共阳极(寄生电容Cp1和Cp2之间的连接中点)形成“浮栅”。因此，公共阳极不适宜连接到诸如VDD端子、IO端子或VSS端子11、12或13等固定电位的任意部分(端子或配线)。结果，二极管D1和D2的公共阳极维持在电气浮动状态。

二极管D1和D2的两个阴极中的一个包括在半导体衬底上形成的N型阱或电气连接到N型阱的部分。

公共阳极包括由N型阱包围的P型阱。这里，术语“由其它阱所包围的某个阱”是指除了半导体衬底前侧以外，所述某个阱的表面被其它阱包围。因此，在本实例中，因为从保持在衬底电位或其它固定电位的部位确保了电位独立性，所以P型阱可以用作浮动节点。

二极管D1和D2的两个阴极中的另一个包括在P型阱中形成的N型区域。

图1中，作为任意的结构，电源保护电路4连接在VDD线14和VSS线16之间。

当电源电压VDD和参考电压VSS之间的电位差稳定时，电源保护电路4保持截止。例如，当电源电压VDD是1V～5V且参考电压VSS是0V时，稳定的电位差是1V～5V。然而，在其间的电位差达到被认为比1V～5V足够大的水平时，电源保护电路4导通。

这里，GGMOS、SCR(闸晶管)或RC箝位电路可以用作电源保护电路4。另一方面，电源保护电路4一般经由VDD侧和VSS侧的总线阻抗连接到IO端子12。

在其它实施例中将详细描述保护元件3的单独的动作。相同的元件3由于其二极管以背靠背的结构连接而可以双向通过浪涌电流。

根据第一实施例的保护元件3仅有它自己的小电容。这使内电路2的信号输入线15a的负荷电容降至最低。

此外，即使供给IO端子12的信号的DC电平在从电源电压VDD到参考电压VSS的宽范围内变化，输入信号被保护元件3削减(clip)，因此抑制了波形的失真。

当信号DC电平为电源电压VDD时，波形保持不失真的电压范围等于或低于通过向电源电压VDD增加二极管D2的反向耐压而获得的范围。另一方面，当信号DC电平为参考电压VSS时，波形保持不失真的电压范围等于或高于通过从参考电压VSS减去二极管D1的反向耐压而获得的范围。

注意，如果需要扩大波形保持不失真的电压范围，那么可以将所期望数量的二极管同方向地串联连接到二极管D2和D1中的一个或两个。

此外，如果为信号输入线15a设置两个保护元件3，一个在VDD侧，另一个在VSS侧，那么不需要电源保护电路4就能够保护内电路。这样就没必要考虑VDD和VSS线14和16的总线阻抗。VDD和VSS线14和16是经由电源保护电路通过的电涌通路。

然而，注意，该实施例与稍后描述的仅在一侧设置保护元件3的实施例相比，存在寄生电容为两倍大的缺点。

2.第二实施例

图3示出根据第二实施例的半导体集成电路的主要组件。

与图1中的一样，图3所示的半导体集成电路1B包括作为“被保护电路”的内电路2、电源保护电路4、VDD端子11、IO端子12、VSS端子13、VDD线14、配线15(例如，信号输入线15a)以及VSS线16。这里，电源保护电路4是第一实施例中的任意组件。然而，在第二实施例中期望用到相同的电路4以确保更全面的保护。

图3所示的半导体集成电路1B与图1所示的半导体集成电路1A的区别在于，即，保护元件3连接在配线15和VSS线16之间，而没有连接配线15和VDD线14之间。

半导体集成电路1B在所有其它方面与半导体集成电路1A是相同的。

下面将参照图3描述电路动作。

这里将保护元件3的独立的动作简单描述为“能够双向通过浪涌电流”，稍后将在其它实施例中给出其详细描述。

我们现在假设对配线15(下文以信号输入线15a为例)施加相对于VSS线16的电位(参考电压VSS)的正电涌或负电涌。

在这种情况下，保护元件3的单独的动作，即，适用于以原来的方式“双向通过浪涌电流”。

相反，我们假设对信号输入线15a施加相对于VDD线14的电位(电源电压VDD)的正电涌。

这种情况下，电路动作包括两个步骤。一个步骤是对信号输入线15a施加相对于VSS线16的电位(参考电压VSS)的正电涌。另一个步骤是经由电源保护电路4的通路传送浪涌电流。

即，浪涌电流从信号输入线15a流经保护元件3、VSS线16以及电源保护电路4，到VDD线14和VDD端子11，并最终到达电路外部。

另一方面，我们假设对信号输入线15a施加相对于VDD线14的电位(电源电压VDD)的负电涌。

这种情况下，浪涌电流从VDD线14，流经电源保护电路4、VSS线16、保护元件3以及信号输入线15a，到IO端子12，并最终到达电路外部。

在第二实施例中，与第一实施例相同的优点是，保护元件3提供了小电容。

在第二实施例中，仅在信号输入线15a的一侧(而不是在其两侧)形成保护元件3。这使信号输入线15a的负载电容保持在甚至低于第一实施例的水平。

然而，注意，在参考电压VSS侧连接的保护元件3自己可能不能抑制大于电源电压VDD的信号振幅的失真。因此，电源保护电路4应该配置为能够抑制大于电源电压VDD的信号振幅的失真。

3.第三实施例

图4示出根据第三实施例的半导体集成电路的主要组件。

与图1中的一样，图4所示的半导体集成电路1C包括作为“被保护电路”的内电路2、电源保护电路4、VDD端子11、IO端子12、VSS端子13、VDD线14、配线15(例如，信号输入线15a)以及VSS线16。这里，电源保护电路4是第一实施例中的任意组件。然而，在第三实施例中期望相同的电路4以确保更全面的保护。

图4所示的半导体集成电路1C与图1所示的半导体集成电路1A的区别在于，即，保护元件3连接在配线15和VDD线14之间，而没有连接配线15和VSS线16之间。

半导体集成电路1C在所有其它方面与半导体集成电路1A是相同的。

下面将参照图4描述电路动作。

这里将保护元件3的独立的动作简单描述为“能够双向通过浪涌电流”，稍后将在其它实施例中给出其详细描述。

我们现在假设对配线15(下文以信号输入线15a为例)施加相对于VDD线14的电位(电源电压VDD)的正电涌或负电涌。

在这种情况下，保护元件的单独的动作，即，适用于以原来的方式“双向通过浪涌电流”。

相反，我们假设对信号输入线15a施加相对于VSS线16的电位(参考电压VSS)的正电涌。

这种情况下，电路动作包括两个步骤。一个步骤是对信号输入线15a施加相对于VDD线14的电位(电源电压VDD)的正电涌。另一个步骤是经由电源保护电路4的通路传送浪涌电流。

即，浪涌电流从信号输入线15a流经保护元件3、VDD线14以及电源保护电路4，到VSS线16和VSS端子13，并最终到达电路外部。

另一方面，我们假设对信号输入线15a施加相对于VSS线16的电位(参考电压VSS)的负电涌。

这种情况下，浪涌电流从VSS线16，流经电源保护电路4、VDD线14、保护元件3以及信号输入线15a，到IO端子12，并最终到达电路外部。

在第三实施例中，与第一实施例相同的优点是，保护元件3提供了小电容。

在第三实施例中，仅在信号输入线15a的一侧(而不是在其两侧)形成保护元件3。这使信号输入线15a的负载电容保持在甚至低于第一实施例中的水平。

然而，注意，在电源电压VDD侧连接的保护元件3自己可能不能抑制小于参考电压VSS的信号振幅的失真。因此，电源保护电路4应该配置为能够抑制小于参考电压VSS的信号振幅的失真。

在第一至第三实施例中体现的本发明的特征可以列举如下：

(1)半导体集成电路包括被保护电路(内电路2)和保护元件3。保护元件3与被保护电路在同一半导体衬底上形成以保护被保护电路。

(2)保护元件3包括两个二极管D1和D2。二极管D1和D2的阳极连接在一起以形成浮栅。二极管的阴极连接到被保护电路。

(3)两个二极管D1和D2在半导体衬底的阱中阱结构中形成。

(4)在第(3)项中描述的阱中阱结构包括在第(2)项中描述的形成浮栅的P型阱、N型阱以及第一N型区域。N型阱包围P型阱，形成一个二极管的阴极。第一N型区域在P型阱中形成，形成另一个二极管的阴极。

下面给出的实施例将说明比最基本的第一至第三实施例中的结构更具体的结构。

下面给出的实施例的共同特征中之一涉及在第一至第三实施例中仅以文字表述的阱中阱结构。即，阱中阱结构可以与在半导体集成电路1A～1C中形成的CMOS晶体管(互补MIS晶体管的实例)的结构同时形成。作为同时形成的结果或证据，这两个阱中阱结构除了二维图案外，具有相同的结构参数，即，沿着深度方向的杂质区域的相同结构(深度和杂质分布)。

4.第四实施例

图5A和图5B示出根据第四实施例的半导体集成电路1D的主要组件的平面图和截面图。图5A和图5B示出了图1或图3所示的在VSS线16和配线15之间连接的的保护元件3。VDD侧的保护元件3除了一些配线类型不同外基本上相同。

下面将参照图5A和图5B描述根据第四实施例的元件结构。

在P型半导体衬底(P-Sub)20中形成N型阱21。在N型阱21中形成P型阱22。由N型阱21包围P型阱22。

在具有以上述方式形成的阱中阱结构的半导体衬底20的前面(front surface，正面)形成元件绝缘层23。元件绝缘层23具有开口部23A。如图5A所示，在保护元件形成区域的大致中心位置打开大的开口部23A。元件绝缘层的23的其它开口部都很小，用于衬底接触和阱接触。因此，这些开口部没有在图5A中示出。

元件绝缘层23包括LOCOS(硅局部氧化)层或STI(浅沟槽隔离)层。

如图5B所示，经由元件绝缘层23中设置的开口部在半导体衬底20中形成P型衬底接触区域20A。衬底接触区域20A是具有比半导体衬底20更高浓度的P型杂质区域。

类似地，经由元件绝缘层23中设置的开口部在N型阱21中形成N型N阱接触区域21A。N阱接触区域21A是具有比N型阱21更高浓度的N型杂质区域。

如图5A所示，两个栅电极30与开口部23A相交。这两个栅电极30都具有矩形二维图案，并且沿着短侧的宽度方向以给定的间距彼此平行地放置。注意，尽管栅电极30经由薄的栅绝缘膜与P型阱22相对，但是在图5B中没有示出栅绝缘膜。

开口部23A由栅电极30分割为3个矩形区域。这3个矩形区域掺杂有高浓度的N型杂质。这使得中心的第一N型区域24和两侧的两个第二N型区域25A和25B在P型阱中形成。

第一N型区域24连接到IO端子12。第二N型区域25A和25B连同衬底接触区域20A和N阱接触区域21A一起连接到参考电压或这里的GND电压，因此允许这些区域接地。通过将这些区域连接至VSS端子13来实现接地。

图5B中，参考符号C表示当根据第一实施例的保护元件的电压-电流特性快回(snap back，瞬间崩溃)时导通的寄生双极晶体管的集电极。这时，第一N型区域24作为集电极区域。

参考符号E表示寄生双极晶体管的发射极。这时，第二N型区域25A和25B用作横向NPN型双极晶体管的发射极区域。

此外，参考符号B表示寄生双极晶体管的基极。这时，P型阱22用作基极区。因为基极区(P型阱22)的电位不固定，所以相同区域形成浮动节点，这对于双极动作是重要的。

这里，关于两个二极管的背靠背连接和断面元件结构中的PN结表面之间的对应说明以及其修改实例，稍后将在第五实施例中给出描述。

寄生双极晶体管不限于横向NPN型双极晶体管，可以是纵向NPN型晶体管。然而，注意，寄生双极晶体管应该优选具有配置在集电极区域(第一N型区域24)的附近但又间隔给定距离的发射极区域(第二N型区域25A和25B)的横向NPN型双极晶体管。原因是可以由发射极区域和集电极区域的浓度以及这两个区域之间的距离而较容易控制元件特性。

此外，图5A和图5B所示的半导体集成电路阐释为在保护元件形成区域中，可以在互补MIS(例如，CMOS)晶体管中同时形成的栅电极30可以用作适于形成第一N型区域24和第二N型区域25A和25B的N型杂质离子注入掩膜。不只是为了保护元件而设置栅电极30。这排除了为形成离子注入掩膜而设置任何额外的光掩膜或为此增加任何步骤的需要，因此确保了离子注入中的低成本和高位置精确性。

尽管在其它实施例中同样会提及，但是用作集电极C(图5B所示的第一N型区域24)的杂质区域和用作发射极E(图5B所示的N型区域25A和25B)的杂质区域如图6所示交替配置。杂质区域的这种配置允许尽管占据小空间但是具有高的电流驱动能力的保护元件的形成。

杂质区域的这种配置与在具有多触点栅极结构的MOSFET中形成的源极和漏极区域的配置相同。结果，具有这种配置的杂质区域可以在一个步骤中和CMOS晶体管一起形成。

为了确保提高保护元件的电气特性、可靠性和稳定性，电流不应该集中流过特定的局部区域。就电流流动路径的分布而言，也优选类似于多触点栅极结构的图6所示的图案。

将在下面描述具有上述结构的保护元件的运行动作。

我们假设以N型区域和N型阱中的一个为基准的电压施加于其中的另一个，并且电压增加。这里，N型区域和N型阱的电位较低者被称作源极(或发射极)，以及其中的较高者是漏极(或集电极)。

当施加的电压增加时，耗尽层在漏极和P型阱之间以及源极和P型阱之间的冶金接合(metallurgical junction)位置的两侧延伸。此外，由于连接至源极的栅极的电场而在源极和漏极之间的P型阱22部分形成沟道。

源极的多数载流子(电子)流经沟道，也通过衬底，在漏极获得高能量，并且与硅晶体碰撞。特别地，在作为漏极区域的第一N型区域24和P型阱22之间施加反向偏置电压，由于经过强电场加速的电荷的碰撞，引起了碰撞电离。碰撞电离产生了电子-空穴对。在电子空穴对中，电子主要被第一N型区域24吸收。另一方面，空穴在P型阱22中分散，并且被第二N型区域25A和25B吸引。这提高了P型阱22的电位。结果，P型阱22与第二N型区域25A和25B之间的PN结被正向偏置。

此后，寄生双极晶体管导通。这个晶体管中的N型阱和N型区域之一作为它的发射极，P型阱作为它的基极，并且N型阱和N型区域中的另一个作为它的集电极。

当寄生双极晶体管导通时，发射极至集电极的阻抗将急剧下降，导致保护元件的电压-电流特性快回。在所述特性快回之后，电流沟道变为低阻抗，允许浪涌电流从这点向前有效流动。这使保护元件更高的能力来消除电涌，由此确保了电路的稳定动作。

如果电涌极性反向，那么同样执行该动作。这种情况下，源极和漏极的功能也相反。

这里，对漏极(集电极C)施加相对于源极(发射极E)的电位的正电涌或负电涌。在这两种情况的任一一种中，寄生NPN型双极晶体管在碰撞电离、快回之后被激活，使得被保护电路(内电路2)被钳位在低电位而受到保护。

注意，这种动作背后的物理现象，特别是导致P型阱的电位升高的电荷产生，并不限于碰撞电离。

例如，如稍后描述的，特别是如果省略了栅电极，由于漏极端的雪崩击穿而使载流子可以注入P型阱22中，由此升高其电位。然而，应当注意，即使存在栅电极，也可能主要发生雪崩击穿。

或者，P型区域的电位升高可能由多种因素共同导致，包括碰撞电离后雪崩击穿。

注意，与参照图1、图3和图4在第一至第三实施例中描述的三种情况相关联的动作可以以原来的方式适用于电路动作自身。

5.第五实施例

图7A和图7B示出根据第五实施例的半导体集成电路1E的主要组件的平面图和截面图。图7A和图7B示出图1或图3所示的在VSS线16和配线15之间连接的保护元件3。VDD侧的保护元件3除了一些配线的类型不同外是基本相同的。

图7A和图7B所示的根据第五实施例的元件结构与图5A和图5B所示的元件结构的区别在于图5A和图5B所示的栅电极30没有设置在图7A和图7B所示的元件结构中。

图5A和图5B所示的第四实施例中，由曝光系统的对准精度确定开口部23A上的栅电极30的重合精度。结果，杂质区域相对于栅电极30以自对准方式而配置。

相反，在第五实施例中，开口部在元件绝缘层23中形成以形成衬底接触区域20A和N阱接触区域21A。同时，开口部在将形成第一N型区域24与第二N型区域25A和25B的元件绝缘层23中形成。结果，第一N型区域24和第二N型区域25A和25B的相互位置由用于形成元件绝缘层23中的开口部的光掩膜的图案来确定。

在元件绝缘层23形成之后，N型杂质以离子形式注入由图7A中的参考符号23B表示的区域或包括形成N阱接触区域21A的区域。活化退火杂质完成图7A和图7B所示的杂质区域的结构。

与第四实施例相比较，上述的制造方法确保了第一N型区域24和第二N型区域25A和25B的相互位置的相同或更高的精度。

图8B示出了在图7B中没有示出的寄生元件的截面配置图。图8A示出图7A中没有示出的连接细节。图9A示出图8A和图8B所示的保护元件3的等效电路图。

如图8B所示，由第一N型区域24和P型阱22之间的PN结形成二极管D1。二极管D2由两个PN结形成，其中，一个PN结位于第二N型区域25A和P型阱22之间，另一个位于第二N型区域25B和P型阱22之间。因此，二极管D1和D2以背靠背结构连接。

由N型阱21包围P型阱22。适于向N型阱21提供电位的N阱接触区域21A与第二N型区域25A和25B短接。因此，二极管D3作为寄生元件与二极管D2并联。

这以图9A中的电路图的形式示出。从图9A看出，可以说两个二极管以背靠背的结构连接，其中，一个二极管由二极管D2和D3的组合构成，另一个由二极管1构成。由此，可以确定保护元件3包括其阳极连接在一起的两个二极管。

下面将描述具有上述结构的保护元件的动作。

我们假设以N型区域和N型阱中的一个为基准的电压施加于其中的另一个，并且电压增加。这里，N型区域和N型阱中的电位较低者被称作发射极，而较高者是集电极。

当施加的电压增加时，耗尽层在集电极和P型阱之间以及发射极和P型阱之间的冶金接合位置的两侧延伸。在给定水平的所加电压发生结击穿。结击穿通常发生在具有较强电场的发射极侧。

一旦结击穿发生，电流从集电极经过基极(P型阱)流向发射极。这升高了基极电位(P型阱的电位)，正向偏置基极和发射极之间的PN结。

此后，寄生双极晶体管导通。这个晶体管中的N型阱和N型区域中的一个作为它的发射极，P型阱作为它的基极，以及N型阱和N型区域中的另一个作为它的集电极。

当寄生双极晶体管导通时，发射极至集电极的阻抗将急剧下降，导致保护元件的电压-电流特性快回。此后，浪涌电流高效流动。此外，快回后，集电极侧的电场强度得到缓和，这使得发生雪崩击穿的区域分散，因此缓和了在特定位置的持续雪崩击穿导致的局部温度上升。这防止了由局部温度上升引起的晶体质量的下降，因此提供了稳定的元件特性。

注意，这种动作背后的物理现象，特别是导致P型阱的电位提高的电荷的产生，不限于雪崩击穿。

例如，如稍后描述的，特别是，如果形成具有栅电极的MIS晶体管的沟道，碰撞电离产生电子-空穴对。电子-空穴对中，空穴可以累积在P型区域，导致P型区域的电位增加。

作为选择，P型区域的电位升高可能由多种因素共同导致，包括碰撞电离后雪崩击穿。

注意，与参照图1、图3和图4在第一至第三实施例中描述的三种情况相关的动作可以以原来的方式适用于电路的动作自身。

将参照图10和图11给出集电极区域(第一N型区域24)和发射极区域(第二N型区域25A和25B)之间的连接结构的详细实例的描述。

图10A和图10B示出连接部的简单结构的放大平面图和放大截面图。在该结构中，在第一N型区域24和第二N型区域25A和25B中形成接触插塞(contact plug)。

图10B所示的元件绝缘层23的开口部形成如图10A所示的3个平行的矩形图案，由此规定位于中央的第一N型区域24和其两侧的第二N型区域25A和25B的形状。第一N型区域24和第二N型区域25A和25B利用通过这些开口部的N型杂质的离子注入而获得，即，利用元件绝缘层23作为自对准掩膜。

第一N型区域24和第二N型区域25A和25B的上表面覆盖有层间绝缘膜26。

在层间绝缘膜26中嵌入许多接触插塞27(其配置参考图11A)。每个接触插塞27的下表面与第一N型区域24和第二N型区域25A和25B中的一个接触。

注意，尽管没有特别示出，每个集电极和发射极的配线设置在层间绝缘膜26的上表面。

图11A和图11B是通过以硅化工艺局部地阻止阻抗的减小而使二极管的雪崩击穿点分散的结构。

在互补MIS(CMOS)工艺中，晶体管小型化导致的栅极、漏极以及源极阻抗的增大阻碍了高速动作。因此，经常使用为了硅化源极和漏极区域上表面(及栅电极的上表面)而设计的硅化工艺。

在本发明实施例中，使用与CMOS晶体管同时形成的保护元件3的阱中阱结构是更可取的，因为这排除了增加任何工艺步骤的必要。此外，更可取的是第一N型区域24和第二N型区域25A和25B应该与CMOS晶体管中的NMOS晶体管的源极和漏极区域在一个步骤中形成，因为这排除了增加任何工艺步骤的必要。

在这种情况下，如果在CMOS处理中包括硅化处理，那么在一个步骤中也在保护元件3的N型区域形成了硅化层。

另一方面，强电场可能产生在彼此接近的相邻边缘的附近或在第一N型区域24和第二N型区域25A之间以及第一N型区域24和第二N型区域25B之间的衬底深侧的N型区域的角落附近。然而，注意，如果到目前为止，强电场在一个位置产生的可能性大于任何其它位置，那么在施加的电压增大时雪崩击穿仅在那个位置持续发生。这引起了因加热而导致特性和质量可能降低的关注。

因此，在本实施例中，图11B所示，将主要端和分离端部分通过各第一N型区域24和第二N型区域25A和25B中的阻抗区域29连接在一起。阻抗区域29用作阻抗层，因为这些区域的某些范围在施加电压时未耗尽。即，阻抗区域29用作所谓的镇流电阻器。

下面将给出更详细的描述。在描述中，以图11B中的第二N型区域25A侧的第一N型区域24附近的区域为例。

将以第二N型区域25A的电位为基准的正电压(例如，电涌)加到第一N型区域24。在这种情况下，雪崩击穿通常可能首先发生在第一N型区域24的分离部(N型区域24A的分离端)，也即与第二N型区域25A最近的阻抗区域29的尖端部。

这时，与第二N型区域25A侧的第一N型区域24接触的阻抗区域29没有完全耗尽。结果，电流流经那里(前面的电中性区域)。在这种情况下，以第二N型区域25A的电位为基准确定电位。因此，通过电流和阻抗计算的电压降使第一N型区域24的电位提高。这产生了雪崩击穿也可能在阻抗区域29和第一N型区域24的主要部分发生的条件，导致雪崩击穿发生的位置分散。

为了实现雪崩击穿的这种分布，重要的是阻抗区域29不应该完全耗尽以及上述区域29应该保持或多或少的高阻抗。

然而，如果以原来的方式使用通常的硅化工艺，硅化层28也在阻抗区域29上形成，使得难以提供具有高阻抗的上述区域29。

因此，在图11A的阴影区域中形成线形的硅化阻塞区，包括阻抗区域29的上表面。更具体地，硅化阻塞区覆盖有绝缘膜以防止在稍后详细描述的硅化加热期间的合金反应。

这使阻抗区域29的镇流电阻器功能保持完好，可以使保护元件3的特性和质量保持在高水平。

图12A～12F示出了根据工艺流程的在制造期间的保护元件的截面图。

图12A是元件绝缘层23形成之后的截面图。通过已知方法形成上述层23，尽管其形成方法根据上述层23是LOCOS层还是STI层而改变。

在图12B所示的工艺步骤中，以低浓度向P型阱22引入N型杂质，因此形成阻抗区域29。P型阱22暴露在元件绝缘层23的开口部。

在图12C所示的工艺步骤中，首先在整个表面上形成期望厚度的绝缘膜28A。然后，抗蚀膜Re在绝缘膜28A上形成适于图11A所示的硅化阻塞区域的图案。

在图12D所示的工艺步骤中，使用抗蚀膜Re作为掩膜离子注入N型杂质。这时，绝缘膜28A在抗蚀膜Re周围暴露的部分用作用于离子注入的通行膜。于是，利用抗蚀膜Re作为掩膜的蚀刻去除了绝缘膜28A中用作通膜的的部分。

在图12E所示的工艺步骤中，在去除抗蚀膜Re之后，金属层沉积在整个表面上。于是，通过热处理硅化金属层。这时，仅硅上的金属层被硅化。因此，如图12E所示，在第一N型区域24和分离端N型区域24A上形成硅化层28。结果，在覆盖有绝缘膜28A的阻抗区域29上没有形成硅化层28。

于是，如图12F所示，沉积层间绝缘膜26，因此形成插塞27。

每个阻抗区域29都起到镇流电阻器的作用。因此，诸如其浓度和注入能量(深度)等因素显著影响保护元件的特性。此外，已经从TEG评估中发现在经由阻抗区域29连接到第一N型区域24的主要部分以及邻近元件绝缘层23的高浓度N型区域(例如，分离端N型区域24A)中，阻抗区域29的浓度和其它条件同样显著影响保护元件的特性。

因此，诸如浓度和深度的条件对于设计具有通过低浓度N型区域(阻抗区域29)连接的两个高浓度N型区域(24和24A)的结构中的保护元件是重要的。

图12所示的制造方法提供了保持不受硅化影响的N型杂质区域的配置工艺。这种配置对保护元件的特性有较大的影响。

6.第六实施例

图13示出根据第六实施例的半导体集成电路的一部分。根据第六实施例的实施例包括适合本发明实施的电路实例。至于每个保护元件3的配置和结构以及与被保护电路的连接，可以按照需要组合在第一至第五实施例中所描述的内容。

在图13所示的电路中，在保护元件3和内电路2之间设置耦合电容C。此外，连接内电路2的输入信号线的电容器C的一个电极经由电阻器R被上拉至正偏压Vbias。

这是用于RF信号的输入阶段的配置。因此，IO端子12侧的RF信号的AC电位以原样方式加到两个保护元件3。

注意，保护元件3的连接方式与第一实施例中描述相同。由于输入信号是高频信号，因此不受总线阻抗的影响，所以首选这种连接。然而，这并不意味着在选择时排除图3和图4所示的连接。

在其输入阶段更适宜具有这种结构的电路实例是地上TV调谐接收电路。

地上TV调谐接收电路的高频输入信号范围从46MHz到880MHz。此外，电路还接收高频DC电平波动的信号。DC电平的波动偶尔在从参考电压VSS到电源电压VDD的宽范围内发生。

此外，作为地上TV调谐接收电路的例子，今天处理大量高速数据的应用定义为使用了高频(RF)信号的应用。结果，保护元件3的寄生电容不得不在可能的范围内保持最小值。

如果RF信号线中允许的寄生电容量受到上述限制，那么上面的实施例，特别是第四和第五实施例，可以提供满足寄生电容限制要求的保护元件3。

此外，即使信号由于集成电路的具体要求而在电源电压VDD以上(或在参考电压VSS以下)摆动，RF信号也能保持不失真。

因此，上面的实施例，特别是第四和第五实施例，提供了在具有这些特征的半导体集成电路的外部连接端子具有满足期望的要求的小寄生电容的无偏置(适用于双向使用)的保护元件。

7.修改实例

在第一至第六实施例中，特别是第四和第五实施例，N型阱21连接到参考电压VSS。

然而，如图9B所示，N型阱21(参考图5和图7)可以连接IO端子12。在这种情况下，阱之间的二极管D3与二极管D1并联。

作为选择，如图9C所示，N型阱21可以连接到电源电压VDD。在这种情况下，阱之间的二极管D3连接在浮动节点和电源(电源电压VDD)之间。

在任一情况下，都确保了二极管D1和D2之间的公共阳极的浮动条件。

图14和图15示出了当N型阱21如图9C所示连接时的保护元件的截面图。图14A和14B示出了图7A和图7B所示的保护元件的修改实例。图15A和15B示出了图5A和图5B所示的保护元件的修改实例。

尽管与图5和图7所示的保护元件类似，即IO端子12都用作集电极C，但是修改实例中的保护元件与图5和图7所示的保护元件的区别在于，电源电压VDD连接到发射极E以及围绕P型阱22的N型阱21连接到电源电压VDD。根据修改实例的保护元件的运行原理与图5和图7所示的N型阱21连接到参考电压VSS的运行原理相同。

图16、图17和图18示出了图7、图10和图11所示的保护元件的修改实例(改进实例)。

图7、图10和图11示出了从与漏电流抑制相关的图示出的图案改进的二维图案。注意，可以适当抑制漏电流。因此，这里给出的描述不排除可以实施图7、图10和图11所示的二维图案的事实。

图16、图17和图18所示的保护元件的改进如下。即，例如，在图16中，N型杂质注入其尺寸比开口部大的区域23B。由于漏电流能够在元件绝缘层23的边缘部被有效抑制，所以首选向尺寸大于元件绝缘层23的开口部23A的区域23B注入N型杂质。注意，通过将抗蚀膜或其它开口图案的尺寸变大，区域23B可以变为图16所示的尺寸。这排除了增加任何图案或工艺步骤的必要。结果，一旦光掩膜形成，不存在成本增加的因素了。

图17和图18所示的保护元件在图案形状和目的上基本类似于图16中的保护元件。注意，区域23B扩展至甚至大于包括如18A中的抵抗区域29的硅化阻塞区域(阴影区域)的尺寸。

8.比较实例和实施例的效果总结

图19示出了根据第一比较实例的保护元件301。图20示出了根据第二比较实例的保护元件302。

半导体集成电路的ESD保护元件通常包括连接在一起的离散PN二极管(面向相同方向连接的多级二极管)，与保护元件301的情况一样，或具有与保护元件302相同的GGMOS结构。

然而，对于高频信号的情形，MOS晶体管型保护元件的寄生电容经常有问题。此外，信号波形在电源(电源电压VDD)和GND(参考电压VSS)之间的额定电压范围外波动，包含低于参考电压VSS的电压，高于电源电压VDD的电压或这两种水平的电压。在这种情况下，由二极管对信号进行钳位，使得难以使用保护元件301或302。

如果使用根据第一至第六实施例和修改实例中的任何一个的保护元件3，那么特别是对高频信号或其它端子具有严格的电容限制的内电路2在标准互补MIS(例如，CMOS)工艺中容易受到保护。

利用本保护元件可以使其端子电位在标准CMOS工艺中可能在参考电压VSS以下或电源电压VDD以上波动的内部电路2受到迅速保护。注意，由于保护元件3可以在源极或漏极区域的标准处理中形成，所以即使缺少栅电极30，其工艺的亲和性也非常高。

如果使用根据本发明实施例中的任何一个的保护元件3，那么具有严格的电容限制以及适于接收其电位在电源振幅之外波动的信号的内电路2可以在标准CMOS工艺中以低成本且易于得到保护。

本领域技术人员应当理解根据设计要求和其它因素，可以有各种修改、组合、子组合和改进，只要它们在所附权利要求的范围或其等同范围内。

Claims (8)

1.一种半导体集成电路，包括：

被保护电路；以及

保护元件，与所述被保护电路在同一半导体衬底上形成，并且适于保护所述被保护电路，其中

所述保护元件包括两个二极管，它们的阳极连接在一起以形成浮动节点并且两个阴极连接至所述被保护电路，

所述两个二极管在所述半导体衬底的阱中阱结构中形成，并且

所述阱中阱结构包括：

P型阱，形成浮栅，

N型阱，通过衬底深部侧围绕所述P型阱的除了在衬底前侧之外的表面，以形成所述二极管中的一个的阴极，以及

第一N型区域，在所述P型阱中形成，从而形成另一个所述二极管的阴极。

2.根据权利要求1所述的半导体集成电路，其中

所述N型阱和所述第一N型区域中的一个连接到所述被保护电路的信号配线，

所述N型阱和所述第一N型区域中的另一个连接至连接到所述被保护电路的另一条配线，以及

所述P型阱不连接到经由绝缘层压在所述半导体衬底上的多条配线中的任意一条。

3.根据权利要求1所述的半导体集成电路，其中

第二N型区域在所述P型阱中与所述第一N型区域间隔一段距离形成，

所述第二N型区域电连接到所述N型阱以形成由所述第二N型区域、所述P型阱和所述第一N型区域构成的横向晶体管的衬底内结构。

4.根据权利要求3所述的半导体集成电路，其中

栅电极经由栅绝缘膜与彼此相隔一段距离的所述第一和第二N型区域之间的P型阱部分相对形成，并且

如同所述第二N型区域一样，所述栅电极电连接到所述N型阱。

5.根据权利要求1所述的半导体集成电路，包括：

用于互补金属绝缘体半导体晶体管电路的阱中阱结构，在所述半导体衬底中形成，其中

在其中形成了所述两个二极管的所述阱中阱结构在沿着衬底深度方向的结构(杂质区域的深度和浓度分布)与所述用于互补金属绝缘体半导体晶体管电路的阱中阱结构相同。

6.根据权利要求3所述的半导体集成电路，其中

互补金属绝缘体半导体晶体管电路在所述半导体衬底中形成，以及

所述第一和第二N型区域沿着衬底深度方向的结构(杂质区域的深度和浓度分布)与包含在所述互补金属绝缘体半导体晶体管电路中的N型金属绝缘体半导体晶体管的源极和漏极区域的沿着衬底深度方向的结构相同。

7.根据权利要求3所述的半导体集成电路，其中

具有矩形二维图案的所述第一N型阱和具有相同二维图案的所述第二N型区域在其间以给定距离沿着短边的宽度方向以重复的方式在所述P型阱中彼此平行地交替配置。

8.一种半导体集成电路，包括：

信号输入端子，向其施加输入信号；

在电源电压和参考电压的电压供给端子中的至少一个与所述输入端子之间连接至少一个保护元件；以及

被保护电路，经由耦合电容连接到所述输入端，其中所述被保护电路和所述保护元件在同一半导体衬底上形成，

所述保护元件包括两个二极管，它们的阳极连接在一起以形成浮动节点并且两个阴极连接至所述被保护电路，

所述两个二极管在所述半导体衬底的阱中阱结构中形成，并且

所述阱中阱结构包括

P型阱，形成浮栅，

N型阱，通过衬底深部侧围绕所述P型阱的除了在衬底前侧之外的表面，以形成所述二极管中的一个的阴极，以及

第一N型区域，在所述P型阱中形成，以形成另一个所述二极管的阴极。

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