CN104321871B - 半导体装置和半导体装置的制造方法 - Google Patents

半导体装置和半导体装置的制造方法 Download PDF

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Abstract

由n+层(11)/n‑层(10)/p+层(12)/n‑层(10)的基本结构(103)构成保护用二极管(101)。通过使构成保护用二极管(101)的p型层为高杂质浓度的p+层(12)，能够抑制耗尽层的延伸，减小保护用二极管(101)的面积。另外，通过扩散系数大的磷原子的离子注入来在构成保护用二极管(101)的多晶硅层(9)形成低杂质浓度的n‑层(10)，并通过1000℃以上的热处理使注入到多晶硅层(9)的磷原子扩散，由此能够使n‑层(10)的深度方向的杂质分布在深度方向上一致。其结果，高杂质浓度的p+层(12)与低杂质浓度的n‑层(10)之间的pn接合面与衬底主表面大致垂直，能够抑制电场集中于p+层(12)与n‑层(10)之间的pn结处。

Description

半导体装置和半导体装置的制造方法
技术领域
本发明涉及一种半导体装置和半导体装置的制造方法。
背景技术
以往，公知一种从低电压产生高电压并在规定的定时对燃料和空气的混合气进行点火的内燃机用点火装置。图5是表示内燃机用点火装置700的结构的电路图。参照图5来说明内燃机用点火装置700的结构和动作。内燃机用点火装置700由ECU(Engine ControlUnit：发动机控制单元)51、点火用IC 52、点火线圈56、火花塞60以及电压源59构成。点火用IC 52由保护用二极管53、IGBT(Insulated Gate Bipolar Transistor：绝缘栅型双极性晶体管)54以及电阻55、61构成。点火线圈56由初级线圈57和次级线圈58构成。
电压源59是固定电压(例如14V左右)，与点火线圈56的初级线圈57的一个端子连接。初级线圈57的另一端子与点火用IC 52的C端子(IGBT 54的集电极)连接。点火用IC 52的E端子(IGBT 54的发射极)被接地，点火用IC 52的G端子(IGBT 54的栅电极)与ECU 51连接。ECU 51具有将对构成点火用IC 52的IGBT 54的导通(短路)和截止(开路)进行控制的信号传送到点火用IC 52的G端子的功能。例如通过对点火用IC 52的G端子施加5V，点火用IC52的IGBT54短路。另一方面，通过对点火用IC 52的G端子施加0V，点火用IC 52的IGBT54开路。
具体地说，当对点火用IC 52的G端子施加从ECU 51输出的导通信号时，点火用IC52的IGBT 54短路，集电极电流Ic开始从电压源59经由点火线圈56的初级线圈57流向点火用IC 52的C端子。另一方面，当对点火用IC 52的G端子施加从ECU 51输出的截止信号时，点火用IC 52的IGBT 54开路，集电极电流Ic急剧减少。由于该集电极电流Ic的急剧变化，初级线圈57的两端部间的电压急剧变大。同时，次级线圈58的两端部间的电压也增大到几十千伏(例如30kV)，该电压被施加到火花塞60。当施加电压达到期望的电压时火花塞60放电。
接着，说明构成点火用IC 52的保护用二极管53。当对点火用IC 52的C端子施加几百伏(例如400V)的浪涌电压时，产生从点火用IC 52的C端子通过保护用二极管53(齐纳二极管)而朝向IGBT 54的栅极的初期浪涌电流。由于该初期浪涌电流而IGBT 54短路，继初期浪涌电流之后产生集电极电流Ic。继初期浪涌电流之后的集电极电流Ic是使点火用IC 52的C端子(IGBT 54的集电极)的电荷流向地的电流，因此将点火用IC 52的C端子的电位下降到电压源59的电位。即，保护用二极管53作为保护IGBT 54避免其被施加的过电压损坏的保护装置而发挥作用。
在图5中，当对点火用IC 52的G端子施加从ECU 51输出的导通信号时，由于电阻61而IGBT 54的栅极电位上升，IGBT 54短路。由于IGBT 54短路而从电压源59向初级线圈57流过初级电流。另一方面，当对点火用IC 52的G端子施加从ECU 51输出的截止信号时，IGBT54开路，点火用IC 52的C端子的电位上升，初级线圈57的电压也上升。在向初级线圈57的初级电流被切断时，在次级线圈58中同次级线圈58与初级线圈57的匝数比相应地产生高电压，在火花塞60的间隙(电极间隙)产生放电。通过该放电而产生火花，对燃料室内的混合气进行点火。
保护用二极管53连接在IGBT 54的集电极-栅极之间。在切断向初级线圈57的初级电流时在IGBT 54的集电极产生高电压的情况下，通过在保护用二极管53的钳制电压下流动的电流和电阻61而IGBT 54的栅极电位上升。由此，能够使IGBT 54短路，能够吸收点火线圈56所蓄积的大的能量。另外，在对IGBT 54的集电极施加了高电压的情况下，保护用二极管53起到保护IGBT 54以防止IGBT 54损坏的作用。
接着，说明搭载保护用二极管53的IGBT 54。搭载于图5所示的内燃机用点火装置700的作为功率半导体元件的IGBT 54等半导体装置有可能被施加由于某些原因而产生的浪涌电压。例如是外来的浪涌电压、噪声电压、作为功率半导体元件的IGBT 54自身进行动作而产生的浪涌电压等。因此，在IGBT 54的集电极-栅极之间配置保护用二极管53，通过保护用二极管53对过大的电压进行钳制以避免过大的电压被施加到IGBT 54，从而实现了半导体装置(点火用IC 52)的高的抗损坏性。
接着，参照图6说明作为点火用IC 52的半导体装置的截面结构。图6是表示以往的半导体装置600的结构的截面图。图6的(a)是以往的半导体装置600的主要部分的俯视图，图6的(b)是以往的半导体装置600的主要部分的截面图。如图6所示，在IGBT 102(相当于图5的IGBT 54)的边缘终端区域104的LOCOS氧化膜5之上形成有高杂质浓度的p+层72与低杂质浓度的n-层70之间的pn结。p+层72和n-层70由多晶硅构成。p+层72和n-层70交替地重复配置多个并串联连接。
构成保护用二极管105的多晶硅层的两端部分别形成为高杂质浓度的n+层71。n+层71与位于多晶硅层的最端部侧的n-层70接触。由这些p+层72、n-层70以及n+层71构成了保护用二极管105(相当于图5的保护用二极管53)。保护用二极管105连接在IGBT 102的集电极-栅极之间。构成保护用二极管105的多晶硅层的两端部的n+层71分别与IGBT 102的集电极和栅极连接。
对于构成保护用二极管105的低杂质浓度的n-层70，是通过向形成在LOCOS氧化膜5上的多晶硅层离子注入As(砷)、例如将剂量设为6×1013cm-2、以宽度(构成保护用二极管105的各层排列的方向上的宽度，以下仅称为宽度)2.5μm形成的。之后，以在保护用二极管105上形成BPSG(Boro-Phospho Silicate Glass(硼磷硅玻璃)：包含硼(B)和磷(P)的硅玻璃)膜14时的回流焊炉的温度(1000℃以下)对构成保护用二极管105的各层进行热处理。通过使n-层70的宽度缩短为2.5μm，能够减小动作电阻，因此具有在为了验证施加反偏压时的半导体装置的状态而模拟地施加反偏压的反偏压施加实验中抑制耐压上升的效果(钳制效果)。该反偏压施加实验是通过保护用二极管105对施加到IGBT 102的电压重复进行钳制的电压钳制实验的简易型实验。
另外，对于MOSFET(Metal Oxide Semiconductor Field Effect Transistor：绝缘栅型场效应晶体管)的栅极-源极之间或栅极-漏极之间的保护用二极管、IGBT的栅极-发射极之间或栅极-集电极之间的保护用二极管的基本结构，提出了重复p层与n层之间的pn结的方案(例如参照下述专利文献1～3。)。
另外，提出了一种插入到功率MOSFET的栅极-源极之间的n+/n-/p-/n-/n+/n-/p-/n-/n+结构的保护用二极管(例如参照下述专利文献4。)。在下述专利文献4中，保护用二极管连接在MOSFET的栅极-源极之间，没有连接在MOSFET的漏极-栅极之间。该结构的保护用二极管通过p-/n-/n+结保持施加到MOSFET的栅极-源极之间的浪涌电压。另外，在下述专利文献4中，在将低杂质浓度的p-层形成在栅极氧化膜上的一面之后，在该p-层选择性地形成在深度方向上贯穿该p-层的低杂质浓度的n-层和高杂质浓度的n+层。
专利文献1：日本特开平9-186315号公报
专利文献2：日本特开平8-88354号公报
专利文献3：日本特开平9-18001号公报
专利文献4：日本特开2002-43574号公报
发明内容
发明要解决的问题
然而，如上所述，图6所示的以往的保护用二极管105针对模拟浪涌电压施加时的反偏压施加实验具有抑制耐压上升的效果(钳制效果)，但是在频繁地施加钳制电压的情况下，p+层72与n-层70之间的pn结局部劣化。由此，存在漏电流增加而产生耐压不良这样的问题。参照图7、8详细地说明这个问题。
图7是表示图6的以往的半导体装置600的保护用二极管105的主要部分的截面图。图8是表示构成图6的保护用二极管105的n-层70的砷(As)的杂质浓度与扩散深度之间的关系(扩散浓度分布)的特性图。在n-层70的掺杂物为砷(As)的情况下，由于砷的扩散系数小，因此如图8所示那样，n-层70的杂质浓度在深度方向上(与BPSG膜14侧相比在LOCOS氧化膜5侧)变低。在像这样的杂质分布的n-层70形成与n-层70相比为高杂质浓度的p+层72的情况下，n-层70的宽度从表面(BPSG膜14与保护用二极管105之间的边界面)向着深度方向(从BPSG膜14侧朝向LOCOS氧化膜5侧的方向)变窄。因此，p+层72与n-层70之间的pn接合面89变得不平坦(与衬底主表面大致垂直)，在对保护用二极管105频繁地施加钳制电压的情况下，电场集中于此处(pn接合面89)，由此漏电流增加，产生耐压不良。
另外，在上述专利文献4中，是被插入到MOSFET的栅极-源极之间的几十伏耐压的保护用二极管，在将该保护用二极管插入到IGBT的集电极-栅极之间的情况下，需要1000V以上程度的高耐压。其结果，构成保护用二极管的各层的面积变大(各层的宽度变宽)，保护用二极管整体的面积变大。
另外，如上述专利文献4所示那样将保护用二极管设为n+/n-/p-/n-/n+/n-/p-/n-/n+结构的情况下，由于在n-层扩展的耗尽层的延伸停止于(stop)与该n-层相邻的n+层，因此能够使n-层的宽度变窄。另一方面，由于没有设置用于使在p-层扩展的耗尽层的延伸停止的停止层，因此需要使p-层的宽度宽，从而保护用二极管的面积变大。特别是在将保护用二极管连接在MOSFET的漏极-栅极之间、IGBT的集电极-栅极之间的情况下，需要高耐压的保护用二极管，从而需要大量的宽度宽的p-层。其结果存在保护用二极管的面积变大这样的问题。
本发明为了解决上述现有技术的问题点，其目的在于提供一种在具有保护用二极管的半导体装置中能够减小保护用二极管的面积且能够降低构成保护用二极管的p层与n层之间的pn结处的电场集中的半导体装置和半导体装置的制造方法。
用于解决问题的方案
为了解决上述课题并达到本发明的目的，本发明所涉及的半导体装置具有下面的特征。在半导体衬底上配置有绝缘膜。在上述绝缘膜上配置有由多晶硅层构成的对浪涌电压进行钳制的保护用元件。上述保护用元件具有由第一导电型的第一半导体层、第一导电型的第二半导体层、第二导电型的第三半导体层以及第一导电型的第四半导体层构成的一个单位结构、或者将两个以上的上述单位结构串联连接而成的结构。上述第二半导体层在一端与上述第一半导体层连接且杂质浓度低于该第一半导体层的杂质浓度。上述第三半导体层在上述第二半导体层的另一端与上述第二半导体层接触，且杂质浓度高于该第二半导体层的杂质浓度。上述第四半导体层在一端与上述第三半导体层连接，杂质浓度低于该第三半导体层的杂质浓度且与上述第二半导体层的杂质浓度大致相同。上述保护用元件的一端部是上述第一半导体层。上述保护用元件的另一端部是具有与上述第一半导体层大致相同的杂质浓度的第一导电型的第五半导体层。
另外，本发明所涉及的半导体装置也可以为，在上述的发明中，上述第二半导体层与上述第三半导体层之间的pn接合面与上述半导体衬底的主表面大致垂直。
另外，本发明所涉及的半导体装置也可以为，在上述的发明中，上述第三半导体层与上述第四半导体层之间的pn接合面与上述半导体衬底的主表面大致垂直。
另外，本发明所涉及的半导体装置也可以为，在上述的发明中，在上述保护用元件的与构成上述单位结构的上述第一半导体层、上述第二半导体层、上述第三半导体层以及上述第四半导体层的排列方向垂直的方向上的两端部分别设置有电阻值比上述第二半导体层或上述第四半导体层的电阻值高的高电阻层。
另外，本发明所涉及的半导体装置也可以为，在上述的发明中，上述高电阻层的电阻值为1MΩ以上。
另外，本发明所涉及的半导体装置也可以为，在上述的发明中，上述高电阻层的电阻率为10Ωcm以上。
另外，本发明所涉及的半导体装置也可以为，在上述的发明中，还具备设置于上述半导体衬底的绝缘栅型开关元件，上述保护用元件的一端与上述绝缘栅型开关元件的栅极连接，上述保护用元件的另一端与上述绝缘栅型开关元件的高电位侧电极连接。
另外，本发明所涉及的半导体装置也可以为，在上述的发明中，还具备：主电流流过的上述绝缘栅型开关元件的活性部；以及包围上述活性部的周围并用于保持耐压的上述绝缘栅型开关元件的边缘终端区域。并且，上述边缘终端区域设置在上述保护用元件的下面。
另外，本发明所涉及的半导体装置也可以为，在上述的发明中，上述保护用元件是双向二极管。
另外，本发明所涉及的半导体装置的制造方法是上述的半导体装置的制造方法，首先，进行第一工序，在上述半导体衬底上隔着上述绝缘膜形成上述多晶硅层。接着，进行第二工序，向上述多晶硅层整体离子注入磷原子，通过在1000℃以上的温度下进行热处理来形成作为上述第二半导体层和上述第四半导体层的第一导电型半导体层。接着，进行第三工序，将硼原子和磷原子相互分开地选择性地离子注入到上述第一导电型半导体层，之后通过进行热处理使之在深度方向上贯穿上述第一导电型半导体层而到达上述绝缘膜且将杂质浓度高于上述第一导电型半导体层的杂质浓度的上述第三半导体层和上述第一半导体层相互分开地交替配置多个。在上述第三工序中，以使上述多晶硅层的端部为上述第一半导体层的方式形成上述第三半导体层和上述第一半导体层。
另外，本发明所涉及的半导体装置的制造方法也可以为，在上述的发明中，上述第一导电型半导体层的厚度方向的杂质浓度是大致固定的。
另外，本发明所涉及的半导体装置的制造方法也可以为，在上述的发明中，上述第三工序包括以下工序：通过将形成在上述第一导电型半导体层上的第一掩模作为掩模来离子注入硼原子，由此形成上述第三半导体层；以及通过将形成在上述第一导电型半导体层上的第二掩模作为掩模来离子注入磷原子，由此形成上述第一半导体层，其中，上述第一导电型半导体层的被上述第一掩模和上述第二掩模同时覆盖的部分的宽度为1.2μm以上且1.8μm以下。
另外，本发明所涉及的半导体装置的制造方法也可以为，在上述的发明中，在上述第二工序中的磷原子的离子注入中，磷原子的剂量为2×1014cm-2以上且6×1014cm-2以下。
发明的效果
根据本发明所涉及的半导体装置和半导体装置的制造方法，起到能够抑制保护用二极管内部的耗尽层的延伸并减小保护用二极管的面积这样的效果。另外，根据本发明所涉及的半导体装置和半导体装置的制造方法，通过使构成保护用二极管的高杂质浓度的p+层与低杂质浓度的n-层之间的pn接合面平坦(与衬底主面大致垂直)，起到能够抑制电场集中于该pn接合面这样的效果。
附图说明
图1是表示本发明的第一实施方式所涉及的半导体装置100的结构的截面图。
图2是放大表示图1的保护用二极管101的一部分的截面图。
图3是表示漏电流Io与构成本发明装置的保护用二极管101的n-层10的宽度的关系的特性图。
图4是表示本发明的第二实施方式所涉及的半导体装置的制造中途的状态的截面图。
图5是表示内燃机用点火装置700的结构的电路图。
图6是表示以往的半导体装置600的结构的截面图。
图7是表示图6的以往的半导体装置600的保护用二极管105的主要部分的截面图。
图8是表示构成图6的保护用二极管105的n-层70的砷(As)的杂质浓度与扩散深度之间的关系的特性图。
图9是表示本发明的第三实施方式所涉及的半导体装置200的主要部分的俯视图。
图10是表示对于本发明的第三实施方式所涉及的半导体装置200的IGBT的集电极-栅极间电压的集电极电流的波形的特性图。
图11是表示本发明的第四实施方式所涉及的半导体装置300的主要部分的俯视图。
图12是表示本发明的第四实施方式所涉及的半导体装置300的结构的截面图。
具体实施方式
下面，参照添附附图详细地说明本发明所涉及的半导体装置和半导体装置的制造方法的优选的实施方式。在本说明书和添附附图中，前缀有n或p的层、区域分别意味着电子或空穴是多数载流子。另外，附加于n、p的+和-分别意味着与未附加+和-的层、区域相比杂质浓度高和杂质浓度低。此外，在下面的实施方式的说明以及添附附图中，对同样的结构附加相同的附图标记并省略重复说明。另外，将第一导电型设为n型、将第二导电型设为p型进行说明，但是即使将第一导电型设为p型、将第二导电型设为n型，本发明也同样成立。
(第一实施方式)
以构成内燃机用点火装置的点火用IC的半导体装置为例说明本发明的第一实施方式所涉及的半导体装置的结构。内燃机用点火装置的电路结构与图5所示的内燃机用点火装置700相同，因此省略说明。图1是表示本发明的第一实施方式所涉及的半导体装置100的结构的截面图。在图1的(a)中示出半导体装置100的形成有保护用二极管101的位置的主要部分截面图。在图1的(b)中示出与图1的(a)相连的IGBT 102的活性部附近的主要部分截面图。如图1所示，第一实施方式所涉及的半导体装置100为以下结构：作为功率半导体元件的IGBT(绝缘栅型双极性晶体管)102和作为双方向齐纳二极管的保护用二极管101被形成在同一半导体衬底(外延衬底1)上。外延衬底1是在作为p集电极层2的p型半导体基材的正面依次层叠n缓冲层3和n漂移层4而成的。
在IGBT 102的活性部中，在外延衬底1的正面侧设置有p阱层6、高浓度p+阱层6a、n+发射极层7、由栅极氧化膜8a以及栅电极8构成的MOS栅极(由金属-氧化膜-半导体构成的绝缘栅)结构。发射极17与高浓度p+阱层6a和n+发射极层7接触，并通过BPSG膜14与栅电极8电绝缘。在外延衬底1的背面1c设置有与p集电极层2接触的集电极18。在外延衬底1的外周部设置有IGBT 102的边缘终端区域104。IGBT 102的边缘终端区域104包围IGBT 102的活性部周围。IGBT 102的活性部是在导通状态时电流流过的区域。IGBT 102的边缘终端区域104是缓和外延衬底1的正面侧的电场并保持耐压的区域。
在IGBT 102的边缘终端区域104中，在外延衬底1的正面从边缘终端区域104起至活性部连续设置有LOCOS氧化膜5。在LOCOS氧化膜5之上设置有由多晶硅层9构成的保护用二极管101。该保护用二极管101具有将高杂质浓度的n+层11、低杂质浓度的n-层10、高杂质浓度的p+层12、低杂质浓度的n-层10按该顺序串联连接而成的基本结构103(n+/n-/p+/n-结构)。并且，沿构成基本结构103的各层排列的方向将该基本结构103串联地重复配置多个(多级)。基本结构103的级数依赖于IGBT 102的耐压，耐压越高则级数越多。n+层11作为使从p+层12与n-层10之间的pn结(以下设为p+层12/n-层10的pn结)开始扩展的耗尽层的延伸停止的缓冲层而发挥功能。另外，保护用二极管101的耐压被设定为低于IGBT 102的耐压。关于p+层12，为了避免在p+层12内部扩展的耗尽层越过p+层12而到达在另一侧邻接的n-层10，将p+层12的杂质浓度或长度(宽度)设为使耗尽层的延伸在p+层12内部停止那样的杂质浓度或长度(宽度)。
保护用二极管101的内周侧(活性部侧)和外周侧的端部分别为由多晶硅层9构成的n+接触层13。n+接触层13与位于保护用二极管101的最端部侧的n-层10接触。n+接触层13的杂质浓度与n+层11的杂质浓度大致相同。该n+接触层13兼作基本结构103的n+层11。保护用二极管101的内周侧的n+接触层13在LOCOS氧化膜5上延伸至IGBT 102的活性部。另外，保护用二极管101的内周侧的n+接触层13经由设置在保护用二极管101上的BPSG膜14的开口部与栅极流道电极(gate runner electrode)16连接(接触)。另一方面，保护用二极管101的外周侧的n+接触层13经由BPSG膜14的开口部与布线15连接。
栅极流道电极16在未图示的部分与IGBT 102的栅电极8连接。布线15与以在外延衬底1的外周端、即划片面(切割面)露出的方式在外延衬底1的正面的表面层选择性地形成的n+划片层34连接、或者与隔着LOCOS氧化膜5形成在比n+划片层34稍靠内的内周侧的n+层(以下将该n+层也称为n+划片层34)连接。这些n+划片层34的电位为IGBT 102的集电极的电位。即，保护用二极管101连接在IGBT 102的集电极-栅极之间。
多晶硅层9的保护用二极管101具有将由多晶硅层9构成的多个基本结构103重复串联连接的结构，并且使与栅极流道电极16或布线15连接的保护用二极管101的两端部为由多晶硅层9构成的n+接触层13。换言之，多晶硅层9的保护用二极管101为以下结构：使n+接触层13与位于多个相连的基本结构103的两端的基本结构103中的以n-层10为终端的端部连接。
基本结构103是由与p+层12接触的n-层10和与该n-层10接触的作为缓冲层的n+层11构成的具有双方向耐压的齐纳二极管。通过设为该基本结构103，电场集中的位置分开为p+层12与n-层10之间的pn结(p+层12/n-层10的pn结)和n-层10与n+层11之间的nn+结(以下设为n-层10/n+层11的nn+结)这两个位置。因此，大幅地缓和了p+层12/n-层10的pn结处的电场集中。基于基本结构103的p+层12、n-层10以及n+层11的耐压典型的是例如6.5V左右。对于耐压为400V以上且450V以下程度的IGBT 102的保护用二极管101，例如基本结构103的串联连接数为62级。
另外，通过由高杂质浓度的p+层12而非低杂质浓度的p-层来构成基本结构103，还抑制p+层12内部的耗尽层的延伸。由此，能够减小保护用二极管101的面积。
图2是放大表示图1的保护用二极管101的一部分的截面图。低杂质浓度的n-层10是例如通过P(磷)的离子注入将剂量设为2×1014cm-2以上且6×1014cm-2以下的程度并使宽度(构成基本结构103的各层排列的方向的宽度、以下仅称为宽度)为1.2μm以上且1.8μm以下的程度、进行1000℃以上的程度的高温热处理而形成的。这样，通过向多晶硅层9离子注入扩散系数比砷(As)的扩散系数大的P(磷)来形成低杂质浓度的n-层10。由此，与将扩散系数小的As(砷)作为掺杂物来形成n-层10相比，使n-层10的深度方向(从多晶硅层9与BPSG膜14之间的边界面朝向外延衬底1的内部方向的方向)的杂质浓度平坦(在深度方向上杂质浓度大致固定)。其结果为，通过使高杂质浓度的硼(B)扩散至具有平坦的杂质浓度的n-层10来形成p+层12，p+层12/n-层10的pn接合面19沿着深度方向是平坦(与外延衬底1的正面大致垂直)的。由此，抑制被施加浪涌电压时电场集中于p+层12/n-层10的pn接合面19处。
这样，通过将保护用二极管101连结在IGBT 102的集电极-栅极之间，能够提高作为半导体装置100的点火用IC 52的可靠性。
接着，说明构成图1所示的半导体装置100(以下设为本发明装置)的保护用二极管101(n+/n-/p+/n-/n+/n-/···结构)的n-层10的宽度与漏电流Io之间的关系。图3是表示漏电流Io与构成本发明装置的保护用二极管101的n-层10的宽度的关系的特性图。针对该本发明装置进行了简易可靠性实验。图3表示针对本发明装置的简易可靠性实验结果。在简易可靠性实验(反偏压施加实验)中，长时间施加假定为钳制电压的直流电压并测量出施加前和施加结束后的保护用二极管101的漏电流Io的变化。将直流电压的施加时间设为在半导体装置100的使用寿命内被施加钳制电压的累计时间。在图3中还示出了现有装置以供参考。现有装置是图6所示的以往的半导体装置600。即，现有装置中的保护用二极管的基本结构是高杂质浓度的p+层72和低杂质浓度的n-层70重复的p+/n-结构。
此外，图3中的符号A是实验装置，是实施了以下措施而得到的，即，使n-层10的宽度与现有装置相同，将为了形成n-层10而离子注入的杂质从砷(As)变更为磷(P)，并且与本发明装置同样地设置n+层11(缓冲层)，并将离子注入后的热处理温度提高到1000℃以上等。使该实验装置A的n-层10的宽度相对于现有装置变窄至0.5倍左右～0.7倍左右的范围而得到本发明装置。具体地说，本发明装置的n-层10的宽度的范围例如相当于1.2μm以上且1.8μm以下的程度。图3的横轴示出将现有装置的n-层70的宽度设为1来对本发明装置的n-层10的宽度进行归一化所得到的值、即本发明装置的n-层10的宽度与现有装置的n-层70的宽度的比例(＝[本发明装置的n-层10的宽度]/[现有装置的n-层70的宽度])。图3的纵轴示出实验后的漏电流Io与初期(实验前)的漏电流Io的比率(＝[实验后的漏电流Io]/[初期的漏电流Io]、以下设为漏电流Io的变化)。
在本发明装置(半导体装置100)中，电场集中位置分散为高杂质浓度的p+层12与低杂质浓度的n-层10之间的pn结(p+层12/n-层10的pn结)以及低杂质浓度的n-层10与高杂质浓度的n+层11之间的nn+结(n-层10/n+层11的nn+结)这两个位置，大幅地缓和了p+层12/n-层10的pn结处的电场集中。并且，根据图3所示的结果，在本发明装置中，高杂质浓度的p+层12与低杂质浓度的n-层10的pn接合面(p+层12/n-层10的pn接合面)19平坦化，因此确认出漏电流Io的变化与现有装置相比大幅变小(现有装置的漏电流Io为5.5倍的变化，与此相对地，本发明装置的漏电流Io为1.2倍以下的变化)。其结果确认出本发明装置能够针对钳制电压大幅地提高可靠性。
在上述的半导体装置100中，IGBT 102的集电极18是IGBT 102的高电位侧电极，IGBT 102的发射极17是IGBT 102的低电位侧电极。此外，在上述的半导体装置100中，以构成点火用IC的功率半导体元件是作为MOS型开关元件的IGBT 102的情况为例进行了说明，但是在构成点火用IC的功率半导体元件是MOSFET的情况下也起到同样的效果。在这种情况下，MOSFET的漏电极是MOSFET的高电位侧电极，MOSFET的源电极是MOSFET的低电位侧电极。
如以上说明的那样，根据第一实施方式，通过将连接在IGBT的集电极-栅极之间的保护用二极管设为n+/n-/p+/n-/n+/n-/···结构且使构成保护用二极管的n-层的宽度为例如1.2μm以上且1.8μm以下的程度，能够抑制保护用二极管内部的耗尽层的延伸并减小保护用二极管的面积。另外，通过使保护用二极管的p+层/n-层的pn接合面平坦，能够抑制电场集中于该pn接合面处。由此，本发明装置针对钳制电压能够大幅地提高可靠性，能够抑制p+层/n-层的pn结局部劣化。因而，能够降低漏电流，能够防止产生耐压不良。
(第二实施方式)
接着，作为第二实施方式，以制造图1所示的第一实施方式所涉及的半导体装置的保护用二极管的情况为例说明本发明所涉及的半导体装置的制造方法。图4是表示本发明的第二实施方式所涉及的半导体装置的制造中途的状态的截面图。图4的(a)～图4的(c)示出按工序顺序示出第二实施方式所涉及的半导体装置的制造中途的状态的主要部分制造工序。具体地说，图4所示的制造工序是图1的保护用二极管101的制造工序。
首先，在图4的(a)中，准备在背面磨削前的厚的p型半导体基材2a(形成p集电极层2)的正面使n+层3a(成为n缓冲层3)和n-层4a(成为n漂移层4)依次外延生长而得到的外延衬底1a。n+层3a和n-层4a的厚度合计为例如100μm左右，外延衬底1a的合计厚度例如为625μm左右。在构成该外延衬底1a的n-层4a的表面(外延衬底1a的正面)选择性地形成LOCOS氧化膜5。
接着，将LOCOS氧化膜5作为掩模，通过一般的方法在外延衬底1a的正面侧形成IGBT的p阱层6、高浓度p+阱层6a以及边缘终端区域104的耐压结构。边缘终端区域104的耐压结构是指例如包围IGBT的活性部的保护环、场板等。接着，在p阱层6的内部选择性地形成n+发射极层7，在p阱层6的被n+发射极层7和n-层4a夹持的部分的表面上隔着栅极氧化膜8a形成栅电极8。
接着，在边缘终端区域104中的LOCOS氧化膜5(成为场氧化膜)上形成多晶硅层9。接着，通过对该多晶硅层9进行蚀刻而图案形成为保护用二极管101要被形成的大小。接着，针对多晶硅层9的整个面以剂量2×1014cm-2以上且6×1014cm-2以下的程度进行例如磷(P)的离子注入。接着，例如在1000℃以上的温度下进行热处理，来在多晶硅层9的整个表面形成低杂质浓度的n-层(第一导电型半导体层)10。即，将多晶硅层9整体形成为n-层10。
在用于形成n-层10的离子注入的剂量小于2×1014cm-2的情况下，n-层10的杂质量少，n-层10整体的电场强度变高，随着时间的经过而漏电流Io容易增大。另一方面，在用于形成n-层10的离子注入的剂量超过6×1014cm-2的情况下，n-层10的杂质量过多而n-层10内部的耗尽层的宽度变窄，特别是在p+层12/n-层10的pn接合面19处的电场强度上升，随着时间的经过而漏电流容易增加。因此，在用于形成n-层10的离子注入中，优选4×1014cm-2左右的剂量。
另外，在用于形成n-层10的离子注入后的热处理温度小于1000℃的情况下，有可能磷的扩散深度不充分而在深度方向上n-层10的杂质浓度变低。因此，为了能够使磷充分地扩散，优选留出余裕而该热处理温度为1100℃以上且1200℃以下的程度。另外，当用于形成n-层10的离子注入后的热处理温度超过1200℃时，需要专用的热处理炉，并且已经形成在外延衬底1a上的各层的尺寸会发生变化，因此并不理想。
接着，在图4的(b)中，利用未图示的掩模在n-层10的成为p+层12的位置以及成为n+接触层13和n+层11的位置分别选择性地离子注入例如剂量2×1015cm-2左右的硼和5×1015cm-2左右的砷(As)。在此，被注入到n-层10的杂质之后通过后述工序的用于形成BPSG膜14的回流焊炉中的热处理而扩散。由此，在n-层10的内部选择性地形成在深度方向上贯通n-层10的p+层12、n+接触层13以及n+层11。未形成这些p+层12、n+接触层13以及n+层11的位置为n-层10。
对于用于形成p+层12的硼射入用(离子注入用)掩模以及用于形成n+接触层13和n+层11的As射入用(离子注入用)掩模，将这些掩模上的宽度(被硼射入用掩模和As射入用掩模夹持的位置的间隔、即硼和砷均未被注入的部分的宽度)设为1.2μm以上且1.8μm以下的程度。如果该部分的宽度小于1.2μm，则n-层10的宽度过窄而无法获得期望的耐压。另一方面，在该部分的宽度超过1.8μm的情况下，由于多晶硅层9中大量存在的复合中心而漏电流Io增大。并且，保护用二极管101的面积变大。因此，硼和砷均未被注入的部分的宽度、即n-层10的宽度优选为1.5μm左右。
通过目前为止的工序，完成n+接触层13、n-层10、p+层12、n-层10、n+层11、n-层10、p+层12、n-层10、n+接触层13按该顺序配置且彼此相邻接的层串联连接的结构即保护用二极管101(双方向的齐纳二极管)。上述的工序是保护用二极管101的基本结构103(n+/n-/p+/n-结构)为一个时的例子，高耐压的保护用二极管101由多个该基本结构103串联连接的集合体构成。
接着，在图4的(c)中，在保护用二极管101的表面形成作为层间绝缘膜的BPSG膜14，之后形成接触孔。接着，在BPSG膜14上，在以嵌入BPSG膜14的接触孔的方式形成金属膜后进行图案形成。在该金属膜的图案形成中，形成经由BPSG膜14的接触孔与高浓度p+阱层6a和n+发射极层7连接的发射极17。还形成经由BPSG膜14的接触孔与保护用二极管101的两端的高杂质浓度的n+接触层13分别连接的布线15和栅极流道电极16。
BPSG膜14通过例如1000℃以下的利用回流焊炉进行的热处理来形成。接着，对外延衬底1a的背面1b进行磨削来形成例如100μm左右的产品厚度的外延衬底1。接着，在外延衬底1a的磨削后的背面1c形成与成为p集电极层2的p型半导体基材2a接触的集电极18，由此完成图1所示的半导体装置100。
通过在上述的低杂质浓度的n-层10的形成中利用磷在1000℃以上的温度下进行热处理，能够使n-层10的杂质浓度在厚度方向(深度方向)上大致固定(能够平坦化)。由此，保护用二极管101的p+层12/n-层10的pn接合面19被平坦化，从而抑制电场集中于该pn结处，能够制造出高可靠性的半导体装置100。
如以上说明的那样，根据第二实施方式，能够获得与第一实施方式相同的效果。
(第三实施方式)
接着，说明本发明的第三实施方式所涉及的半导体装置的结构。图9是表示本发明的第三实施方式所涉及的半导体装置200的主要部分的俯视图。第三实施方式所涉及的半导体装置200与第一实施方式所涉及的半导体装置之间的不同点在于，在由多晶硅层9构成的保护用二极管105中，在与基本结构103的n+/n-/p+/n-各层排列的方向正交的方向的两端部形成有高电阻区域20。
高电阻区域20形成为从保护用二极管105的内周侧的n+接触层13起沿保护用二极管105的各层排列的方向连续延伸至整个外周侧的n+接触层13的大致直线状，并以基本结构103的n+/n-/p+/n-各层的端部(与各层排列的方向正交的方向的端部)为终端。在多晶硅层9的厚度例如为1μm左右时，高电阻区域20的厚度例如为1μm左右，高电阻区域20的宽度(与保护用二极管105的各层排列的方向正交的方向(横方向)的宽度)例如为10μm左右。高电阻区域20的长度(保护用二极管105的各层排列的方向的宽度)与多晶硅层9的长度(保护用二极管105的各层排列的方向的宽度)相同，例如为300μm左右。此外，保护用二极管105的横方向的宽度例如为600μm。
接着，说明高电阻区域20的电阻值和电阻率。高电阻区域20的电阻值为例如1MΩ以上即可，优选为10MΩ以上。另外，高电阻区域20的电阻率例如为10Ωcm以上即可，优选为100Ωcm以上。例如在高电阻区域20为n型多晶硅层的情况下，高电阻区域20的电阻率在换算为磷或砷的掺杂浓度时，例如相当于4.6×1014/cm3以下的掺杂浓度、优选为4.6×1014/cm3以下的掺杂浓度。
设为这样的高电阻区域20的电阻值和电阻率的理由如下。图10是表示对于本发明的第三实施方式所涉及的半导体装置200的IGBT的集电极-栅极间电压的集电极电流的波形的特性图。当半导体装置200的IGBT的集电极-栅极间电压接近400V时，连接在IGBT的集电极-栅极之间的保护用二极管(CG间齐纳二极管)的p+层/n-层的pn结击穿，从而流过击穿电流。在图10的例子中，0mA至大约3mA的集电极电流为保护用二极管的击穿电流。当集电极电流超过3mA时，如在图5所示的内燃机用点火装置的动作中说明的那样，电流也流过IGBT的栅电极，因此IGBT的栅电极的电位上升，超过栅极阈值而IGBT的栅极导通。因此，集电极电流进一步增加。在图10的例子中，3mA以上的集电极电流是另加上IGBT的导通(ON)电流的集电极电流。
IGBT的截止状态(在此为集电极-栅极间电压达到大约400V)的集电极电流(漏电流)必须充分小于保护用二极管的击穿电流。因此，在IGBT的集电极-栅极间电压为400V时，需要使IGBT的漏电流充分小于0.1mA(＝100μA)。此时，高电阻区域20是欧姆性(电压-电流特性呈现直线性)的电阻区域，因此为了在IGBT的集电极-栅极间电压为400V时使漏电流小于100μA，需要使高电阻区域20的电阻值为4MΩ(＝400V/100μA)以上。即，将高电阻区域20的电阻值设为1MΩ以上的等级较好，优选设为10MΩ以上的等级。当然，因高电阻区域20而减少的漏电流越小则越理想，因此高电阻区域20的电阻值也可以为100MΩ以上，是能够实现的高电阻即可。
为了设为这样的高电阻区域20的电阻值，而使高电阻区域20的电阻率如下。如上所述，例如当设高电阻区域20的厚度为1μm、高电阻区域20的宽度为10μm、高电阻区域20的长度(保护用二极管105的各层排列的方向的宽度)为300μm时，由于夹持保护用二极管105并列地排列了两个高电阻区域20，因此在高电阻区域20的电阻值为1MΩ的情况下，高电阻区域20的电阻率为2[个]×1[MΩ]×1[μm]×10[μm]/300[μm]≈6.7[Ωcm]。即，高电阻区域20的电阻率为大约10Ωcm以上即可，优选为100Ωcm以上，更优选为1kΩcm以上。在这种情况下，当将高电阻区域20例如设为多晶硅层时，优选未掺入杂质的状态(未掺杂)，即使是掺入n型杂质的情况，高电阻区域20的掺杂浓度为相当于10Ωcm的杂质浓度的大约4.6×1014/cm3以下即可，优选为4.6×1013/cm3以下，更优选为4.6×1012/cm3以下。此外，推测为未掺杂的多晶硅具有至少在300K下硅的本征载流子浓度为1.45×1010/cm3的载流子浓度。因此，高电阻区域20的n型杂质的掺杂浓度的下限值也可以为例如1.4×1010/cm3。另外，当将高电阻区域20的n型杂质的掺杂浓度的下限值换算为电阻率时，为大约330kΩcm，因此高电阻区域20的电阻率的上限值也可以为例如330kΩcm左右。
这样，通过在保护用二极管105的与各层排列的方向正交的方向的两端设置电阻足够高的高电阻区域20，能够以保护用二极管105的基本结构103(齐纳二极管部)的n+/n-/p+/n-各层的端部(与各层排列的方向正交的方向的端部)为终端。由此，在对IGBT的集电极-栅极之间施加了100V以上、例如400V这样的高电压时，起到抑制电场集中于保护用二极管105的端部的效果。另外，通过在上述范围内适当地控制高电阻区域20的电阻值，能够使极低的电流流过高电阻区域20。由此，保护用二极管105的电位分布成为与保护用二极管105的长度(保护用二极管105的各层排列的方向的宽度)成比例的线性(直线性)分布，电场也能够维持为大致固定。由此，能够吸收形成齐纳二极管部的n+/n-/p+/n-各层时的杂质浓度偏差，确保高的长期可靠性。
具备高电阻区域20的半导体装置200的制造方法的基本工序流程与第二实施方式所涉及的半导体装置的制造方法相同。在使高电阻区域20为未掺杂的多晶硅层的情况下，在通过离子注入形成基本结构103的各层时，只要通过抗蚀剂保护多晶硅层9的规定位置(端部)即可。在使高电阻区域20为掺杂多晶硅层的情况下，追加以下的工序。在用于形成保护用二极管105的工序时，在多晶硅层9的表面涂布抗蚀剂之后，通过仅在多晶硅层9的形成高电阻区域20的位置形成开口，由此形成抗蚀剂掩模。接着，将抗蚀剂掩模作为掩模，针对多晶硅层9选择性地进行例如磷的离子注入。此时，在多晶硅层9的厚度为例如1μm、将高电阻区域20的掺杂浓度设为例如4.6×1014/cm3以下的情况下，使该离子注入的剂量为4.6×1010/cm2以下即可。
如以上说明的那样，根据第三实施方式，能够获得与第一、第二实施方式同样的效果。
(第四实施方式)
接着，说明本发明的第四实施方式所涉及的半导体装置的结构。图11是表示本发明的第四实施方式所涉及的半导体装置300的主要部分的俯视图。图11的(a)示出半导体装置300整体的俯视图，图11的(b)示出将图11的(a)的区域A的部分放大后的俯视图。第四实施方式所涉及的半导体装置300的与第一实施方式所涉及的半导体装置之间的不同点在于，将边缘终端区域104的恒压侧(内周侧)的一部分形成在保护用二极管101的下部(外延衬底侧)。
在图11的(a)中，半导体装置300具有作为流过IGBT的主电流的区域的活性部30和用于将栅电极与外部电路连接的栅极焊盘31。在活性部30的周围以包围活性部的方式形成有将活性部30的各单元(unit cell)的栅电极与栅极焊盘31连接的栅极流道电极16。栅极焊盘31在活性部30中设置在与边缘终端区域104的边界附近。虽然在图11的(a)中没有图示，但是在栅极流道电极16的下部(外延衬底侧)形成有由多晶硅构成的栅极流道32。在夹持半导体装置300的中心而与栅极焊盘31相反的一侧形成有保护用二极管101。栅极流道电极16、栅极流道32以及边缘终端区域104分别以经过保护用二极管101的内周侧的下部的方式向活性部30侧弯曲成凸状，从划片面后退至活性部30侧。
并且，图11的(b)示出将图11的(a)的用虚线包围的区域A放大后的俯视图。在图11的(b)中，省略栅极流道电极16，示出了设置于栅极流道电极16的下部的栅极流道32。保护用二极管101通过与栅极流道32相同的多晶硅层形成。保护用二极管101在与栅极流道32重叠的内周侧经由未图示的BPSG膜14的开口部33与栅极流道电极16连接。此外，BPSG膜14的开口部33也可以延伸至栅极流道32。在BPSG膜14的形成开口部33的部分的下部形成n+接触层13。该n+接触层13是栅电极的电位。
与n+接触层13相邻接地，沿从内周侧向外周侧的方向依次形成基本结构103的n-层10、p+层12、n-层10、n+层11，并且，沿从内周侧向外周侧的方向形成多个基本结构103。图11的(b)的黑圆点表示重复形成有基本结构103。在保护用二极管101的内周侧的下部形成有构成边缘终端区域104的耐压结构的例如保护环。并且，在比边缘终端区域104靠外的外周侧，延长各n-层10、p+层12、n-层10、n+层11的长度(与各层排列的方向正交的方向的宽度)来降低击穿电流流动时的电阻。
对于保护用二极管101的外周侧，沿从内周侧向外周侧的方向依次配置有基本结构103的n-层10、p+层12、n-层10以及n+层11，与最外周侧的n+层11相邻接地形成n+接触层13。该n+接触层13经由BPSG膜14的开口部33与未图示的布线15连接。
并且，使用截面图说明本发明的第四实施方式所涉及的半导体装置300。图12是表示本发明的第四实施方式所涉及的半导体装置300的结构的截面图。图12的(a)、(b)中均示出在图11的(b)的X1-X2切割线的位置切割半导体装置300时的截面结构。在图12中，IGBT的活性部从图12的(a)连续至图12的(b)。由多晶硅层9构成的保护用二极管101形成在厚的LOCOS氧化膜5的上部。保护用二极管的内周侧(活性部侧)的端部为n+接触层13，内周侧的n+接触层13经由BPSG膜14的开口部33与栅极流道电极16连接。从内周侧的n+接触层13朝向外周侧，在保护用二极管101的多晶硅层9上形成有多个基本结构103的n-层10、p+层12、n-层10以及n+层11。图12的(a)的黑圆点表示将多个该基本结构103串联地形成。
边缘终端区域104在栅极流道电极16的外周侧形成在保护用二极管101的内周侧的下部。具体地说，在n漂移层4的表面层(外延衬底1的正面侧的表面层)设置有成为构成边缘终端区域104的保护环的p+层。另外，在成为保护环的p+层的上部隔着LOCOS氧化膜5、保护用二极管101以及BPSG膜14形成有成为场板的电极。这样，通过在保护用二极管101的内周侧的下部的一部分形成构成边缘终端区域104的耐压结构的保护环，能够使保护用二极管101作为模拟的场板而发挥功能。由此能够缓和边缘终端区域104的电场强度。通过形成前述的成为场板的电极，能够进一步缓和电场。
保护用二极管101的外周侧的端部为n+接触层13，并且以LOCOS氧化膜5上为终端。外周侧的n+接触层13经由BPSG膜14的开口部33与布线15连接。布线15与n+划片层34连接。由此，布线15和n+接触层13为IGBT的集电极的电位。
如以上说明的那样，根据第四实施方式，能够获得与第一、第二实施方式相同的效果。另外，根据本发明的第四实施方式，通过在保护用二极管的内周侧的下部设置构成边缘终端区域的耐压结构的保护环，能够缓和边缘终端区域的电场，从而能够确保长期可靠性。
根据以上内容，本发明不限于上述的各实施方式，在不脱离本发明的宗旨的范围内能够进行各种变更。另外，在各实施方式中将第一导电型设为n型，将第二导电型设为p型，但是即使将第一导电型设为p型、将第二导电型设为n型，本发明也同样成立。
产业上的可利用性
如上所述，本发明所涉及的半导体装置和半导体装置的制造方法对于将保护功率半导体元件避免其被从外面施加的浪涌电压、在开关时从元件自身产生的浪涌电压损坏的浪涌保护用的二极管形成在与功率半导体元件相同的半导体衬底上的半导体装置是有用的。
附图标记说明
1、1a：外延衬底；1b：外延衬底的背面；1c：外延衬底磨削后的背面；2：p集电极层；2a：p型半导体基材；3：n缓冲层；3a：n+层；4：n漂移层；4a：n-层；5：LOCOS氧化膜；6：p阱层；6a：高浓度p+阱层；7：n+发射极层；8：栅电极；8a：栅极氧化膜；9：多晶硅层；10、70：n-层(多晶硅)；11、71：n+层(多晶硅)；12、72：p+层(多晶硅)；13：n+接触层(多晶硅)；14：BPSG膜；15：布线；16：栅极流道电极；17：发射极；18：集电极；19、89：保护用二极管的p+层/n-层的pn接合面；20：高电阻区域；30：活性部；31：栅极焊盘；32：栅极流道；33：开口部；34：n+划片层；51：ECU；52：点火用IC；53、101、105：保护用二极管；54、102：IGBT；55、61：电阻；56：点火线圈；57：初级线圈；58：次级线圈；59：电压源；60：火花塞；100、200、300、600：半导体装置；103：基本结构；104：边缘终端区域；700：内燃机用点火装置。

Claims (4)

1.一种半导体装置的制造方法，其特征在于，包括以下工序：
第一工序，在半导体衬底上隔着绝缘膜形成多晶硅层；
第二工序，向上述多晶硅层整体离子注入磷原子，通过在1000℃以上的温度下进行热处理来形成作为第二半导体层和第四半导体层的第一导电型半导体层；以及
第三工序，将硼原子和砷原子相互分开地选择性地离子注入到上述第一导电型半导体层，之后通过进行热处理使之在深度方向上贯穿上述第一导电型半导体层而到达上述绝缘膜且将杂质浓度高于上述第一导电型半导体层的杂质浓度的第三半导体层和第一半导体层相互分开地交替配置多个，
其中，上述第一半导体层是第一导电型，上述第三半导体层是第二导电型，上述第二半导体层在一端与上述第一半导体层接触且杂质浓度低于该第一半导体层的杂质浓度，该第三半导体层在上述第二半导体层的另一端与上述第二半导体层接触且杂质浓度高于该第二半导体层的杂质浓度，该第四半导体层在一端与上述第三半导体层接触并且杂质浓度低于该第三半导体层的杂质浓度，
其中，在上述第三工序中，以使上述多晶硅层的端部为上述第一半导体层的方式形成上述第三半导体层和上述第一半导体层，
其中，上述第三半导体层具有使耗尽层的延伸在内部停止那样的杂质浓度或者长度。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，
上述第一导电型半导体层的厚度方向的杂质浓度是固定的。
3.根据权利要求1所述的半导体装置的制造方法，其特征在于，
上述第三工序包括以下工序：
通过将形成在上述第一导电型半导体层上的第一掩模作为掩模来离子注入硼原子，由此形成上述第三半导体层；以及
通过将形成在上述第一导电型半导体层上的第二掩模作为掩模来离子注入砷原子，由此形成上述第一半导体层，
其中，上述第一导电型半导体层的被上述第一掩模和上述第二掩模同时覆盖的部分的宽度为1.2μm以上且1.8μm以下。
4.根据权利要求1所述的半导体装置的制造方法，其特征在于，
在上述第二工序中的磷原子的离子注入中，磷原子的剂量为2×1014cm-2以上且6×1014cm-2以下。
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