WO2018051416A1 - 半導体装置およびその製造方法 - Google Patents

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松原　寿樹
石塚　信隆
雅人 三川
浩 押野
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新電元工業株式会社
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/866—Zener diodes

Definitions

  • the present invention relates to a semiconductor device, and more particularly, to a semiconductor device having a MOS (Metal-Oxide-Semiconductor) structure and provided with an overvoltage protection diode, and a method for manufacturing the same.
  • MOS Metal-Oxide-Semiconductor
  • MOS structure such as an IGBT (Insulated Gate Bipolar Transistor) and a MOSFET (MOS Field Effect Transistor), are known.
  • an overvoltage protection diode composed of Zener diodes connected in series is used as an overvoltage protection measure.
  • the overvoltage protection diode is configured as an N-type semiconductor layer and a P-type semiconductor layer that are alternately disposed adjacent to each other (see, for example, Patent Document 1).
  • an overvoltage protection diode is provided between the collector terminal and the gate terminal or between the gate terminal and the emitter terminal.
  • the P-type semiconductor layer 50 b (and the N-type semiconductor layer) of the overvoltage protection diode is disposed on the insulating film 140 formed on the semiconductor substrate 120 and is covered with the insulating film 150. The That is, the overvoltage protection diode is sandwiched between the two insulating films 140 and 150.
  • the P-type impurity concentration in the P-type semiconductor layer is lower than the N-type impurity concentration in the N-type semiconductor layer.
  • the breakdown voltage (zener voltage) of the overvoltage protection diode is determined by the position of the high concentration region (concentration peak) of the P-type impurity concentration.
  • the concentration of the P-type impurity is maximum in the boundary region F10 between the P-type semiconductor layer 50b and the insulating film 150. For this reason, the overvoltage protection diode breaks down (breaks down) in the boundary region F10.
  • movable ions such as sodium and impurities such as boron contained in the insulating film 150 move to the P type semiconductor layer 50b, or conversely, the P type semiconductor.
  • Impurities such as boron in the boundary region F10 of the layer 50b may move to the insulating film 150.
  • the potential of the boundary region F10 changes, and the distribution of carrier concentration (hole concentration, etc.) in the P-type semiconductor layer 50b changes.
  • the withstand voltage of the overvoltage protection diode varies greatly.
  • it is difficult to control the movement of mobile ions and impurities it has been difficult to stabilize the withstand voltage of the overvoltage protection diode.
  • an object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can suppress the withstand voltage fluctuation of the overvoltage protection diode.
  • a semiconductor device includes: A conductive semiconductor substrate; A first insulating film formed on the semiconductor substrate; A Zener diode formed on the first insulating film and having an N-type semiconductor layer and a P-type semiconductor layer disposed adjacent to each other; A second insulating film covering the Zener diode,
  • the concentration of the P-type impurity in the P-type semiconductor layer is lower than the concentration of the N-type impurity in the N-type semiconductor layer
  • the concentration peak of the P-type impurity is a boundary region between a first boundary region that is a boundary region between the P-type semiconductor layer and the first insulating film, and a boundary region between the second insulating film of the P-type semiconductor layer. It is located in the non-boundary area between the second boundary areas.
  • the concentration peak may be located in an inner 80% region of the total thickness of the P-type semiconductor layer.
  • the concentration peak may be at a position 20 nm or more away from the boundary between the P-type semiconductor layer and the first insulating film and from the boundary between the P-type semiconductor layer and the second insulating film.
  • An N-type impurity may be introduced into the first boundary region and / or the second boundary region in the P-type semiconductor layer.
  • the P-type semiconductor layer and the N-type semiconductor layer may be made of polysilicon, and the first insulating film and / or the second insulating film may be made of a silicon oxide film.
  • the P-type impurity may be boron.
  • a main current flows between one main surface and the other main surface of the semiconductor substrate,
  • the one main surface of the semiconductor substrate is provided with an active region through which the main current flows, and a breakdown voltage region that surrounds the active region and includes a peripheral portion of the semiconductor substrate,
  • the first insulating film is formed on the breakdown voltage region,
  • the Zener diode may be an overvoltage protection diode configured such that the N-type semiconductor layer and the P-type semiconductor layer are alternately arranged adjacent to each other.
  • the semiconductor substrate is of a first conductivity type;
  • the semiconductor device includes: A second conductivity type diffusion layer selectively formed on the one main surface of the breakdown voltage region and surrounding the active region; A diffusion region of a first conductivity type formed in the diffusion layer; An emitter electrode formed on the diffusion region; A gate electrode formed on the overvoltage protection diode; A second conductivity type collector region formed on the other main surface of the semiconductor substrate; A collector electrode formed on the collector region; May be further provided.
  • the semiconductor substrate is of a first conductivity type;
  • the semiconductor device includes: A second conductivity type diffusion layer selectively formed on the one main surface of the breakdown voltage region and surrounding the active region; A diffusion region of a first conductivity type formed in the diffusion layer; An emitter electrode formed on the diffusion region; A gate electrode formed on the overvoltage protection diode; A drain region of a first conductivity type formed on the other main surface of the semiconductor substrate; A collector electrode formed on the drain region and forming a Schottky barrier with the drain region; May be further provided.
  • the semiconductor substrate is of a first conductivity type;
  • the semiconductor device includes: A second conductivity type diffusion layer selectively formed on the one main surface of the breakdown voltage region and surrounding the active region; A diffusion region of a first conductivity type formed in the diffusion layer; A source electrode formed on the diffusion region; A gate electrode formed on the overvoltage protection diode; A drain region of a first conductivity type formed on the other main surface of the semiconductor substrate; A drain electrode formed on the drain region; May be further provided.
  • a method for manufacturing a semiconductor device includes: Forming a first insulating film on the semiconductor substrate; Forming a semiconductor layer on the first insulating film; Etching the semiconductor layer; An oxide film forming step of forming an oxide film on the etched semiconductor layer; A P-type impurity introduction step for introducing a P-type impurity into the semiconductor layer through the oxide film; An N-type impurity introduction step of selectively introducing N-type impurities into the semiconductor layer; Forming a second insulating film on the semiconductor layer; With In the P-type impurity introduction step, the concentration peak of the introduced P-type impurity has a first boundary region that is a boundary region between the semiconductor layer and the first insulating film, and the second boundary of the semiconductor layer. A p-type impurity is introduced so as to be located in a non-boundary region between the second boundary region which is a boundary region with the insulating film.
  • a step of introducing an N-type impurity having a concentration lower than the concentration of the P-type impurity to be introduced in the P-type impurity introduction step may be further provided.
  • the step after forming the first insulating film and before forming the semiconductor layer the step of introducing an N-type impurity into the semiconductor substrate in the MOS structure forming region, the first insulating film N-type impurities are also introduced into Thereafter, the N-type impurity introduced into the first insulating film is converted into the first boundary region of the semiconductor layer by annealing for activating the N-type impurity introduced into the semiconductor substrate in the MOS structure forming region. You may make it diffuse.
  • a step before forming the semiconductor layer further comprising a step of introducing an N-type impurity into the semiconductor substrate for forming a high concentration surface layer in the MOS structure formation scheduled region, N-type impurities may also be introduced into the insulating film.
  • the concentration of the P-type impurity introduced in the P-type impurity introduction step at least in the portion of the semiconductor layer where the N-type impurity was not introduced in the N-type impurity introduction step is not introduced in the N-type impurity introduction step.
  • a step of introducing an N-type impurity at a lower concentration may be further included.
  • the P-type impurity introduction step the P-type impurity may be introduced so that the concentration peak is located in an inner 80% region of the total thickness of the semiconductor layer.
  • the concentration peak is located 20 nm or more away from the boundary between the semiconductor layer and the first insulating film and from the boundary between the semiconductor layer and the second insulating film. P-type impurities may be introduced.
  • the concentration peak of the P-type impurity in the P-type semiconductor layer is a boundary region between the P-type semiconductor layer and the first insulating film, and the second insulating film of the P-type semiconductor layer. Is located in a non-boundary region between the second boundary region and the second boundary region. As a result, the overvoltage protection diode becomes zener breakdown in the non-boundary region, so that the influence of the movement of the movable ions and impurities on the breakdown voltage of the overvoltage protection diode can be suppressed.
  • FIG. 1 is a plan view of a semiconductor device 1 (IGBT) according to a first embodiment. It is sectional drawing which follows the II line
  • FIG. 2 is a cross-sectional view taken along the line II-II in FIG. 3 is an enlarged perspective view of a part of the overvoltage protection diode 5.
  • FIG. It is a figure which shows the profile of the P-type impurity concentration in the P-type semiconductor layer 5b which concerns on embodiment. It is process sectional drawing for demonstrating the manufacturing method of the semiconductor device 1 which concerns on embodiment. It is process sectional drawing for demonstrating the manufacturing method of the semiconductor device 1 which concerns on embodiment after FIG. 6A.
  • FIG. 6B is a process cross-sectional view for explaining the manufacturing method of the semiconductor device 1 according to the embodiment, which is subsequent to FIG. 6B. It is a figure which shows the profile of the impurity concentration in the P-type semiconductor layer 5b which concerns on embodiment. It is a figure which shows the profile of the impurity concentration in the P-type semiconductor layer 5b which concerns on embodiment. It is sectional drawing of 1 A of semiconductor devices (IGBT) which concerns on the modification of 1st Embodiment. It is sectional drawing of the semiconductor device 1B (vertical MOSFET) which concerns on 2nd Embodiment. It is a figure which shows the profile of the P type impurity density
  • IGBT semiconductor devices
  • FIGS. 1 A semiconductor device 1 according to a first embodiment of the present invention will be described with reference to FIGS.
  • the insulating film 15, the surface protective film 16, the emitter electrode 21, the gate electrode 22, and the stopper electrode 24 are not shown.
  • the semiconductor device 1 is an IGBT having a MOS structure, and has a main current between an upper surface 2a (one main surface) and a lower surface 2b (the other main surface) of the conductive semiconductor substrate 2.
  • the semiconductor substrate 2 is a silicon substrate in this embodiment.
  • the present invention is not limited to this, and other semiconductor substrates (for example, SiC substrates, GaN substrates, etc.) may be used.
  • the conductivity type of the semiconductor substrate 2 is N type in this embodiment, it is not limited to this.
  • the upper surface 2a of the semiconductor substrate 2 is provided with an active region A through which a main current flows and a breakdown voltage region B surrounding the active region A.
  • the breakdown voltage region B includes the peripheral edge of the semiconductor substrate 2.
  • the “peripheral portion” is a peripheral portion of the semiconductor substrate 2 including the side surface of the semiconductor substrate 2.
  • the semiconductor device 1 includes a P-type diffusion layer 3, an insulating film 4 (first insulating film), an insulating film 15 (second insulating film), and an overvoltage protection diode. 5, conductor portions 6, 7, 8, 9, P-type collector region 12, N-type diffusion region 13, N-type stopper region 14, surface protection film 16, emitter electrode 21, gate An electrode 22, a collector electrode 23, and a stopper electrode 24 are provided.
  • a gate pad (not shown) is provided on the upper surface 2 a of the semiconductor substrate 2.
  • the diffusion layer 3 is selectively formed on the upper surface 2a of the withstand voltage region B and surrounds the active region A.
  • This diffusion layer 3 is also called a P-type base region.
  • a region surrounded by the boundaries P1 and P2 in FIG. 1 is a P-type base region.
  • the boundary P1 is a boundary of the pn junction between the diffusion layer 3 and the peripheral semiconductor region 10
  • the boundary P2 is a boundary between the active region A and the breakdown voltage region B.
  • the peripheral semiconductor region 10 is an N-type semiconductor region located outside the diffusion layer 3.
  • the semiconductor device 1 may further include a P-type diffusion layer (guard ring) provided so as to surround the diffusion layer 3 in order to increase the breakdown voltage.
  • This guard ring is selectively formed on the upper surface 2a of the breakdown voltage region B. Further, the number of guard rings is not limited to one and may be two or more.
  • the impurity concentration of the diffusion layer 3 and the guard ring is, for example, 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the depth of the diffusion layer 3 and the guard ring is, for example, 2 ⁇ m to 10 ⁇ m.
  • the impurity concentration in the peripheral semiconductor region 10 is, for example, 1 ⁇ 10 13 cm ⁇ 3 to 1 ⁇ 10 15 cm ⁇ 3 .
  • the insulating film 4 is formed on the breakdown voltage region B of the semiconductor substrate 2.
  • the insulating film 4 is formed on the diffusion layer 3 and the peripheral semiconductor region 10 as shown in FIG.
  • the insulating film 4 is, for example, a silicon oxide film (SiO 2 film), more specifically a field oxide film.
  • the thickness of the insulating film 4 is, for example, 200 nm to 2000 nm.
  • the overvoltage protection diode 5 is a plurality of Zener diodes connected in series.
  • the overvoltage protection diode 5 is an overvoltage protection diode provided between the collector electrode 23 and the gate electrode 22 of the semiconductor device 1.
  • the configuration of the overvoltage protection diode according to the present invention may be applied to an overvoltage protection diode provided between the gate electrode 22 and the emitter electrode 21.
  • the overvoltage protection diode 5 is formed on the insulating film 4 and is configured such that N-type semiconductor layers 5 a and P-type semiconductor layers 5 b are alternately arranged adjacent to each other. ing.
  • the N-type semiconductor layer 5a and the P-type semiconductor layer 5b are formed on the insulating film 4 in the breakdown voltage region B.
  • the overvoltage protection diode 5 is formed, for example, by forming a P-type semiconductor layer on the insulating film 4 and then introducing an N-type impurity into a predetermined region of the P-type semiconductor layer. It is formed by.
  • the N-type semiconductor layer 5a and the P-type semiconductor layer 5b are made of a conductive semiconductor (polysilicon doped with impurities in this embodiment). More specifically, the N-type semiconductor layer 5a is a polysilicon layer into which an N-type impurity (phosphorus or the like) is introduced.
  • the P-type semiconductor layer 5b is a polysilicon layer into which a P-type impurity (boron or the like) is introduced.
  • the concentration of the P-type impurity in the P-type semiconductor layer 5b is, for example, 1 ⁇ 10 17 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the concentration of the N-type impurity in the N-type semiconductor layer 5a is, for example, 1 ⁇ 10 19 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the concentration of the P-type impurity in the P-type semiconductor layer 5b is lower than the concentration of the N-type impurity in the N-type semiconductor layer 5a.
  • the thickness of the polysilicon layer is, for example, 100 nm to 1000 nm.
  • the concentration peak of the P-type impurity in the P-type semiconductor layer 5b is located in the non-boundary region G.
  • the non-boundary region G is a region between the boundary region F1 between the P-type semiconductor layer 5b and the insulating film 15 and the boundary region F2 between the P-type semiconductor layer 5b and the insulating film 4.
  • the conductor portions 6, 7, 8, and 9 are formed on the insulating film 4 so as to surround the active region A along the withstand voltage region B, and are electrically connected to predetermined portions of the overvoltage protection diode 5. Connected. That is, the conductor portions 6, 7, 8, and 9 are electrically connected to the semiconductor layer (N-type semiconductor layer 5a or P-type semiconductor layer 5b) of the overvoltage protection diode 5 based on respective required voltages.
  • the semiconductor layer to be connected is a semiconductor layer having the same conductivity type as the conductor portion. The conductor portion may be connected across two or more continuous semiconductor layers.
  • the conductor portions 6, 7, 8, and 9 are made of a conductive material such as polysilicon or aluminum. As shown in FIG. 3, the conductor portions 6 and 7 are disposed above the diffusion layer 3 via the insulating film 4, and the conductor portions 8 and 9 are located above the peripheral semiconductor region 10 via the insulating film 4. Is arranged. Note that the number of conductor portions is not limited to four, and may be any number.
  • the diffusion region 13 is an N-type semiconductor region formed in the diffusion layer 3 as shown in FIG.
  • An emitter electrode 21 is formed on the diffusion region 13.
  • the impurity concentration of the diffusion region 13 is, for example, 1 ⁇ 10 19 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the stopper region 14 is an N-type semiconductor region formed on the upper surface 2 a at the side end of the semiconductor substrate 2.
  • the impurity concentration of the stopper region 14 is higher than that of the peripheral semiconductor region 10.
  • the stopper electrode 24 is electrically connected to the other end (right end in FIG. 2) of the overvoltage protection diode 5.
  • a stopper electrode 24 is formed on the stopper region 14.
  • the impurity concentration of the stopper region 14 is, for example, 1 ⁇ 10 19 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the gate electrode 22 is provided above the diffusion layer 3 with the insulating film 4 interposed therebetween.
  • the gate electrode 22 is formed on the overvoltage protection diode 5 in this embodiment. More specifically, as shown in FIG. 2, the gate electrode 22 is electrically connected to one end (the left end in FIG. 2) of the overvoltage protection diode 5 on the active region A side.
  • the P-type collector region 12 is formed on the lower surface 2 b of the semiconductor substrate 2.
  • the impurity concentration of the collector region 12 is, for example, 1 ⁇ 10 17 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 .
  • a collector electrode 23 is formed on the collector region 12.
  • An N-type buffer region 11 may be provided adjacent to the collector region 12.
  • the impurity concentration of the buffer region 11 is, for example, 1 ⁇ 10 16 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 .
  • the insulating film 15 is provided so as to cover the overvoltage protection diode 5.
  • the insulating film 15 has a thickness of 200 nm to 2000 nm, for example.
  • the insulating film 15 is, for example, a silicon oxide film, and is a BPSG (Boron Phosphorous Silicate Glass) film in this embodiment.
  • the surface protective film 16 covers the upper surface 2a side of the semiconductor device 1 as shown in FIG.
  • the surface protective film 16 is, for example, a polyimide film or a silicon nitride film.
  • the concentration peak of the P-type impurity in the P-type semiconductor layer 5b is located in the non-boundary region G between the boundary region F1 and the boundary region F2.
  • the overvoltage protection diode 5 breaks down in the non-boundary region G.
  • movement of mobile ions or impurities, more specifically, mobile ions or impurities move so as to straddle between the boundary region F1 and the P-type semiconductor layer 5b or between the boundary region F2 and the P-type semiconductor layer 5b.
  • the withstand voltage fluctuation of the overvoltage protection diode 5 can be suppressed.
  • fluctuations in the breakdown voltage of the overvoltage protection diode 5 can be suppressed. That is, the breakdown voltage of the overvoltage protection diode 5 can be stabilized.
  • boundary regions F1 and F2 are preferably regions of the outer 10% of the total thickness of the P-type semiconductor layer 5b.
  • the non-boundary region G is preferably a region that is 80% on the inner side of the total thickness of the P-type semiconductor layer 5b.
  • the concentration peak of the P-type impurity in the P-type semiconductor layer 5b is located in an inner 80% region of the total thickness of the P-type semiconductor layer 5b.
  • the P-type impurity concentration peak in the P-type semiconductor layer 5b is 20 nm or more from the boundary between the P-type semiconductor layer 5b and the insulating film 4 and from the boundary between the P-type semiconductor layer 5b and the insulating film 15 ( More preferably 50 nm or more).
  • impurities such as movable ions such as sodium and boron between the P-type semiconductor layer 5b and the insulating film 4 and / or between the P-type semiconductor layer 5b and the insulating film 15 causes the breakdown voltage of the overvoltage protection diode 5.
  • the influence exerted can be sufficiently suppressed.
  • the breakdown voltage of the overvoltage protection diode 5 can be further stabilized.
  • an N-type impurity may be introduced into the boundary region F1 and / or the boundary region F2.
  • the carrier concentration (hole concentration or the like) in the boundary region can be lowered by the N-type impurity, and the variation in the breakdown voltage (zener voltage) of the overvoltage protection diode 5 can be further reduced.
  • the concentration of the N-type impurity is lower than the concentration of the P-type impurity and is, for example, about 1 ⁇ 10 15 cm ⁇ 3 to 1 ⁇ 10 17 cm ⁇ 3 .
  • a conductive semiconductor substrate is prepared.
  • a relatively low concentration N-type (N ⁇ ) semiconductor substrate 2 is prepared.
  • a P-type diffusion layer 3 is selectively formed on the upper surface 2 a of the semiconductor substrate 2.
  • the insulating film 4 is formed on the entire upper surface 2 a of the semiconductor substrate 2.
  • a field oxide film is formed as the insulating film 4.
  • the insulating film 4 in a predetermined region (MOS structure forming region) of the insulating film 4 is removed by etching. Thereafter, as shown in FIG. 6A (1), an N-type impurity (phosphorus or the like) is selectively introduced into the MOS structure formation region by selective ion implantation.
  • the concentration of the introduced N-type impurity is, for example, 1 ⁇ 10 15 cm ⁇ 3 to 1 ⁇ 10 17 cm ⁇ 3 .
  • a gate oxide film 61 is formed in the MOS structure formation region, and then a polysilicon layer (semiconductor layer) 50 is formed on the gate oxide film 61 and the insulating film 4. . Then, the gate oxide film 61 and the polysilicon layer 50 in the MOS structure formation region are processed into a predetermined gate shape by etching. By etching the polysilicon layer 50, the overvoltage protection diode 5 and the conductor portions 6, 7, 8, 9 (in the case of polysilicon) are formed.
  • the semiconductor substrate 2 is subjected to heat treatment (annealing).
  • the N-type impurity introduced into the MOS structure formation region is diffused and activated to form an N-type region (N well, surface high-concentration layer) 63 and oxidized on the entire upper surface 2 a side of the semiconductor substrate 2.
  • a film 62 is formed (oxide film forming step).
  • an oxide film 62 is formed on the etched polysilicon layer 50.
  • the oxide film 62 is a thermal oxide film formed by heating the semiconductor substrate 2.
  • a P-type impurity (boron or the like) is introduced into the polysilicon layer 50 and the N-type region 63 through the oxide film 62 (P-type impurity introduction step).
  • the P-type impurity is deeply introduced so that the concentration peak of the P-type impurity introduced into the polysilicon layer 50 is located in the non-boundary region G between the boundary region F1 and the boundary region F2.
  • the concentration of the introduced P-type impurity is, for example, 1 ⁇ 10 16 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 .
  • the P-type impurity introduction step it is preferable to introduce the P-type impurity so that the concentration peak of the P-type impurity is located in the region of the inner 80% of the total thickness of the polysilicon layer 50.
  • the concentration peak of the P-type impurity is 20 nm or more from the boundary between the polysilicon layer 50 and the insulating film 4 and the boundary between the polysilicon layer 50 and the insulating film 15 (more preferably, more than 20 nm). It is preferable to introduce a P-type impurity so as to be located at a distance of 50 nm or more.
  • the P-type impurity When introducing a P-type impurity by an ion implantation method, the P-type impurity is ion-implanted with an acceleration energy (for example, 100 keV) higher than usual (for example, 50 eV).
  • an acceleration energy for example, 100 keV
  • 50 eV higher than usual
  • the P-type impurity introduction process the P-type impurity is introduced into the polysilicon layer 50 and also into the semiconductor substrate 2 in the MOS formation scheduled region to constitute a part of the MOS structure. For this reason, a manufacturing method can be made efficient.
  • a P-type impurity (boron or the like) is deeply introduced into the MOS structure formation region by selective ion implantation.
  • the concentration of the introduced P-type impurity is, for example, 1 ⁇ 10 16 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 .
  • the semiconductor substrate 2 is subjected to a heat treatment (annealing) to diffuse and activate the introduced P-type impurity, so that the polysilicon layer 50 becomes a P-type semiconductor layer.
  • a P-type region (body region) 64 is formed in the N-type region 63.
  • the insulating film 4 at the peripheral edge of the semiconductor substrate 2 is removed by etching.
  • N-type impurities (phosphorus, etc.) are formed in the predetermined region of the polysilicon layer 50, the predetermined region of the P-type region 64, and the peripheral portion of the semiconductor substrate 2 by selective ion implantation.
  • Is selectively introduced N-type impurity introduction step. More specifically, an N-type impurity is introduced into a portion of the polysilicon layer 50 where the N-type semiconductor layer 5a is formed and a portion of the P-type region 64 where the source / drain regions are formed. Note that the concentration of the introduced N-type impurity is, for example, 1 ⁇ 10 19 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 .
  • an N-type impurity may be introduced into the polysilicon layer 50 that is the source of the conductor portions 6, 7, 8, 9.
  • the semiconductor substrate 2 is subjected to a heat treatment (annealing) to diffuse and activate the introduced N-type impurity, thereby forming the polysilicon layer 50 and the P-type region 64.
  • the predetermined region and the peripheral portion of the semiconductor substrate 2 are N-type semiconductor layers. That is, a predetermined region of the polysilicon layer 50 is an N-type semiconductor layer 5a, and a predetermined region of the P-type region 64 is an N + region (source / drain region) 65.
  • the overvoltage protection diode 5 in which the N-type semiconductor layer 5a and the P-type semiconductor layer 5b are disposed adjacent to each other is formed.
  • the stopper region 14 is formed by diffusing and activating the N-type impurity introduced into the peripheral portion of the semiconductor substrate 2 by heat treatment.
  • an insulating film 15 is formed to cover the polysilicon layer 50 (overvoltage protection diode 5) and the gate of the MOS structure. Then, the emitter electrode 21 and the stopper electrode 24 are formed by sputtering or vacuum deposition.
  • the annealing process is performed immediately after the introduction of the P-type impurity or the N-type impurity. However, the annealing process may be performed collectively after a plurality of impurity introduction processes are completed.
  • the oxide film 62 is left to the end as described above, the oxide film 62 and the insulating film 15 correspond to the second insulating film in the claims of the present application.
  • the semiconductor device manufacturing method may include a step of introducing N-type impurities into the polysilicon layer 50 (semiconductor layer) before the P-type impurity introduction step.
  • the concentration of the N-type impurity to be introduced is lower than the concentration of the P-type impurity to be introduced in the P-type impurity introduction step (for example, 1 ⁇ 10 15 cm ⁇ 3 to 1 ⁇ 10 17 cm ⁇ 3 ).
  • the N-type impurity may be introduced over the entire surface of the polysilicon layer 50, or may be selectively introduced only into a portion that becomes the P-type semiconductor layer 5b. Note that the N-type impurity may be introduced so that the concentration peak of the N-type impurity is different from the concentration peak of the P-type impurity (preferably, the concentration peak is located in the boundary region F1 or F2).
  • N-type impurities introduction step for forming the N-type region 63 (surface high concentration layer) described with reference to FIG. 6A (1) not only the semiconductor substrate 2 in the MOS structure formation scheduled region but also the insulating film 4 is formed. N-type impurities may be introduced. That is, in the step before forming the polysilicon layer 50 (semiconductor layer) and introducing the N-type impurity into the semiconductor substrate 2 for forming the surface high concentration layer in the MOS structure formation scheduled region, the insulating film N-type impurities may also be introduced into 4.
  • the N-type impurity thus introduced into the insulating film 4 diffuses into the boundary region F2 of the polysilicon layer 50 when the semiconductor substrate 2 is heat-treated to form the N-type region 63 in the MOS structure forming region. .
  • the carrier concentration (hole concentration or the like) in the boundary region F2 of the P-type semiconductor layer 5b is lowered, the influence of mobile ions and impurities can be further suppressed.
  • FIG. 7 shows the concentration distribution of P-type impurities and N-type impurities (after annealing) in the P-type semiconductor layer 5b after the P-type impurity introduction step.
  • P indicates a concentration distribution of P-type impurities
  • N indicates a concentration distribution of N-type impurities
  • PN indicates a substantial concentration of P-type impurities.
  • the substantial P-type impurity concentration is reduced in the boundary regions F1 and F2. That is, the carrier concentration (hole concentration, etc.) of the boundary regions F1 and F2 is reduced by introducing the N-type impurity.
  • a planar gate type gate is fabricated in the MOS structure formation region, but the present invention is not limited to this, and a trench gate type gate may be fabricated. Even when a trench gate type gate is manufactured, a gate and an overvoltage protection diode can be manufactured in the same manner as described above.
  • N-type impurities into the polysilicon layer 50 before the P-type impurity introduction step
  • the N-type impurity is introduced into a portion of the polysilicon layer 50 (semiconductor layer) where the N-type impurity is not introduced in the N-type impurity introduction step.
  • This N * -type impurity introduction step may be performed before the above-described N-type impurity introduction step, or may be performed after the N-type impurity introduction step.
  • the concentration of the N-type impurity introduced in the N * -type impurity introduction step is lower than the concentration of the P-type impurity introduced in the P-type impurity introduction step (for example, 1 ⁇ 10 15 cm ⁇ 3 to 1 ⁇ 10 17 cm ⁇ 3 ).
  • the carrier concentration (hole concentration, etc.) in the boundary region F1 is lowered, so that the influence of mobile ions and impurities can be further suppressed. Therefore, the withstand voltage fluctuation of the overvoltage protection diode 5 can be further suppressed.
  • the N-type impurity may be introduced over the entire surface of the polysilicon layer 50 (that is, also in the region where the N-type impurity is introduced in the N-type impurity introduction step).
  • FIG. 8 shows the concentration distribution of P-type impurities and N-type impurities (after annealing) in the P-type semiconductor layer 5b after the N * -type impurity introduction step.
  • P represents a concentration distribution of P-type impurities
  • N * represents a concentration distribution of N-type impurities
  • PN * represents a substantial concentration of P-type impurities.
  • the substantial P-type impurity concentration is lowered at least in the boundary region F1. That is, by introducing N-type impurities, at least the carrier concentration (hole concentration, etc.) of the boundary region F1 is lowered.
  • FIG. 9 is a cross-sectional view of a semiconductor device 1A according to a modification of the first embodiment. In FIG. 9, the same components as those in FIG.
  • the semiconductor device 1A according to the modification has an N-type drain region 12A instead of the P-type collector region 12, and a collector electrode that forms a Schottky barrier with the drain region 12A. 23.
  • the collector electrode 23 has a barrier metal made of platinum, molybdenum or the like.
  • FIG. 10 is a cross-sectional view of the semiconductor device 1B and corresponds to FIG. 2 described in the first embodiment.
  • the same components as those in the first embodiment are denoted by the same reference numerals.
  • a description will be given focusing on differences from the first embodiment.
  • the semiconductor device 1B includes a P-type diffusion layer 3, an insulating film 4, an overvoltage protection diode 5, conductor portions 6, 7, 8, and 9, an N-type drain region 12B, and an N-type diffusion region 13. , An N-type stopper region 14, a source electrode 21A, a gate electrode 22, a drain electrode 23A, and a stopper electrode 24.
  • the drain region 12B is formed on the lower surface 2b of the semiconductor substrate 2, and the drain electrode 23A is formed on the drain region 12B. Further, the source electrode 21 ⁇ / b> A is formed on the diffusion region 13.
  • the overvoltage protection diode 5 is an overvoltage protection diode provided between the drain electrode 23A and the gate electrode 22 of the vertical MOSFET or between the source electrode 21A and the gate electrode 22.
  • a semiconductor device 1B that can suppress the withstand voltage fluctuation of the overvoltage protection diode 5 is provided. be able to.
  • the overvoltage protection diode 5 in the semiconductor device according to the embodiment of the present invention has been described above.
  • the characteristic configuration of the overvoltage protection diode 5, that is, the configuration in which the concentration peak of the P-type impurity in the P-type semiconductor layer is located in the non-boundary region G is not limited to the overvoltage protection application and the like.
  • the present invention may be applied to a general Zener diode used for the above applications.
  • the above configuration may be applied to a Zener diode composed of one N-type semiconductor layer and one P-type semiconductor layer.
  • the Zener diode according to the present invention is not limited to being provided as an overvoltage protection diode in a semiconductor device such as an IGBT or a MOSFET, but may be provided in another general integrated circuit (IC).

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Abstract

【課題】過電圧保護ダイオードの耐圧変動を抑制することが可能な半導体装置およびその製造方法を提供する。 【解決手段】実施形態の半導体装置１は、導電性の半導体基板２と、半導体基板２上に形成された絶縁膜４と、絶縁膜４上に形成され、Ｎ型半導体層５ａとＰ型半導体層５ｂとが交互に隣接配置されたものとして構成された過電圧保護ダイオード５と、過電圧保護ダイオード５を被覆する絶縁膜１５と、を備え、Ｐ型半導体層５ｂにおけるＰ型不純物の濃度は、Ｎ型半導体層５ａにおけるＮ型不純物の濃度より低く、Ｐ型不純物の濃度ピークは、境界領域Ｆ１と境界領域Ｆ２との間の非境界領域Ｇに位置する。

Description

半導体装置およびその製造方法
　本発明は、半導体装置、より詳しくは、ＭＯＳ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有し、過電圧保護ダイオードが設けられた半導体装置、およびその製造方法に関する。
　従来、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳＦＥＴ（ＭＯＳ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）など、いわゆるＭＯＳ構造を有する半導体装置が知られている。このようなＭＯＳ型半導体装置では、過電圧保護対策として、直列接続されたツェナーダイオードにより構成された過電圧保護ダイオードが用いられる。具体的には、この過電圧保護ダイオードは、Ｎ型半導体層とＰ型半導体層とが交互に隣接配置されたものとして構成される（例えば特許文献１参照）。なお、ＩＧＢＴの場合は、コレクタ端子とゲート端子との間や、ゲート端子とエミッタ端子との間に過電圧保護ダイオードが設けられる。
　図１１に示すように、過電圧保護ダイオードのＰ型半導体層５０ｂ（およびＮ型半導体層）は、半導体基板１２０上に形成された絶縁膜１４０の上に配置されるとともに、絶縁膜１５０により被覆される。すなわち、過電圧保護ダイオードは、２つの絶縁膜１４０および１５０により挟まれている。
　通常、過電圧保護ダイオードでは、Ｎ型半導体層中のＮ型不純物濃度よりもＰ型半導体層中のＰ型不純物濃度の方が低い。このため、過電圧保護ダイオードの耐圧（ツェナー電圧）は、Ｐ型不純物濃度の高濃度領域（濃度ピーク）の位置により決まる。従来の過電圧保護ダイオードでは、図１１に示すように、Ｐ型不純物の濃度は、Ｐ型半導体層５０ｂと絶縁膜１５０との境界領域Ｆ１０において最大となっている。このため、過電圧保護ダイオードは、境界領域Ｆ１０でツェナー降伏（ブレークダウン）する。
特開２００９－１１１３０４号公報
　ところで、ＭＯＳ型半導体装置の製造プロセス（加熱工程等）において、絶縁膜１５０中に含まれるナトリウムなどの可動イオンやボロンなどの不純物がＰ型半導体層５０ｂに移動したり、反対に、Ｐ型半導体層５０ｂの境界領域Ｆ１０におけるボロンなどの不純物が絶縁膜１５０に移動することがある。このように可動イオンおよび不純物が移動すると、境界領域Ｆ１０の電位が変化し、Ｐ型半導体層５０ｂ中のキャリア濃度（正孔濃度等）の分布が変化する。これにより、Ｐ型不純物濃度の高濃度領域の位置が変動したのと同様の状態になる。その結果、過電圧保護ダイオードの耐圧が大きく変動する。従来、可動イオンや不純物の移動を制御することは困難であることから、過電圧保護ダイオードの耐圧を安定させることが困難であった。
　そこで、本発明は、過電圧保護ダイオードの耐圧変動を抑制することが可能な半導体装置およびその製造方法を提供することを目的とする。
　本発明に係る半導体装置は、
　導電性の半導体基板と、
　前記半導体基板上に形成された第１の絶縁膜と、
　前記第１の絶縁膜上に形成され、Ｎ型半導体層とＰ型半導体層とが隣接配置されたツェナーダイオードと、
　前記ツェナーダイオードを被覆する第２の絶縁膜と、を備え、
　前記Ｐ型半導体層におけるＰ型不純物の濃度は、前記Ｎ型半導体層におけるＮ型不純物の濃度より低く、
　前記Ｐ型不純物の濃度ピークは、前記Ｐ型半導体層の前記第１の絶縁膜との境界領域である第１の境界領域と、前記Ｐ型半導体層の前記第２の絶縁膜との境界領域である第２の境界領域との間の非境界領域に位置することを特徴とする。
　また、前記半導体装置において、
　前記濃度ピークは、前記Ｐ型半導体層の全厚のうち内側８０％の領域に位置するようにしてもよい。
　また、前記半導体装置において、
　前記濃度ピークは、前記Ｐ型半導体層と前記第１の絶縁膜との境界および前記Ｐ型半導体層と前記第２の絶縁膜との境界からそれぞれ２０ｎｍ以上離れた位置にあるようにしてもよい。
　また、前記半導体装置において、
　前記Ｐ型半導体層における前記第１の境界領域および／または前記第２の境界領域には、Ｎ型不純物が導入されていてもよい。
　また、前記半導体装置において、
　前記Ｐ型半導体層および前記Ｎ型半導体層はポリシリコンからなり、前記第１の絶縁膜および／または前記第２の絶縁膜はシリコン酸化膜からなるようにしてもよい。
　また、前記半導体装置において、
　前記Ｐ型不純物はボロンであるようにしてもよい。
　また、前記半導体装置において、
　ＭＯＳ構造をさらに備え、
　前記半導体基板の一方の主面と他方の主面との間に主電流が流れ、
　前記半導体基板の前記一方の主面には、前記主電流が流れる活性領域と、前記活性領域を取り囲み、前記半導体基板の周縁部を含む耐圧領域とが設けられ、
　前記第１の絶縁膜は、前記耐圧領域上に形成され、
　前記ツェナーダイオードは、前記Ｎ型半導体層と前記Ｐ型半導体層とが交互に隣接配置されたものとして構成された過電圧保護ダイオードであるようにしてもよい。
　また、前記半導体装置において、
　前記半導体基板は、第１導電型であり、
　前記半導体装置は、
　前記耐圧領域の前記一方の主面に選択的に形成され、前記活性領域を取り囲む第２導電型の拡散層と、
　前記拡散層中に形成された第１導電型の拡散領域と、
　前記拡散領域上に形成されたエミッタ電極と、
　前記過電圧保護ダイオード上に形成されたゲート電極と、
　前記半導体基板の前記他方の主面に形成された第２導電型のコレクタ領域と、
　前記コレクタ領域上に形成されたコレクタ電極と、
　をさらに備えてもよい。
　また、前記半導体装置において、
　前記半導体基板は、第１導電型であり、
　前記半導体装置は、
　前記耐圧領域の前記一方の主面に選択的に形成され、前記活性領域を取り囲む第２導電型の拡散層と、
　前記拡散層中に形成された第１導電型の拡散領域と、
　前記拡散領域上に形成されたエミッタ電極と、
　前記過電圧保護ダイオード上に形成されたゲート電極と、
　前記半導体基板の前記他方の主面に形成された第１導電型のドレイン領域と、
　前記ドレイン領域上に形成され、前記ドレイン領域とショットキー障壁を形成するコレクタ電極と、
　をさらに備えてよい。
　また、前記半導体装置において、
　前記半導体基板は、第１導電型であり、
　前記半導体装置は、
　前記耐圧領域の前記一方の主面に選択的に形成され、前記活性領域を取り囲む第２導電型の拡散層と、
　前記拡散層中に形成された第１導電型の拡散領域と、
　前記拡散領域上に形成されたソース電極と、
　前記過電圧保護ダイオード上に形成されたゲート電極と、
　前記半導体基板の前記他方の主面に形成された第１導電型のドレイン領域と、
　前記ドレイン領域上に形成されたドレイン電極と、
　をさらに備えてもよい。
　本発明に係る半導体装置の製造方法は、
　半導体基板上に第１の絶縁膜を形成する工程と、
　前記第１の絶縁膜の上に半導体層を形成する工程と、
　前記半導体層をエッチングする工程と、
　前記エッチングされた半導体層の上に酸化膜を形成する酸化膜形成工程と、
　前記酸化膜を介して前記半導体層にＰ型不純物を導入するＰ型不純物導入工程と、
　前記半導体層にＮ型不純物を選択的に導入するＮ型不純物導入工程と、
　前記半導体層の上に第２の絶縁膜を形成する工程と、
　を備え、
　前記Ｐ型不純物導入工程において、前記導入されたＰ型不純物の濃度ピークが、前記半導体層の前記第１の絶縁膜との境界領域である第１の境界領域と、前記半導体層の前記第２の絶縁膜との境界領域である第２の境界領域との間の非境界領域に位置するようにＰ型不純物を導入することを特徴とする。
　また、前記半導体装置の製造方法において、
　前記Ｐ型不純物導入工程の前において、前記Ｐ型不純物導入工程において導入される予定のＰ型不純物の濃度よりも低い濃度のＮ型不純物を前記半導体層に導入する工程をさらに備えてもよい。
　また、前記半導体装置の製造方法において、
　前記第１の絶縁膜を形成した後であり且つ前記半導体層を形成する前の工程であって、ＭＯＳ構造形成領域における前記半導体基板にＮ型不純物を導入する工程において、前記第１の絶縁膜にもＮ型不純物を導入し、
　その後、前記ＭＯＳ構造形成領域における前記半導体基板に導入されたＮ型不純物を活性化させるアニール処理によって、前記第１の絶縁膜に導入されたＮ型不純物を前記半導体層の前記第１の境界領域に拡散させるようにしてもよい。
　また、前記半導体装置の製造方法において、
　前記半導体層を形成する前の工程であって、ＭＯＳ構造形成予定領域に表面高濃度層を形成するためのＮ型不純物を前記半導体基板に導入する工程をさらに備え、当該工程において前記第１の絶縁膜にもＮ型不純物を導入するようにしてもよい。
　また、前記半導体装置の製造方法において、
　前記Ｐ型不純物導入工程の後において、少なくとも、前記半導体層のうち前記Ｎ型不純物導入工程でＮ型不純物が導入されなかった部分に、前記Ｐ型不純物導入工程において導入されたＰ型不純物の濃度よりも低い濃度のＮ型不純物を導入する工程をさらに備えてもよい。
　また、前記半導体装置の製造方法において、
　前記Ｐ型不純物導入工程において、前記濃度ピークが前記半導体層の全厚のうち内側８０％の領域に位置するようにＰ型不純物を導入してもよい。
　また、前記半導体装置の製造方法において、
　前記Ｐ型不純物導入工程において、前記濃度ピークが、前記半導体層と前記第１の絶縁膜との境界および前記半導体層と前記第２の絶縁膜との境界からそれぞれ２０ｎｍ以上離れて位置するようにＰ型不純物を導入してもよい。
　本発明では、Ｐ型半導体層におけるＰ型不純物の濃度ピークが、Ｐ型半導体層の第１の絶縁膜との境界領域である第１の境界領域と、Ｐ型半導体層の第２の絶縁膜との境界領域である第２の境界領域との間の非境界領域に位置する。これにより過電圧保護ダイオードは非境界領域でツェナー降伏するようになるため、可動イオンおよび不純物の移動が過電圧保護ダイオードの耐圧に与える影響を抑制することができる。
　よって、本発明によれば、過電圧保護ダイオードの耐圧変動を抑制することができる。
第１の実施形態に係る半導体装置１（ＩＧＢＴ）の平面図である。 図１のＩ－Ｉ線に沿う断面図である。 図１のＩＩ－ＩＩ線に沿う断面図である。 過電圧保護ダイオード５の一部を拡大した斜視図である。 実施形態に係るＰ型半導体層５ｂにおけるＰ型不純物濃度のプロファイルを示す図である。 実施形態に係る半導体装置１の製造方法を説明するための工程断面図である。 図６Ａに続く、実施形態に係る半導体装置１の製造方法を説明するための工程断面図である。 図６Ｂに続く、実施形態に係る半導体装置１の製造方法を説明するための工程断面図である。 実施形態に係るＰ型半導体層５ｂにおける不純物濃度のプロファイルを示す図である。 実施形態に係るＰ型半導体層５ｂにおける不純物濃度のプロファイルを示す図である。 第１の実施形態の変形例に係る半導体装置１Ａ（ＩＧＢＴ）の断面図である。 第２の実施形態に係る半導体装置１Ｂ（縦型ＭＯＳＦＥＴ）の断面図である。 従来のＰ型半導体層５０ｂにおけるＰ型不純物濃度のプロファイルを示す図である。
　以下、図面を参照しつつ本発明の実施形態について説明する。なお、各図において同等の機能を有する構成要素には同一の符号を付す。
（第１の実施形態）
　図１～図５を参照して、本発明の第１の実施形態に係る半導体装置１について説明する。なお、図１に示す半導体装置１の平面図では、絶縁膜１５、表面保護膜１６、エミッタ電極２１、ゲート電極２２、ストッパ電極２４は図示していない。
　第１の実施形態に係る半導体装置１は、ＭＯＳ構造を有するＩＧＢＴであり、導電性の半導体基板２の上面２ａ（一方の主面）と下面２ｂ（他方の主面）との間に主電流が流れる。なお、半導体基板２は、本実施形態ではシリコン基板である。ただし、本発明はこれに限るものではなく、その他の半導体基板（例えばＳｉＣ基板、ＧａＮ基板等）であってもよい。また、半導体基板２の導電型は、本実施形態ではＮ型であるが、これに限定されない。
　図１に示すように、半導体基板２の上面２ａには、主電流が流れる活性領域Ａと、この活性領域Ａを取り囲む耐圧領域Ｂとが設けられている。耐圧領域Ｂは、半導体基板２の周縁部を含む。ここで、「周縁部」とは、半導体基板２の側面を含む、半導体基板２の周縁部分のことである。
　図１～図３に示すように、半導体装置１は、Ｐ型の拡散層３と、絶縁膜４（第１の絶縁膜）と、絶縁膜１５（第２の絶縁膜）と、過電圧保護ダイオード５と、導体部６，７，８，９と、Ｐ型のコレクタ領域１２と、Ｎ型の拡散領域１３と、Ｎ型のストッパ領域１４と、表面保護膜１６と、エミッタ電極２１と、ゲート電極２２と、コレクタ電極２３と、ストッパ電極２４とを備えている。なお、半導体基板２の上面２ａには、ゲートパット（図示せず）が設けられる。
　拡散層３は、耐圧領域Ｂの上面２ａに選択的に形成されており、活性領域Ａを取り囲んでいる。この拡散層３は、Ｐ型ベース領域とも呼ばれる。なお、図１の境界Ｐ１とＰ２で囲まれた領域がＰ型ベース領域である。ここで、境界Ｐ１は拡散層３と周辺半導体領域１０間のｐｎ接合の境界であり、境界Ｐ２は活性領域Ａと耐圧領域Ｂの境界である。周辺半導体領域１０は、拡散層３の外側に位置するＮ型の半導体領域である。
　なお、半導体装置１には、高耐圧化のために、拡散層３を取り囲むように設けられたＰ型の拡散層（ガードリング）をさらに備えてもよい。このガードリングは、耐圧領域Ｂの上面２ａに選択的に形成される。また、ガードリングの本数は、１本に限らず、２本以上であってもよい。
　拡散層３およびガードリングの不純物濃度は、例えば１×１０１４ｃｍ－３～１×１０１９ｃｍ－３である。拡散層３およびガードリングの深さは、例えば２μｍ～１０μｍである 。また、周辺半導体領域１０の不純物濃度は、例えば１×１０１３ｃｍ－３～１×１０１５ｃｍ－３である。
　絶縁膜４は、半導体基板２の耐圧領域Ｂ上に形成されている。本実施形態では、絶縁膜４は、図２に示すように、拡散層３上、および周辺半導体領域１０上に形成されている。この絶縁膜４は、例えばシリコン酸化膜（ＳｉＯ２膜）であり、より具体的にはフィールド酸化膜である。絶縁膜４の厚さは、例えば２００ｎｍ～２０００ｎｍである。
　過電圧保護ダイオード５は、複数のツェナーダイオードが直列接続されたものである。本実施形態では、過電圧保護ダイオード５は、半導体装置１のコレクタ電極２３とゲート電極２２との間に設けられた過電圧保護ダイオードである。ただし、本発明に係る過電圧保護ダイオードの構成を、ゲート電極２２とエミッタ電極２１との間に設けられた過電圧保護ダイオードに適用してもよい。
　過電圧保護ダイオード５は、図２および図４に示すように、絶縁膜４の上に形成されており、Ｎ型半導体層５ａとＰ型半導体層５ｂとが交互に隣接配置されたものとして構成されている。Ｎ型半導体層５ａおよびＰ型半導体層５ｂは、耐圧領域Ｂの絶縁膜４上に形成されている。詳細は半導体装置１の製造方法において述べるが、過電圧保護ダイオード５は、例えば、絶縁膜４上にＰ型半導体層を形成し、その後、Ｐ型半導体層の所定領域にＮ型不純物を導入することにより形成される。
　Ｎ型半導体層５ａおよびＰ型半導体層５ｂは、導電性の半導体（本実施形態では不純物が導入されたポリシリコン）からなる。より詳しくは、Ｎ型半導体層５ａは、Ｎ型不純物（リン等）が導入されたポリシリコン層である。Ｐ型半導体層５ｂは、Ｐ型不純物（ボロン等）が導入されたポリシリコン層である。Ｐ型半導体層５ｂのＰ型不純物の濃度は、例えば１×１０１７ｃｍ－３～１×１０１９ｃｍ－３である。Ｎ型半導体層５ａのＮ型不純物の濃度は、例えば１×１０１９ｃｍ－３～１×１０２１ｃｍ－３である。このようにＰ型半導体層５ｂにおけるＰ型不純物の濃度は、Ｎ型半導体層５ａにおけるＮ型不純物の濃度より低い。なお、ポリシリコン層の厚さは、例えば、１００ｎｍ～１０００ｎｍである。
　図５に示すように、Ｐ型半導体層５ｂにおけるＰ型不純物の濃度ピークは、非境界領域Ｇに位置する。ここで、非境界領域Ｇとは、Ｐ型半導体層５ｂの絶縁膜１５との境界領域Ｆ１と、Ｐ型半導体層５ｂの絶縁膜４との境界領域Ｆ２との間の領域のことである。
　導体部６，７，８，９は、図１に示すように、絶縁膜４上に耐圧領域Ｂに沿って活性領域Ａを取り囲むように形成され、過電圧保護ダイオード５の所定の部位にそれぞれ電気的に接続されている。すなわち、導体部６，７，８，９は各々の所要の電圧に基づいて過電圧保護ダイオード５の半導体層（Ｎ型半導体層５ａまたはＰ型半導体層５ｂ）に電気的に接続されている。なお、接続先の半導体層は、導体部と同じ導電型の半導体層である。導体部は、連続する２つ以上の半導体層に跨がって接続されてもよい。
　導体部６，７，８，９は、例えばポリシリコンまたはアルミニウム等の導電性材料からなる。図３に示すように、導体部６，７は、絶縁膜４を介して拡散層３の上方に配置されており、導体部８，９は、絶縁膜４を介して周辺半導体領域１０の上方に配置されている。なお、導体部の本数は４本に限るものではなく、任意の本数でよい。
　拡散領域１３は、図２に示すように、拡散層３中に形成されたＮ型の半導体領域である。この拡散領域１３上にエミッタ電極２１が形成されている。なお、拡散領域１３の不純物濃度は、例えば１×１０１９ｃｍ－３～１×１０２１ｃｍ－３である。
　ストッパ領域１４は、図２および図３に示すように、半導体基板２の側端における上面２ａに形成されたＮ型の半導体領域である。このストッパ領域１４の不純物濃度は、周辺半導体領域１０よりも高い。ストッパ電極２４は、過電圧保護ダイオード５の他端（図２では右端）に電気的に接続されている。ストッパ領域１４上には、ストッパ電極２４が形成されている。なお、ストッパ領域１４の不純物濃度は、例えば１×１０１９ｃｍ－３～１×１０２１ｃｍ－３である。
　ゲート電極２２は、絶縁膜４を介して拡散層３の上方に設けられている。このゲート電極２２は、本実施形態では、過電圧保護ダイオード５上に形成されている。より詳しくは、図２に示すように、ゲート電極２２は過電圧保護ダイオード５の活性領域Ａ側の一端（図２では左端）に電気的に接続されている。
　Ｐ型のコレクタ領域１２は、半導体基板２の下面２ｂに形成されている。このコレクタ領域１２の不純物濃度は、例えば１×１０１７ｃｍ－３～１×１０１９ｃｍ－３である。図２に示すように、コレクタ領域１２上にコレクタ電極２３が形成されている。なお、コレクタ領域１２に隣接してＮ型のバッファ領域１１が設けられてもよい。このバッファ領域１１の不純物濃度は、例えば１×１０１６ｃｍ－３～１×１０１８ｃｍ－３である。
　絶縁膜１５は、図２に示すように、過電圧保護ダイオード５を被覆するように設けられている。この絶縁膜１５の厚さは、例えば２００ｎｍ～２０００ｎｍである。絶縁膜１５は、例えばシリコン酸化膜であり、本実施形態ではＢＰＳＧ（Ｂｏｒｏｎ　Ｐｈｏｓｐｈｏｒｏｕｓ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）膜である。
　表面保護膜１６は、図２に示すように、半導体装置１の上面２ａ側を被覆する。この表面保護膜１６は、例えばポリイミド膜またはシリコン窒化膜である。
　上記のように、本実施形態に係る半導体装置１では、Ｐ型半導体層５ｂにおけるＰ型不純物の濃度ピークが境界領域Ｆ１と境界領域Ｆ２との間の非境界領域Ｇに位置する。これにより、過電圧保護ダイオード５は非境界領域Ｇでツェナー降伏するようになる。このため、可動イオンまたは不純物の移動、より具体的には、可動イオンまたは不純物が、境界領域Ｆ１およびＰ型半導体層５ｂ間、または、境界領域Ｆ２およびＰ型半導体層５ｂ間を跨ぐように移動した場合であっても、過電圧保護ダイオード５の耐圧変動を抑制することができる。このように、本実施形態によれば、過電圧保護ダイオード５の耐圧変動を抑制することができる。すなわち、過電圧保護ダイオード５の耐圧を安定化することができる。
　なお、好ましくは、境界領域Ｆ１およびＦ２はそれぞれ、Ｐ型半導体層５ｂの全厚のうち外側１０％の領域である。換言すれば、非境界領域Ｇは、好ましくは、Ｐ型半導体層５ｂの全厚のうち内側８０％の領域である。この場合、Ｐ型半導体層５ｂにおけるＰ型不純物の濃度ピークは、Ｐ型半導体層５ｂの全厚のうち内側８０％の領域に位置する。これにより、Ｐ型半導体層５ｂと絶縁膜４間、および／または、Ｐ型半導体層５ｂと絶縁膜１５間の可動イオン（ナトリウムイオン等）および不純物（ボロン等）の移動が過電圧保護ダイオード５の耐圧に与える影響を十分に抑制することができる。その結果、過電圧保護ダイオード５の耐圧をより安定化させることができる。
　また、好ましくは、Ｐ型半導体層５ｂにおけるＰ型不純物の濃度ピークは、Ｐ型半導体層５ｂと絶縁膜４との境界、およびＰ型半導体層５ｂと絶縁膜１５との境界からそれぞれ２０ｎｍ以上（より好ましくは５０ｎｍ以上）離れた位置にある。これにより、Ｐ型半導体層５ｂと絶縁膜４間、および／または、Ｐ型半導体層５ｂと絶縁膜１５間における、ナトリウムなどの可動イオンやボロンなどの不純物の移動が過電圧保護ダイオード５の耐圧に与える影響を十分に抑制することができる。その結果、過電圧保護ダイオード５の耐圧をより安定化させることができる。
　また、境界領域Ｆ１および／または境界領域Ｆ２には、Ｎ型不純物が導入されていてもよい。これにより、Ｎ型不純物により境界領域中のキャリア濃度（正孔濃度等）を低下させることができ、過電圧保護ダイオード５の耐圧（ツェナー電圧）のばらつきを、さらに小さくすることができる。なお、Ｎ型不純物の濃度は、Ｐ型不純物の濃度よりも低く、例えば１×１０１５ｃｍ－３～１×１０１７ｃｍ－３程度である。
＜半導体装置１の製造方法＞
　次に、上記の半導体装置１の製造方法について、図６Ａ、図６Ｂおよび図６Ｃの工程断面図を参照して説明する。なお、図６Ａ、図６Ｂおよび図６Ｃでは、左側の図がＭＯＳ構造形成領域を示し、右側の図が過電圧保護ダイオード形成領域を示す。
　まず、導電性の半導体基板を用意する。本実施形態では、比較的低濃度のＮ型（Ｎ－）の半導体基板２を用意する。そして、図６Ａ（１）に示すように、Ｐ型の拡散層３を半導体基板２の上面２ａに選択的に形成する。その後、半導体基板２の上面２ａ全面に絶縁膜４を形成する。本実施形態では、絶縁膜４としてフィールド酸化膜を形成する。
　次に、絶縁膜４の所定領域（ＭＯＳ構造形成領域）における絶縁膜４をエッチングにより除去する。その後、図６Ａ（１）に示すように、選択的イオン注入法によりＭＯＳ構造形成領域に選択的にＮ型不純物（リン等）を導入する。導入されるＮ型不純物の濃度は、例えば１×１０１５ｃｍ－３～１×１０１７ｃｍ－３である。
　次に、図６Ａ（２）に示すように、ＭＯＳ構造形成領域にゲート酸化膜６１を形成し、その後、ゲート酸化膜６１および絶縁膜４の上にポリシリコン層（半導体層）５０を形成する。そして、ＭＯＳ構造形成領域におけるゲート酸化膜６１およびポリシリコン層５０をエッチングにより所定のゲート形状に加工する。なお、ポリシリコン層５０のエッチングにより、過電圧保護ダイオード５および導体部６，７，８，９（ポリシリコンの場合）の外形が形成される。
　次に、図６Ａ（３）に示すように、半導体基板２を加熱処理（アニーリング）する。これにより、ＭＯＳ構造形成領域に導入されたＮ型不純物を拡散および活性化させてＮ型領域（Ｎウェル、表面高濃度層）６３を形成するとともに、半導体基板２の上面２ａ側の全面に酸化膜６２を形成する（酸化膜形成工程）。その結果、エッチングされたポリシリコン層５０の上に酸化膜６２が形成される。なお、酸化膜６２は、半導体基板２の加熱により形成される熱酸化膜である。
　次に、図６Ａ（４）に示すように、酸化膜６２を介してＰ型不純物（ボロン等）をポリシリコン層５０およびＮ型領域６３に導入する（Ｐ型不純物導入工程）。本工程では、ポリシリコン層５０に導入されたＰ型不純物の濃度ピークが、境界領域Ｆ１と境界領域Ｆ２との間の非境界領域Ｇに位置するようにＰ型不純物を深く導入する。導入されるＰ型不純物の濃度は、例えば１×１０１６ｃｍ－３～１×１０１８ｃｍ－３である。
　なお、Ｐ型不純物導入工程においては、Ｐ型不純物の濃度ピークがポリシリコン層５０の全厚のうち内側８０％の領域に位置するようにＰ型不純物を導入することが好ましい。
　また、Ｐ型不純物導入工程においては、Ｐ型不純物の濃度ピークが、ポリシリコン層５０と絶縁膜４との境界、およびポリシリコン層５０と絶縁膜１５との境界からそれぞれ２０ｎｍ以上（より好ましくは５０ｎｍ以上）離れて位置するようにＰ型不純物を導入することが好ましい。
　イオン注入法によりＰ型不純物を導入する場合には、通常（例えば５０ｅＶ）よりも高い加速エネルギー（例えば、１００ｋｅＶ）によりＰ型不純物をイオン注入する。Ｐ型不純物導入工程においては、Ｐ型不純物が、ポリシリコン層５０に導入されるとともに、ＭＯＳ形成予定領域の半導体基板２にも導入されてＭＯＳ構造の一部を構成する。このため、製造方法を効率化することができる。
　次に、図６Ｂ（１）に示すように、所定形状のボディ領域を形成するために、選択的イオン注入法により、Ｐ型不純物（ボロン等）をＭＯＳ構造形成領域に深く導入する。導入されるＰ型不純物の濃度は、例えば１×１０１６ｃｍ－３～１×１０１８ｃｍ－３である。
　次に、図６Ｂ（２）に示すように、半導体基板２を加熱処理（アニーリング）することにより、導入されたＰ型不純物を拡散および活性化させてポリシリコン層５０をＰ型半導体層とするとともに、Ｎ型領域６３中にＰ型領域（ボディ領域）６４を形成する。
　次に、図６Ｂ（３）に示すように、半導体基板２の周縁部における絶縁膜４をエッチングにより除去する。
　次に、図６Ｂ（４）に示すように、選択的イオン注入法により、ポリシリコン層５０の所定領域、Ｐ型領域６４の所定領域、および半導体基板２の周縁部にＮ型不純物（リン等）を選択的に導入する（Ｎ型不純物導入工程）。より詳しくは、ポリシリコン層５０のうちＮ型半導体層５ａを形成する部分、およびＰ型領域６４のうちソース・ドレイン領域を形成する部分にＮ型不純物を導入する。なお、導入されるＮ型不純物の濃度は、例えば１×１０１９ｃｍ－３～１×１０２１ｃｍ－３である。また、本工程において、導体部６，７，８，９の元となるポリシリコン層５０にＮ型不純物を導入してもよい。
　次に、図６Ｃ（１）に示すように、半導体基板２を加熱処理（アニーリング）することにより、導入されたＮ型不純物を拡散および活性化させて、ポリシリコン層５０およびＰ型領域６４の所定領域、ならびに半導体基板２の周縁部をＮ型半導体層とする。すなわち、ポリシリコン層５０の所定領域をＮ型半導体層５ａとし、Ｐ型領域６４の所定領域をＮ＋領域（ソース・ドレイン領域）６５とする。これにより、Ｎ型半導体層５ａとＰ型半導体層５ｂが隣接配置されてなる過電圧保護ダイオード５が形成される。また、半導体基板２の周縁部に導入されたＮ型不純物が加熱処理により拡散および活性化することによりストッパ領域１４が形成される。
　その後、図６Ｃ（２）に示すように、ポリシリコン層５０（過電圧保護ダイオード５）と、ＭＯＳ構造のゲートとを被覆する絶縁膜１５を形成する。そして、エミッタ電極２１およびストッパ電極２４をスパッタリングまたは真空蒸着等により形成する。
　上記製造方法の説明では、Ｐ型不純物またはＮ型不純物を導入した直後にアニール処理を行ったが、複数の不純物導入工程が終了した後にまとめてアニール処理を行ってもよい。また、上記のように酸化膜６２を最後まで残す場合は、酸化膜６２と絶縁膜１５が本願請求項の第２の絶縁膜に相当する。
　なお、上記半導体装置の製造方法は、Ｐ型不純物導入工程の前において、ポリシリコン層５０（半導体層）にＮ型不純物を導入する工程を有してもよい。導入されるＮ型不純物の濃度は、Ｐ型不純物導入工程において導入される予定のＰ型不純物の濃度よりも低い（例えば１×１０１５ｃｍ－３～１×１０１７ｃｍ－３）。このようにすることで、境界領域Ｆ１およびＦ２のキャリア濃度（正孔濃度等）が低下するため、可動イオンや不純物の影響をさらに抑制することができる。よって、過電圧保護ダイオード５の耐圧変動をさらに抑制できる。なお、Ｎ型不純物は、ポリシリコン層５０の全面にわたって導入されてもよいし、あるいは、Ｐ型半導体層５ｂとなる部分にのみ選択的に導入されてもよい。なお、Ｎ型不純物の濃度ピークがＰ型不純物の濃度ピークと異なるように（好ましくは、濃度ピークが境界領域Ｆ１またはＦ２に位置するように）Ｎ型不純物を導入してもよい。
　なお、図６Ａ（１）を参照して説明したＮ型領域６３（表面高濃度層）を形成するための不純物導入工程において、ＭＯＳ構造形成予定領域の半導体基板２だけでなく、絶縁膜４にＮ型不純物を導入してもよい。すなわち、ポリシリコン層５０（半導体層）を形成する前の工程であって、ＭＯＳ構造形成予定領域に表面高濃度層を形成するためのＮ型不純物を半導体基板２に導入する工程において、絶縁膜４にもＮ型不純物を導入してもよい。このようにして絶縁膜４に導入されたＮ型不純物は、半導体基板２を加熱処理してＭＯＳ構造形成領域にＮ型領域６３を形成する際に、ポリシリコン層５０の境界領域Ｆ２に拡散する。これにより、Ｐ型半導体層５ｂの境界領域Ｆ２におけるキャリア濃度（正孔濃度等）が低下するため、可動イオンや不純物の影響をさらに抑制することができる。
　図７は、Ｐ型不純物導入工程を行った後の、Ｐ型半導体層５ｂにおけるＰ型不純物およびＮ型不純物の濃度分布（アニール処理後）を示している。ＰはＰ型不純物の濃度分布を示し、ＮはＮ型不純物の濃度分布を示し、Ｐ－Ｎは実質的なＰ型不純物の濃度を示している。図７に示すように、境界領域Ｆ１およびＦ２において実質的なＰ型不純物濃度が低下している。すなわち、Ｎ型不純物導入により、境界領域Ｆ１およびＦ２のキャリア濃度（正孔濃度等）が低下する。
　上記説明ではＭＯＳ構造形成領域にプレーナゲート型のゲートを作製したが、これに限られずトレンチゲート型のゲートを作製してもよい。トレンチゲート型のゲートを作製する場合も、上記と同様にしてゲートおよび過電圧保護ダイオードを作製することができる。
　なお、Ｐ型不純物導入工程の前にポリシリコン層５０にＮ型不純物を導入する方法の一つとして以下の方法がある。すなわち、図６Ａ（１）を参照して説明した工程（ＭＯＳ構造形成領域における半導体基板２にＮ型不純物を選択的に導入する工程）において、ＭＯＳ構造形成領域だけでなく、絶縁膜４にもＮ型不純物を導入する。その後、図６Ａ（３）を参照して説明した加熱処理（アニール処理）によって、絶縁膜４中のＮ型不純物をポリシリコン層５０の境界領域Ｆ２に拡散させる。これにより、境界領域Ｆ２のキャリア濃度（正孔濃度等）を低下させることができる。
　上記半導体装置の製造方法は、Ｐ型不純物導入工程の後において、ポリシリコン層５０（半導体層）のうち、Ｎ型不純物導入工程でＮ型不純物が導入されなかった部分にＮ型不純物を導入する工程（Ｎ＊型不純物導入工程）を有してもよい。このＮ＊型不純物導入工程は、前述のＮ型不純物導入工程の前に行ってもよいし、あるいは、Ｎ型不純物導入工程の後に行ってもよい。
　Ｎ＊型不純物導入工程で導入されるＮ型不純物の濃度は、Ｐ型不純物導入工程において導入されたＰ型不純物の濃度よりも低い（例えば１×１０１５ｃｍ－３～１×１０１７ｃｍ－３）。このようにすることで、境界領域Ｆ１のキャリア濃度（正孔濃度等）が低下するため、可動イオンや不純物の影響をさらに抑制することができる。よって、過電圧保護ダイオード５の耐圧変動をさらに抑制できる。なお、Ｎ型不純物の濃度ピークは、境界領域Ｆ１内に位置するようにイオン注入を行うことが好ましい。Ｎ型不純物はポリシリコン層５０の全面にわたって（すなわち、Ｎ型不純物導入工程においてＮ型不純物が導入された領域にも）導入されてよい。
　図８は、Ｎ＊型不純物導入工程を行った後の、Ｐ型半導体層５ｂにおけるＰ型不純物およびＮ型不純物の濃度分布（アニール処理後）を示している。ＰはＰ型不純物の濃度分布を示し、Ｎ＊はＮ型不純物の濃度分布を示し、Ｐ－Ｎ＊は実質的なＰ型不純物の濃度を示している。図８に示すように、少なくとも境界領域Ｆ１において実質的なＰ型不純物濃度が低下している。すなわち、Ｎ型不純物導入により、少なくとも境界領域Ｆ１のキャリア濃度（正孔濃度等）が低下する。
＜半導体装置１の変形例＞
　ＩＧＢＴの構成は上記の半導体装置１に限らない。図９は、第１の実施形態の変形例に係る半導体装置１Ａの断面図である。なお、図９において、図２と同じ構成要素には同じ符号を付している。
　変形例に係る半導体装置１Ａは、図９に示すように、Ｐ型のコレクタ領域１２に代えてＮ型のドレイン領域１２Ａを有し、かつ、このドレイン領域１２Ａとショットキー障壁を形成するコレクタ電極２３を有する。この場合、コレクタ電極２３は、白金、モリブデン等からなるバリアメタルを有する。
（第２の実施形態）
　次に、本発明の第２の実施形態に係る半導体装置１Ｂについて説明する。この半導体装置１Ｂは、縦型ＭＯＳＦＥＴである。半導体装置１Ｂの平面図は、図１と同様である。図１０は、半導体装置１Ｂの断面図であり、第１の実施形態で説明した図２に対応する。なお、図１０において、第１の実施形態と同じ構成要素には同じ符号を付している。以下、第１の実施形態との相違点を中心に説明する。
　半導体装置１Ｂは、Ｐ型の拡散層３と、絶縁膜４と、過電圧保護ダイオード５と、導体部６，７，８，９と、Ｎ型のドレイン領域１２Ｂと、Ｎ型の拡散領域１３と、Ｎ型のストッパ領域１４と、ソース電極２１Ａと、ゲート電極２２と、ドレイン電極２３Ａと、ストッパ電極２４とを備えている。ドレイン領域１２Ｂは、半導体基板２の下面２ｂに形成されており、このドレイン領域１２Ｂ上にドレイン電極２３Ａが形成されている。また、ソース電極２１Ａは、拡散領域１３上に形成されている。
　過電圧保護ダイオード５は、縦型ＭＯＳＦＥＴのドレイン電極２３Ａとゲート電極２２との間、またはソース電極２１Ａとゲート電極２２との間に設けられる過電圧保護ダイオードである。
　第２の実施形態によれば、第１の実施形態で説明した半導体装置１の場合と同様の作用が得られるため、過電圧保護ダイオード５の耐圧変動を抑制することができる半導体装置１Ｂを提供することができる。
　以上、本発明の実施形態に係る半導体装置における過電圧保護ダイオード５について説明した。上記過電圧保護ダイオード５の特徴的な構成、すなわち、Ｐ型半導体層におけるＰ型不純物の濃度ピークが非境界領域Ｇに位置するという構成を、過電圧保護用途に限らず、基準電圧の生成回路など他の用途に用いられる一般のツェナーダイオードに適用してもよい。例えば、一つのＮ型半導体層および一つのＰ型半導体層からなるツェナーダイオードに上記構成を適用してもよい。また、本発明に係るツェナーダイオードは、過電圧保護ダイオードとして、ＩＧＢＴやＭＯＳＦＥＴ等の半導体装置に設けられる場合に限らず、他の一般的な集積回路（ＩＣ）に設けられてもよい。
　上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態に限定されるものではない。異なる実施形態にわたる構成要素を適宜組み合わせてもよい。特許請求の範囲に規定された内容及びその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更及び部分的削除が可能である。
１，１Ａ，１Ｂ　半導体装置
２，１２０　半導体基板
２ａ　上面
２ｂ　下面
３　拡散層
４，１４０　絶縁膜
５　過電圧保護ダイオード
５ａ　Ｎ型半導体層
５ｂ，５０ｂ　Ｐ型半導体層
６，７，８，９　導体部
１０　周辺半導体領域
１１　バッファ領域
１２　コレクタ領域
１２Ａ，１２Ｂ　ドレイン領域
１３　拡散領域
１４　ストッパ領域
１５，１５０　絶縁膜
１６　表面保護膜
２１　エミッタ電極
２１Ａ　ソース電極
２２　ゲート電極
２３　コレクタ電極
２３Ａ　ドレイン電極
２４　ストッパ電極
５０　ポリシリコン層
６１　ゲート酸化膜
６２　酸化膜
６３　Ｎ型領域（表面高濃度層）
６４　Ｐ型領域（ボディ領域）
６５　Ｎ＋領域
Ａ　活性領域
Ｂ　耐圧領域
Ｆ１，Ｆ２，Ｆ１０　境界領域
Ｇ　非境界領域
Ｐ１，Ｐ２　（拡散層３の）境界

Claims (17)

  1. 　導電性の半導体基板と、
    　前記半導体基板上に形成された第１の絶縁膜と、
    　前記第１の絶縁膜上に形成され、Ｎ型半導体層とＰ型半導体層とが隣接配置されたツェナーダイオードと、
    　前記ツェナーダイオードを被覆する第２の絶縁膜と、を備え、
    　前記Ｐ型半導体層におけるＰ型不純物の濃度は、前記Ｎ型半導体層におけるＮ型不純物の濃度より低く、
    　前記Ｐ型不純物の濃度ピークは、前記Ｐ型半導体層の前記第１の絶縁膜との境界領域である第１の境界領域と、前記Ｐ型半導体層の前記第２の絶縁膜との境界領域である第２の境界領域との間の非境界領域に位置することを特徴とする半導体装置。
  2. 　前記濃度ピークは、前記Ｐ型半導体層の全厚のうち内側８０％の領域に位置することを特徴とする請求項１に記載の半導体装置。
  3. 　前記濃度ピークは、前記Ｐ型半導体層と前記第１の絶縁膜との境界および前記Ｐ型半導体層と前記第２の絶縁膜との境界からそれぞれ２０ｎｍ以上離れた位置にあることを特徴とする請求項１に記載の半導体装置。
  4. 　前記Ｐ型半導体層における前記第１の境界領域および／または前記第２の境界領域には、Ｎ型不純物が導入されていることを特徴とする請求項１に記載の半導体装置。
  5. 　前記Ｐ型半導体層および前記Ｎ型半導体層はポリシリコンからなり、前記第１の絶縁膜および／または前記第２の絶縁膜はシリコン酸化膜からなることを特徴とする請求項１に記載の半導体装置。
  6. 　前記Ｐ型不純物はボロンであることを特徴とする請求項１に記載の半導体装置。
  7. 　ＭＯＳ構造をさらに備え、
    　前記半導体基板の一方の主面と他方の主面との間に主電流が流れ、
    　前記半導体基板の前記一方の主面には、前記主電流が流れる活性領域と、前記活性領域を取り囲み、前記半導体基板の周縁部を含む耐圧領域とが設けられ、
    　前記第１の絶縁膜は、前記耐圧領域上に形成され、
    　前記ツェナーダイオードは、前記Ｎ型半導体層と前記Ｐ型半導体層とが交互に隣接配置されたものとして構成された過電圧保護ダイオードであることを特徴とする請求項１に記載の半導体装置。
  8. 　前記半導体基板は、第１導電型であり、
    　前記半導体装置は、
    　前記耐圧領域の前記一方の主面に選択的に形成され、前記活性領域を取り囲む第２導電型の拡散層と、
    　前記拡散層中に形成された第１導電型の拡散領域と、
    　前記拡散領域上に形成されたエミッタ電極と、
    　前記過電圧保護ダイオード上に形成されたゲート電極と、
    　前記半導体基板の前記他方の主面に形成された第２導電型のコレクタ領域と、
    　前記コレクタ領域上に形成されたコレクタ電極と、
    　をさらに備えることを特徴とする請求項７に記載の半導体装置。
  9. 　前記半導体基板は、第１導電型であり、
    　前記半導体装置は、
    　前記耐圧領域の前記一方の主面に選択的に形成され、前記活性領域を取り囲む第２導電型の拡散層と、
    　前記拡散層中に形成された第１導電型の拡散領域と、
    　前記拡散領域上に形成されたエミッタ電極と、
    　前記過電圧保護ダイオード上に形成されたゲート電極と、
    　前記半導体基板の前記他方の主面に形成された第１導電型のドレイン領域と、
    　前記ドレイン領域上に形成され、前記ドレイン領域とショットキー障壁を形成するコレクタ電極と、
    　をさらに備えることを特徴とする請求項７に記載の半導体装置。
  10. 　前記半導体基板は、第１導電型であり、
    　前記半導体装置は、
    　前記耐圧領域の前記一方の主面に選択的に形成され、前記活性領域を取り囲む第２導電型の拡散層と、
    　前記拡散層中に形成された第１導電型の拡散領域と、
    　前記拡散領域上に形成されたソース電極と、
    　前記過電圧保護ダイオード上に形成されたゲート電極と、
    　前記半導体基板の前記他方の主面に形成された第１導電型のドレイン領域と、
    　前記ドレイン領域上に形成されたドレイン電極と、
    　をさらに備えることを特徴とする請求項７に記載の半導体装置。
  11. 　半導体基板上に第１の絶縁膜を形成する工程と、
    　前記第１の絶縁膜の上に半導体層を形成する工程と、
    　前記半導体層をエッチングする工程と、
    　前記エッチングされた半導体層の上に酸化膜を形成する酸化膜形成工程と、
    　前記酸化膜を介して前記半導体層にＰ型不純物を導入するＰ型不純物導入工程と、
    　前記半導体層にＮ型不純物を選択的に導入するＮ型不純物導入工程と、
    　前記半導体層の上に第２の絶縁膜を形成する工程と、
    　を備え、
    　前記Ｐ型不純物導入工程において、前記導入されたＰ型不純物の濃度ピークが、前記半導体層の前記第１の絶縁膜との境界領域である第１の境界領域と、前記半導体層の前記第２の絶縁膜との境界領域である第２の境界領域との間の非境界領域に位置するようにＰ型不純物を導入することを特徴とする半導体装置の製造方法。
  12. 　前記Ｐ型不純物導入工程の前において、前記Ｐ型不純物導入工程において導入される予定のＰ型不純物の濃度よりも低い濃度のＮ型不純物を前記半導体層に導入する工程をさらに備えることを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 　前記第１の絶縁膜を形成した後であり且つ前記半導体層を形成する前の工程であって、ＭＯＳ構造形成領域における前記半導体基板にＮ型不純物を導入する工程において、前記第１の絶縁膜にもＮ型不純物を導入し、
    　その後、前記ＭＯＳ構造形成領域における前記半導体基板に導入されたＮ型不純物を活性化させるアニール処理によって、前記第１の絶縁膜に導入されたＮ型不純物を前記半導体層の前記第１の境界領域に拡散させることを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 　前記半導体層を形成する前の工程であって、ＭＯＳ構造形成予定領域に表面高濃度層を形成するためのＮ型不純物を前記半導体基板に導入する工程をさらに備え、当該工程において前記第１の絶縁膜にもＮ型不純物を導入することを特徴とする請求項１２に記載の半導体装置の製造方法。
  15. 　前記Ｐ型不純物導入工程の後において、少なくとも、前記半導体層のうち前記Ｎ型不純物導入工程でＮ型不純物が導入されなかった部分に、前記Ｐ型不純物導入工程において導入されたＰ型不純物の濃度よりも低い濃度のＮ型不純物を導入する工程をさらに備えることを特徴とする請求項１１に記載の半導体装置の製造方法。
  16. 　前記Ｐ型不純物導入工程において、前記濃度ピークが前記半導体層の全厚のうち内側８０％の領域に位置するようにＰ型不純物を導入することを特徴とする請求項１１に記載の半導体装置の製造方法。
  17. 　前記Ｐ型不純物導入工程において、前記濃度ピークが、前記半導体層と前記第１の絶縁膜との境界および前記半導体層と前記第２の絶縁膜との境界からそれぞれ２０ｎｍ以上離れて位置するようにＰ型不純物を導入することを特徴とする請求項１１に記載の半導体装置の製造方法。
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