JPH03238843A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPH03238843A JPH03238843A JP3542090A JP3542090A JPH03238843A JP H03238843 A JPH03238843 A JP H03238843A JP 3542090 A JP3542090 A JP 3542090A JP 3542090 A JP3542090 A JP 3542090A JP H03238843 A JPH03238843 A JP H03238843A
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- 230000006870 function Effects 0.000 claims abstract description 31
- 238000012937 correction Methods 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- 238000007792 addition Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000035987 intoxication Effects 0.000 description 1
- 231100000566 intoxication Toxicity 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、大規模集積回路装置に関し、特に機能ブロッ
ク相互を接続して所望のＬＳＩ機能を得る集積回路装置
に関する。
ク相互を接続して所望のＬＳＩ機能を得る集積回路装置
に関する。
〔従来の技術］
従来、この種の集積回路装置の設計は、所望のＬＳＩ機
能を構成するのに必要な機能ブロックのみでチップを構
成することが基本である。
能を構成するのに必要な機能ブロックのみでチップを構
成することが基本である。
まれに、機能ブロック間にまとまった空き領域が生ずる
と、そこに簡単な回路構成が可能なユニットセルを配列
して、ＬＳＩ機能の部分的な修正変更に応じつるように
していた。
と、そこに簡単な回路構成が可能なユニットセルを配列
して、ＬＳＩ機能の部分的な修正変更に応じつるように
していた。
【発明が解決しようとする課題Ｊ
しかしながら、ＬＳ ［１能の修正変更はそれがどの部
分に生ずるかの予測が困難であり、従ってせっかく空き
領域にユニットセルを配置しておいても、変更個所とユ
ニットセルの位置が遠すぎて配線で互いを結ぶことが特
性等の関係で不可能なことがある。また、たまたま生じ
た空き領域にユニットセルを置いている関係上、修正変
更に必要なユニットセルの絶対数が不足して目的が十分
に達成されないことも生ずる。
分に生ずるかの予測が困難であり、従ってせっかく空き
領域にユニットセルを配置しておいても、変更個所とユ
ニットセルの位置が遠すぎて配線で互いを結ぶことが特
性等の関係で不可能なことがある。また、たまたま生じ
た空き領域にユニットセルを置いている関係上、修正変
更に必要なユニットセルの絶対数が不足して目的が十分
に達成されないことも生ずる。
本発明の目的は、たまたま生じた空き領域にユニットセ
ルを配置するということでなく、修正変更に応じつるよ
うに、最初から機能ブロックを含めてユニットセルを配
置しておいて修正変更がなしつるようにした集積回路装
置を提供することにある。
ルを配置するということでなく、修正変更に応じつるよ
うに、最初から機能ブロックを含めてユニットセルを配
置しておいて修正変更がなしつるようにした集積回路装
置を提供することにある。
【課題を解決するための手段］
本発明の集積回路装置は、固定的に定められた個有の素
子配置を有する、ＬＳＩ機能を構成する第１の機能ブロ
ック群と、ユニットセルの集合体上で構成されるＬＳＩ
機能を構成する第２の機能ブロック群と、前記機能ブロ
ック群の各ブロック間を埋めて配列されているユニット
セル群とを含み、前記ユニットセル群のうちの一部は第
１．第２のＬＳＩ機能ブロック群のうちの特定の機能ブ
ロックに接続され、ＬＳ ｉｌｌ能の一部を分担し、他
は配線領域として利用するように、している。
子配置を有する、ＬＳＩ機能を構成する第１の機能ブロ
ック群と、ユニットセルの集合体上で構成されるＬＳＩ
機能を構成する第２の機能ブロック群と、前記機能ブロ
ック群の各ブロック間を埋めて配列されているユニット
セル群とを含み、前記ユニットセル群のうちの一部は第
１．第２のＬＳＩ機能ブロック群のうちの特定の機能ブ
ロックに接続され、ＬＳ ｉｌｌ能の一部を分担し、他
は配線領域として利用するように、している。
なお、ＬＳＩ機能は一般に、ＲＡＭ、ＲＯＭ等のメモリ
機能あるいは乗算器・加算器等の演算機能をもつ機能ブ
ロックにより実現される。
機能あるいは乗算器・加算器等の演算機能をもつ機能ブ
ロックにより実現される。
【 作 用 １
本発明によれば、ユニットセルで、各機能ブロック間が
埋められている。したがって、最終設計にいたるまでに
、ユニットセルを選択し、適宜機能ブロックとの接続を
行なうことで。
埋められている。したがって、最終設計にいたるまでに
、ユニットセルを選択し、適宜機能ブロックとの接続を
行なうことで。
ＬＳＩ機能の修正補助が可能になる。
Ｅ実施例〕
以下、図面を参照して、本発明の一実施例につき説明す
る。第１図は本発明の第１実施例の平面図である。同図
に於て、ｌはチップ、２は人出力バッファ機能部、３は
ポンディングパッド、６はチップの内部機能構成領域で
あって、その中に含まれる４、４’ 、４“は夫々機能
の異なる機能ブロック、５及びそれと同一サイズの矩形
は全てユニットセルを表わす。ユニットセルのうち斜線
の施されていないものは、ＬＳＩ機能の構成に寄与して
ないものを、斜線を付して５′で区別しているものはＬ
ＳＩ機能構成の一部を負担しているものを示している。
る。第１図は本発明の第１実施例の平面図である。同図
に於て、ｌはチップ、２は人出力バッファ機能部、３は
ポンディングパッド、６はチップの内部機能構成領域で
あって、その中に含まれる４、４’ 、４“は夫々機能
の異なる機能ブロック、５及びそれと同一サイズの矩形
は全てユニットセルを表わす。ユニットセルのうち斜線
の施されていないものは、ＬＳＩ機能の構成に寄与して
ないものを、斜線を付して５′で区別しているものはＬ
ＳＩ機能構成の一部を負担しているものを示している。
なお第１図はチップの一部しか示しておらず、また、諸
ブロックセル等の配置のみを示しており配線は省略して
いる０機能ブロック４．４′４“の間にはユニットセル
５が必要な配線チャネルを空けてくり返し配列されてお
り、その−部５′は前述のようにＬＳＩ機能構成に寄与
している。
ブロックセル等の配置のみを示しており配線は省略して
いる０機能ブロック４．４′４“の間にはユニットセル
５が必要な配線チャネルを空けてくり返し配列されてお
り、その−部５′は前述のようにＬＳＩ機能構成に寄与
している。
かかる構成のＬＳＩの最初のサンプルで１機能上の不具
合がユニットセル５′で構成する機能内にあった場合、
ユニットセル上で構成されている小規模機能ブロック（
通常５０〜１５０種の異なる機能を持つ機能ブロックが
用意されている）の不要なものを削除し、ユニットセル
５が配列されている適切な位置に必要なものを追加配置
し、またそのために配置位置を相互に移動させ、互いを
接続させ、不具合を修正することができる。ユニットセ
ル上でこうしたことが可能なのはゲートアレイの例で明
かである。このような修正にあたり、ユニットセルアレ
イそのものには修正を加える必要がなく、従ってホトマ
スクの修正は製造工程の途中以降のもので対応すること
ができ、その工程の前までは予め製造を進めておくこと
ができる。これによって不具合の修正を加えたサンプル
を早く得ることができる。上記のような修正は機能ブロ
ック４或いは４′、４“に不具合があった場合でも可能
である。すなわち、４．４’ 、４“中の不具合な所は
使用しないように配線接続をとりはらい、追加・変更す
べき機能をユニットセル５のアレイ上で構成して、それ
と４．４’ 、４“の該当部分とを接続することで、同
様の効果を得ることができる。準備すべき空きのユニッ
トセルの量は、機能ブロック４．４’ 、４“の相互間
隔を自由に設定できるので、初期サンプル設計時のリス
クに応じた任意の量を持たすことができる。
合がユニットセル５′で構成する機能内にあった場合、
ユニットセル上で構成されている小規模機能ブロック（
通常５０〜１５０種の異なる機能を持つ機能ブロックが
用意されている）の不要なものを削除し、ユニットセル
５が配列されている適切な位置に必要なものを追加配置
し、またそのために配置位置を相互に移動させ、互いを
接続させ、不具合を修正することができる。ユニットセ
ル上でこうしたことが可能なのはゲートアレイの例で明
かである。このような修正にあたり、ユニットセルアレ
イそのものには修正を加える必要がなく、従ってホトマ
スクの修正は製造工程の途中以降のもので対応すること
ができ、その工程の前までは予め製造を進めておくこと
ができる。これによって不具合の修正を加えたサンプル
を早く得ることができる。上記のような修正は機能ブロ
ック４或いは４′、４“に不具合があった場合でも可能
である。すなわち、４．４’ 、４“中の不具合な所は
使用しないように配線接続をとりはらい、追加・変更す
べき機能をユニットセル５のアレイ上で構成して、それ
と４．４’ 、４“の該当部分とを接続することで、同
様の効果を得ることができる。準備すべき空きのユニッ
トセルの量は、機能ブロック４．４’ 、４“の相互間
隔を自由に設定できるので、初期サンプル設計時のリス
クに応じた任意の量を持たすことができる。
チップレイアウトを行なう手順としては、予めユニット
セル５をチップ内部全面に配列した状態を作り、次に機
能セル４．４’ 、４“などを、ユニットセル５と置き
替え配置することで容易に行なうことができる。もちろ
ん機能ブロック相互の配線接続を考慮して相対位置関係
を決める。
セル５をチップ内部全面に配列した状態を作り、次に機
能セル４．４’ 、４“などを、ユニットセル５と置き
替え配置することで容易に行なうことができる。もちろ
ん機能ブロック相互の配線接続を考慮して相対位置関係
を決める。
なお、ユニットセル５は第１図に示すように横方向にポ
リセル状に配列されている。また、セル列とセル列の間
の配線チャネル幅は第１図では位置によって異なってい
るが、すべて同じ幅とするようにしてもよい。
リセル状に配列されている。また、セル列とセル列の間
の配線チャネル幅は第１図では位置によって異なってい
るが、すべて同じ幅とするようにしてもよい。
次に第２実施例につき、第１図を参照して説明する。図
に示すようにチップｌ内には、機能ブロックとしてＡ−
Ｆのブロックが設けられている。このうち、ブロックＡ
、Ｂ、Ｃ，Ｄは個有の素子配置を有する機能ブロック、
ブロックＥ、Ｆはユニットセルをポリセル状に配列し、
その上で機能構成を行なった機能ブロックである。
に示すようにチップｌ内には、機能ブロックとしてＡ−
Ｆのブロックが設けられている。このうち、ブロックＡ
、Ｂ、Ｃ，Ｄは個有の素子配置を有する機能ブロック、
ブロックＥ、Ｆはユニットセルをポリセル状に配列し、
その上で機能構成を行なった機能ブロックである。
図において、付点を付した領域１１および１１’は上記
のブロックＡ−Ｆの間を埋めてユニットセル１０が配置
された領域である。このユニットセル１０は第３図に示
される構成をもち９ＭＯ３）ランジスタＩＯＡとｎＭＯ
３）ランジスタＩＯＢとをもつ。またＩＯＣはゲートポ
リシリコンである。このユニットセル１０は、チャネル
専用領域をもたない所謂シー・オブ・ゲートという配列
構成により、Ｘ、Ｙの双方向にすきまなく配列される。
のブロックＡ−Ｆの間を埋めてユニットセル１０が配置
された領域である。このユニットセル１０は第３図に示
される構成をもち９ＭＯ３）ランジスタＩＯＡとｎＭＯ
３）ランジスタＩＯＢとをもつ。またＩＯＣはゲートポ
リシリコンである。このユニットセル１０は、チャネル
専用領域をもたない所謂シー・オブ・ゲートという配列
構成により、Ｘ、Ｙの双方向にすきまなく配列される。
ただし、図において太線で区別されている領域１１とそ
の他の領域１１’ とは、ユニットセル１０の方向を９
０°ずらしてあり、また、領域１１はこのシー・オブ・
ゲート状のユニットセル１０上で構成される機能ブロッ
クＧを含んでいる。
の他の領域１１’ とは、ユニットセル１０の方向を９
０°ずらしてあり、また、領域１１はこのシー・オブ・
ゲート状のユニットセル１０上で構成される機能ブロッ
クＧを含んでいる。
本実流側では、第１次サンプルとしてＡ−Ｇのもつ機能
によりＬＳＩ機能を構成し、これに不具合がある場合に
は上記領域１１．１１’を利用して修正が可能である。
によりＬＳＩ機能を構成し、これに不具合がある場合に
は上記領域１１．１１’を利用して修正が可能である。
領域１１．１１’の中の１２．１２’の部分が修正のた
めの付加回路である。
めの付加回路である。
このように回路追加が行なわれた後のサンプルの再試作
は、第１実施例と同様に途中工程まで進められたウェー
ハを用いて行なうことができ、再試作日程が短縮される
。すなわち領域１１．１１’上では、同一ユニットセル
１０がくり返し配列されていて、それらの相互の配線接
続だけで機能構成ができるので、ユニットセル１０内の
トランジスタ形成工程は予め先行できるからである。
は、第１実施例と同様に途中工程まで進められたウェー
ハを用いて行なうことができ、再試作日程が短縮される
。すなわち領域１１．１１’上では、同一ユニットセル
１０がくり返し配列されていて、それらの相互の配線接
続だけで機能構成ができるので、ユニットセル１０内の
トランジスタ形成工程は予め先行できるからである。
なお、本実施例のチップの製作手順は、あらかじめ内部
機能構成領域に第３図のユニットセル１０を全面に敷き
つめておき（第２図上半分と下半分とで互いに９０°回
転した方向に）、その後、ＬＳ ［１能構成に必要な機
能ブロックＡ−Ｆの配置を配線性を考慮して決め、その
位置で、しきつめてあったユニットセル１０と機能ブロ
ックとを置きかえて配置する。次に特にＧの領域以外の
ユニットセル１０上で機能ブロックを配置することを禁
止して、自動処理によりブロックＧ内の機能ブロックの
配置と、ＬＳＩ全体の機能ブロック相互の配線作業を行
なえばよい。
機能構成領域に第３図のユニットセル１０を全面に敷き
つめておき（第２図上半分と下半分とで互いに９０°回
転した方向に）、その後、ＬＳ ［１能構成に必要な機
能ブロックＡ−Ｆの配置を配線性を考慮して決め、その
位置で、しきつめてあったユニットセル１０と機能ブロ
ックとを置きかえて配置する。次に特にＧの領域以外の
ユニットセル１０上で機能ブロックを配置することを禁
止して、自動処理によりブロックＧ内の機能ブロックの
配置と、ＬＳＩ全体の機能ブロック相互の配線作業を行
なえばよい。
［発明の効果］
以上説明したように、本発明は機能ブロック群の間を種
々論理の形成が可能なユニットセルで埋めることにより
、ＬＳＩサンプルに不具合があった場合にそのユニット
セル上で機能修正、追加を高い自由度で行なうことがで
き、ユニットセルのトランジスタはゲートアレイのよう
に同一形状のトランジスタにより形成されているので、
上記修正、追加は配線工程だけで行なえる。このため、
配線工程まではホトマスクを変更する必要がなく、修正
結果に先行してつ工−ハ製造工程を進めることができる
ので出荷日程を大幅に短縮することができる。
々論理の形成が可能なユニットセルで埋めることにより
、ＬＳＩサンプルに不具合があった場合にそのユニット
セル上で機能修正、追加を高い自由度で行なうことがで
き、ユニットセルのトランジスタはゲートアレイのよう
に同一形状のトランジスタにより形成されているので、
上記修正、追加は配線工程だけで行なえる。このため、
配線工程まではホトマスクを変更する必要がなく、修正
結果に先行してつ工−ハ製造工程を進めることができる
ので出荷日程を大幅に短縮することができる。
図面は、本発明の実施例に係り、第１図は第１実施例の
、第２図は第２実施例の平面図、第３図は第２図で用い
られるユニットセルの構造を示す図である。 １・・・チップ、 ２・・−人出力バッファ機能部、 ３・・・ポンディングパッド、 ４．４’ 、４“・・・機能ブロック、５．５′・・・
ユニットセル、 １０・・−ユニットセル、 １１．１１’・・−ユニットセル配置領域、１２．１２
’・・−修正付加回路、 Ａ−Ｄ−・・機能ブロック、 Ｅ−Ｆ・・−ユニットセル上で構成した機能ブロック・ Ｇ・・・ユニットセル１０で構成した機能ブロック。 特 許 出 願 人 日 本 咄 気株 式 １１．１１’ユニツトセル西４今酊殊 １２、１２’イ信正付ｈＯロ路 ３ボ゛ン婚ングパツド ５．５′ ユニットセル
、第２図は第２実施例の平面図、第３図は第２図で用い
られるユニットセルの構造を示す図である。 １・・・チップ、 ２・・−人出力バッファ機能部、 ３・・・ポンディングパッド、 ４．４’ 、４“・・・機能ブロック、５．５′・・・
ユニットセル、 １０・・−ユニットセル、 １１．１１’・・−ユニットセル配置領域、１２．１２
’・・−修正付加回路、 Ａ−Ｄ−・・機能ブロック、 Ｅ−Ｆ・・−ユニットセル上で構成した機能ブロック・ Ｇ・・・ユニットセル１０で構成した機能ブロック。 特 許 出 願 人 日 本 咄 気株 式 １１．１１’ユニツトセル西４今酊殊 １２、１２’イ信正付ｈＯロ路 ３ボ゛ン婚ングパツド ５．５′ ユニットセル
Claims (1)
- 【特許請求の範囲】 固定的に定められた個有の素子配置を有す る、ＬＳＩ機能を構成する第１の機能ブロック群と、ユ
ニットセルの集合体上で構成されるＬＳＩ機能を構成す
る第２の機能ブロック群と、前記機能ブロック群の各ブ
ロック間を埋めて配列されているユニットセル群とを含
み、前記ユニットセル群のうちの一部は第１、第２のＬ
ＳＩ機能ブロック群のうちの特定の機能ブロックに接続
され、ＬＳＩ機能の一部を分担し、他は配線領域として
利用されていることを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035420A JP2911946B2 (ja) | 1990-02-15 | 1990-02-15 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035420A JP2911946B2 (ja) | 1990-02-15 | 1990-02-15 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03238843A true JPH03238843A (ja) | 1991-10-24 |
| JP2911946B2 JP2911946B2 (ja) | 1999-06-28 |
Family
ID=12441380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2035420A Expired - Lifetime JP2911946B2 (ja) | 1990-02-15 | 1990-02-15 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2911946B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62176144A (ja) * | 1986-01-30 | 1987-08-01 | Seiko Epson Corp | 半導体集積回路 |
| JPS62276866A (ja) * | 1986-03-12 | 1987-12-01 | エスジェーエス―トムソン ミクロエレクトロニクス ソシエテ アノニム | 集積回路のア−キテクチヤおよび該ア−キテクチヤを有する集積回路の製造方法 |
-
1990
- 1990-02-15 JP JP2035420A patent/JP2911946B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62176144A (ja) * | 1986-01-30 | 1987-08-01 | Seiko Epson Corp | 半導体集積回路 |
| JPS62276866A (ja) * | 1986-03-12 | 1987-12-01 | エスジェーエス―トムソン ミクロエレクトロニクス ソシエテ アノニム | 集積回路のア−キテクチヤおよび該ア−キテクチヤを有する集積回路の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2911946B2 (ja) | 1999-06-28 |
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Legal Events
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