CN101494162A - 半导体装置的制造方法、制造程序及制造系统 - Google Patents

半导体装置的制造方法、制造程序及制造系统 Download PDF

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Abstract

本发明提供了一种半导体装置的制造方法，该方法包括：获取构成半导体集成电路的物理布局的图形的信息；进行物理布局中的转印图像计算；基于物理布局进行信号延迟的计算，并获取信号延迟不满足预设指标的布线；并针对不满足指标的布线，基于分别从图形的信息和转印图像计算所获取的结果的至少一个结果，设置待插入中继器的部分。本发明还提供了可以实现所述半导体装置制造方法的半导体装置的制造程序和制造系统。根据本发明，中继器可恰当地插入到信号延迟不满足指标的布线的光刻边缘未达图案中去。而且，本发明可避免设计流程的返回，因此本发明能够提高整个设计流程的效率。

Description

半导体装置的制造方法、制造程序及制造系统
相关申请的交叉引用
本发明包含与2008年1月24日向日本专利局提交的日本专利申请JP2008-013494相关的主题，将该申请的全部内容通过引用并入此处。
技术领域
本发明涉及半导体装置的制造方法、半导体装置的制造程序以及半导体装置的制造系统，其中，所述方法、程序和系统均具有可以将调整信号延迟的中继器插入到半导体集成电路的布线中的图案设计。
背景技术
近年来，集成电路的物理布局随着半导体装置的小型化变得复杂了。从物理布局生成掩模数据的处理从完成排列布线后被输出的布局数据(基于图形数据的布局)开始。即，在对完成排列布线后被输出的布局数据进行设计规则检查(DRC)处理和布局对原理图检查(LVS)处理之后，对图案进行光学邻近修正(OPC)处理，在完成OPC验证处理之后生成掩模数据。
另一方面，所谓的时序收敛处理与所述布局处理并行进行，所述时序收敛处理例如有RC提取处理、延迟计算处理以及静态时序分析(STA)处理等，它们用于计算半导体集成电路中的寄生电容值和寄生电阻值。
最近，由于上述物理布局的复杂性，布局处理方面与时序收敛方面之间的相互影响开始变得棘手。例如，当完成详细布线后改变布局时，必须确保对时序施加影响，而在时序收敛的处理中，又必须确定是否对布局施加影响。
为了应对上述两种情况中的前一情况，人们开发出了用于去除超出光刻边缘的图案(光刻边缘未达图案)的排列布线技术。此外，为每一装置开发了布局处理的流程。
然而，为了应对后一情况，由于目前已经开发了给时序收敛赋予最高优先权的设计技术，故不存在任何可替换时序的基本因素。
这里，中继器插入处理可看作对布局施加影响的时序收敛处理之一。为了调整布线中的延迟，有必要将中继器插入布线的中间。于是，在设计阶段将布线图案分成多个部分，且诸如缓存器等元件被插入到通过分割布线图案所获得的所述多个部分之间，从而调整布线的寄生电阻和寄生电容。当完成RC提取处理后的延迟计算表明存在时序错误时，插入中继器。然而在此情况下，由于中继器插入位置处的布线被切断了，故在布线切断完成之后，布局发生改变。因此，有必要确认完成处理后的布局中是否存在光刻未达图案。
日本特开2003-132111号公报提出了这方面的技术。该技术描述如下：考虑了布线宽度和布线间隔的偏差的RC网络被列举，缓存器和晶体管的尺寸根据输入到电路的信号的波形而变化，且最终选定由此获取的具有最小延迟的一个RC网络作为布线布局。
此外，日本特开平11-40785号公报公开了一项技术，通过该技术，在检索到完成延迟计算和时序验证后施加影响的路径后，确定对时序施加影响的功能块，而且检索缓冲器插入的最佳部分。而且，该专利申请还提出用于改变由于缓冲器插入而受影响的布线的连接的技术。
然而，凭借上述相关技术并不能确认在时序收敛处理的结果中是否存在光刻边缘未达图案。即，由于在时序收敛流程与布局处理流程之间未设有接口，故不易得知在改变布局阶段对时序施加的影响以及在插入中继器阶段对光刻施加的影响。因此，如果在产生掩模数据之后发生时序错误，则必须使处理返回到布局阶段，这将导致开发所需的时间大大增加。此外，当在中继器插入阶段切断布线时，会产生布线长度短的图形，这会引起光刻错误。这是个问题。
发明内容
鉴于以上所述问题，需要提供一种半导体装置的制造方法、一种半导体装置的制造程序以及一种半导体装置的制造系统，在所述方法、程序和系统中均注重于将中继器插入作为时序收敛的处理方法，并考虑在插入中继器阶段对布局所施加的影响。
为此，根据本发明的一个实施例，提供了一种半导体装置的制造方法，该方法包括以下步骤：获取构成半导体集成电路的物理布局的图形的信息；进行物理布局中的转印图像计算；基于物理布局进行信号延迟的计算，并得出所述信号延迟不满足预设指标的布线；并针对所述不满足指标的布线，基于分别由所述图形的信息以及所述转印图像计算中所获取的结果中的至少一个结果，设置待插入中继器的部分。
在本发明的实施例中，当中继器插入到信号延迟不满足指标的布线中时，中继器被插入到分别考虑了由所述图形的信息和转印图像计算所获得的结果中的至少一个结果的部分中。因此，可以考虑中继器插入阶段对布局施加的影响而进行中继器插入。
根据本发明的另一实施例，提供了一种半导体装置的制造方法，该方法包括以下步骤：获取构成半导体集成电路的物理布局的图形的信息；进行物理布局中的转印图像计算和段差部计算；基于物理布局进行信号延迟的计算，并获得信号延迟不满足预设指标的布线；以及针对不满足指标的布线，并基于分别从图形的信息和段差部计算所获得的结果的至少一个结果而设置待插入中继器的部分。
在本发明的另一实施例中，当中继器插入到信号延迟不满足指标的布线中时，中继器被插入到分别考虑了由图形的信息和段差部计算所获得的结果中的至少一个结果的部分中。因此，可以考虑中继器插入阶段对布局的影响而进行中继器插入。
根据本发明的又一实施例，提供了一种半导体装置的制造方法，该方法包括以下步骤：获取构成半导体集成电路的物理布局的图形的信息；进行物理布局中的转印图像计算；基于物理布局进行信号延迟的计算，并获取信号延迟不满足预设指标的布线；以及将所述不满足指标的布线的信息发送给电容提取系统，并在所述电容提取系统中基于不满足指标的布线的信息而设置待插入中继器的部分。
在本发明的另一实施例中，当信号延迟不满足预设指标的布线的信息被发送给电容提取系统，并且中继器被插入到由此设于电容提取系统中的部分中时，中继器插入到考虑分别由物理布局的图形的信息和转印图像计算的结果的至少一个结果的部分中。因此，可以考虑中继器插入阶段对布局的影响而进行中继器插入。在此，电容提取系统指从半导体集成电路的物理布局中算术地求取寄生电容的计算系统(例如RC提取工具)。
根据本发明的另一实施例，提供了一种半导体装置的制造方法，该方法包括以下步骤：获取构成半导体集成电路的物理布局的图形的信息；进行物理布局中的转印图像计算和段差部计算；基于物理布局进行信号延迟的计算，并获取信号延迟不满足预设指标的布线；以及将不满足指标的布线的信息发送给排列布线系统，并基于在排列布线系统中不满足指标的布线的信息而设置待插入中继器的部分。
在本发明的另一实施例中，当信号延迟不满足预设指标的布线的信息被发送给排列布线系统，并且中继器被插入到在所述排列布线系统中设置的部分中时，中继器插入到考虑分别由图形的信息和转印图像计算的结果的至少一个结果的部分中。因此，可以考虑中继器插入阶段对布局的影响而进行中继器插入。在此，排列布线系统指从半导体集成电路生成物理布局的图形信息的计算系统(例如排列布线工具)。
根据本发明的另一实施例，提供了一种半导体装置的制造程序，该程序可以指令计算机执行以下步骤：获取构成半导体集成电路的物理布局的图形的信息；进行物理布局中的转印图像计算；基于物理布局进行信号延迟的计算，并获取信号延迟不满足预设指标的布线；以及针对不满足指标的布线，基于分别从图形的信息和转印图像计算所获得的至少一个结果，设置待插入中继器的部分。
在本发明的又一个实施例中，当中继器插入到与信号延迟不满足指标的布线中时，中继器被插入到考虑了分别由图形的信息和转印图像计算的结果所获得的至少一个结果的部分中。因此，可以考虑中继器插入阶段对布局的影响而进行中继器插入。
根据本发明的另一实施例，提供了一种半导体装置的制造程序，该程序可以指令计算机执行以下步骤：获取构成半导体集成电路的物理布局的图形的信息；进行物理布局中的转印图像计算；进行物理布局中的段差部计算；基于物理布局进行信号延迟的计算，并获取信号延迟不满足预设指标的布线；以及基于分别由图形的信息、转印图像计算以及段差部计算所获得的结果的至少一个结果，设置待插入中继器的部分。
在本发明的另一实施例中，当中继器插入到信号延迟不满足指标的布线中时，中继器被插入到考虑了分别由物理布局的图形的信息和段差部计算的结果而获得的至少一个结果的部分中。因此，可以考虑中继器插入阶段对布局的影响而进行中继器插入。
根据本发明的另一实施例，提供了一种半导体装置的制造程序，该程序可以指令计算机执行以下步骤：获取构成半导体集成电路的物理布局的图形的信息；进行物理布局中的转印图像计算；基于物理布局进行信号延迟的计算，并获取信号延迟不满足预设指标的布线；以及将不满足指标的布线的信息发送给电容提取系统，并基于分别由图形的信息和转印图像计算所获得的结果的至少一个结果，设置待插入中继器的部分。
在本发明的另一实施例中，当信号延迟不满足指标的布线的信息被发送给电容提取系统，并且中继器插入到电容提取系统中不满足指标的部分中时，中继器被插入到考虑了分别由图形的信息和转印图像计算的结果的至少一个结果的部分中。因此，可提供一种程序使之能考虑中继器插入阶段中对布局的影响而进行中继器插入。在此，电容提取系统指从半导体集成电路的物理布局中算术地求取寄生电容的计算系统(例如RC提取工具)。
根据本发明的另一实施例，提供了一种半导体装置的制造程序，该程序可以指令计算机执行以下步骤：获取构成半导体集成电路的物理布局的图形的信息；进行物理布局中的转印图像计算和物理布局中的段差部计算中的至少一项；基于物理布局进行信号延迟的计算，并获取信号延迟不满足指标的布线；以及将不满足指标的布线的信息发送给排列布线系统，并在所述排列布线系统中，基于分别从图形的信息、转印图像计算和段差部计算所获得的结果的至少一个结果，设置待插入中继器的部分。
在本发明的另一实施例中，当信号延迟不满足指标的布线的信息被发送至排列布线系统，并且中继器被插入到在所述排列布线系统中不满足指标的部分中时，中继器插入到考虑了分别由物理布局的图形的信息和转印图像计算所获得的结果的至少一个结果的部分中。因此，可提供一种程序使之能考虑中继器插入阶段中对布局的影响而进行中继器插入。在此，排列布线系统指从半导体集成电路生成物理布局的图形信息的计算系统(例如排列布线工具)。
根据本发明的另一实施例，提供了一种半导体装置的制造系统，该系统包括计算机，所述计算机可以执行以下步骤：获取构成半导体集成电路的物理布局的图形的信息；进行物理布局中的转印图像计算和段差部计算中的至少一项；基于物理布局进行信号延迟的计算，并获取信号延迟不满足指标的布线；以及针对不满足指标的布线，基于分别从图形的信息和转印图像计算所获得的至少一个结果，设置待插入中继器的部分。
在本发明的又一实施例中，当中继器插入到信号延迟不满足指标的布线中时，中继器插入到考虑了分别由图形的信息和转印图像计算所获得的结果的至少一个结果的部分中。因此，可以提供能在中继器插入阶段考虑到对布局的影响而进行中继器插入的制造系统。
根据本发明的另一实施例，提供了一种半导体装置的制造系统，该系统包括计算机，所述计算机可以执行以下步骤：获取构成半导体集成电路的物理布局的图形的信息；进行物理布局中的转印图像计算；进行物理布局中的段差部计算；基于物理布局进行信号延迟的计算，并获取信号延迟不满足预设指标的布线；以及基于分别从图形的信息、转印图像计算以及段差部计算所获得的结果的至少一个结果，设置待插入中继器的部分。
在本发明的另一实施例中，当中继器插入到信号延迟不满足指标的布线中时，中继器插入到考虑了分别由图形的信息、转印图像计算和段差部计算所获得的结果的至少一个结果的部分中。因此，可提供能在中继器插入阶段考虑了对布局的影响而进行中继器插入的制造系统。
此外，根据本发明的另一实施例，提供了一种半导体装置的制造系统，该系统包括计算机，所述计算机可以执行以下步骤：获取构成半导体集成电路的物理布局的图形的信息；进行物理布局中的转印图像计算和物理布局中的段差部计算中的至少一项；基于物理布局进行信号延迟的计算，并获取信号延迟不满足指标的布线；以及将不满足指标的布线的信息发送给电容提取系统，并在所述电容提取系统中针对不满足指标的布线，基于分别从图形的信息和转印图像计算所获得的结果的至少一个结果，设置待插入中继器的部分。
在本发明的另一实施例中，当信号延迟不满足指标的布线的信息被发送给电容提取系统，并且中继器插入到电容提取系统中由此得到的部分中时，中继器插入到考虑了分别由构成物理布局的图形的信息和转印图像计算所获得的结果的至少一个结果的部分中。因此，可提供在中继器插入阶段能考虑对布局的影响而进行中继器插入的制造系统。在此，电容提取系统指从半导体集成电路的物理布局中算术地求取寄生电容的计算系统(例如RC提取工具)。
而且，根据本发明的另一实施例，提供了一种半导体装置的制造系统，该系统包括计算机，所述计算机可以执行以下步骤：获取构成半导体集成电路的物理布局的图形的信息；进行物理布局中的转印图像计算，以及物理布局中的段差部计算；基于物理布局进行信号延迟的计算，并获取信号延迟不满足指标的布线；以及将不满足指标的布线的信息发送给排列布线系统，并针对所述排列布线系统中不满足指标的布线，基于分别从图形的信息、转印图像计算和段差部计算所获取的结果的至少一个结果，设置待插入中继器的部分。
在本发明的另一实施例中，当信号延迟不满足指标的布线的信息被发送给排列布线系统，并且中继器插入到在所述排列布线系统中设置的部分中时，中继器插入到考虑了分别由图形的信息和转印图像计算所获得的结果的至少一个结果的部分中。因此，可提供一种程序使之能在中继器插入阶段考虑对布局的影响而进行中继器插入。这里，排列布线系统指从半导体集成电路生成物理布局的图形信息的计算系统(例如排列布线工具)。
根据本发明，中继器可恰当地插入到信号延迟不满足指标的布线的光刻边缘未达图案中去。而且，本发明可避免设计流程的返回。因此本发明能够提高整个设计流程的效率。
附图说明
图1是解释如本发明的第一实施例所述的半导体装置的制造方法的流程图；
图2A、图2B以及图2C分别是解释形状检查处理的结果的图示；
图3是解释本发明的第一实施例中待插入中继器的部分的示意图；
图4是解释如本发明的第二实施例所述的半导体装置的制造方法的流程图；
图5是解释如本发明的第三实施例所述的半导体装置的制造方法的流程图；
图6是解释重复满足各种条件的示意图；
图7是解释相关技术中的半导体装置的制造方法的流程图；以及
图8是表示使用相关技术中的半导体装置的制造方法时的待插入中继器的各个部分的示意图。
具体实施方式
以下参照附图详细描述本发明的优选实施例。
处理方法概要
本发明的特征在于，在作为制造对象的半导体集成电路的设计支持中，当包括如缓存器等元件的中继器被插入到预定布线中以调整电路中的信号延迟时，考虑对光刻的影响而插入中继器。
如本发明的任一实施例所述的半导体装置的制造方法，主要包括下述步骤：
(a)获取构成半导体集成电路的物理布局的图形的信息；
(b)进行物理布局中的转印图像计算以及段差部计算；
(c)基于物理布局进行信号延迟的计算，并得出所述信号延迟不满足预设指标的布线；
(d)针对信号延迟不满足预设指标的布线，基于分别从图形的信息、转印图像计算和段差部计算所获取的至少一个结果，设置待插入中继器的部分。
更具体地，首先，排列布线工具(也称为“排列布线系统”)从作为制造对象的半导体集成电路的详细布线完成之后所得到的物理布局产生构成物理布局的图形数据(具有GDS格式的数据)。而且，排列布线工具将得到的图形数据输入到形状检查系统。
然后，形状检查系统对布局进行转印仿真和段差部仿真，从而产生布线宽度与布线长度不符合预定光刻条件的部分，即指标不可实现部分(光刻边缘未达图案)的坐标值列表。此外，RC提取工具(也称为“RC提取系统”)提取电路的寄生电容值和寄生电阻值，并计算电路中的信号延迟，从而获得不满足指标的布线。在此，电路的寄生电阻值R由从布线厚度与布线宽度得到的布线横截面积A、布线长度L以及电阻率ρ计算得出。因此，通过使用转印仿真结果和段差部仿真结果，根据R＝ρ×L/A计算得出电路的寄生电阻值R。电路的寄生电阻值R可用作指标。这样，得到由上述计算得出的寄生电阻值R不满足预定值的每个布线。
接着，在不违反排列布线等的平面布置图的约束的区域中，缓存器被有选择地插入每个不满足上述指标的一部分布线中，该部分布线具有作为光刻边缘未达图案的物理布局上的坐标值。而且，再次进行对信号延迟计算的检查(时序检查)。之后，当时序检查没有问题时，物理布局的相关数据被输出到后续级(例如掩模数据处理系统)。通过该方法，在完成详细布线后对物理布局进行形状检查，从而可以确切地提取插入中继器的推荐位置。
第一实施例
接下来描述如本发明的第一实施例所述的半导体装置的制造方法。需要注意，在描述第一实施例之前，简单地描述相关技术中的半导体装置的制造方法的流程以便与第一实施例作比较。
图7是解释相关技术的半导体装置的制造方法的流程图。即，在相关技术的制造方法中，通过使用排列布线工具进行原理布线处理(步骤S401)和详细布线处理(步骤S402)而产生的物理布局的图形数据(GDS格式的数据)被发送到执行掩模数据处理的部分。
另一方面，RC提取处理(步骤S403)和延迟计算处理(步骤S404)作为时序收敛处理执行。当存在不满足基于延迟计算处理而预设的指标的错误(时序错误)时，可以插入中继器(步骤S406)作为应对该错误的一个方法。插入中继器之后，再次进行延迟计算处理。然后，当信号延迟符合预设的指标时，进行静态时序分析(步骤S405)。
图8是表示使用相关技术的半导体装置的制造方法的有待于插入中继器的各部分的示意图。中继器插入到图8所示的布线图案P中的如箭头所示的每个位置中。在图8中，尽管中继器插入位置是每个具有长布线长度的部分，然而为各长布线长度的部分选择各插有中继器的位置时并不考虑邻近布局。因此，在插入中继器之后，在某些场合下会产生短布线长度的图形，于是会新产生光刻边缘未达图案。此外，尽管存在具有光刻边缘未达图案的长布线P′，然而没有中继器插入长布线P′中。
采用相关技术的制造方法，由于掩模数据处理和时序收敛处理彼此独立地进行，故未考虑上述具有短布线长度的图形的产生。因此，如图7所示，在插入中继器之后没有进行光刻边缘检查。然而，如图7中的虚线所示，如果进行光刻边缘检查，则在静态时序分析处理(步骤S405)之后确定是否存在光刻边缘未达图案。如果存在光刻边缘未达图案，则必须使操作返回排列布线工具中的处理来修正布局。这样，处理时间因该返回操作而增加了。
接下来描述如本发明的第一实施例所述的半导体装置的制造方法。图1是解释如本发明的第一实施例所述的半导体装置的制造方法的流程图。本发明的第一实施例区别于前述相关技术的地方在于，本发明针对由排列布线工具产生的物理布局的图形数据而进行形状检查处理、光学邻近修正(OPC)处理以及OPC验证处理。
下面逐个步骤地描述。首先，将物理布局的图形数据(GDS格式的数据)发送到执行掩模数据处理的部分，所述图形数据是使用排列布线工具通过执行原理布线处理(步骤S101)和详细布线处理(步骤S102)产生的。
另一方面，由RC提取工具执行RC提取处理(步骤S105)作为时序收敛处理。另外，还执行将电路中的连接信息发送给RC提取工具的处理(步骤S103)、基于排列布线工具中所产生的物理布局的图形数据的形状检查处理、OPC处理以及OPC验证处理(步骤S104)。
在形状检查处理中，从物理布局的图形数据中提取具有等于或长于预设长度的长布线长度的部分的信息。由此提取的所述部分的信息被保留为物理布局的坐标。此外，执行OPC处理以及OPC验证处理，从而提取光刻边缘未达图案。
将执行形状检查处理和OPC验证处理的结果(光刻边缘未达图案的位置)输入到RC提取工具。当完成RC提取处理之后的延迟计算中发生时序错误时，会用到输入到RC提取工具的信息(关于电路中的连接信息以及执行形状检查处理和OPC验证处理的结果)。即，延迟计算工具计算电路中的信号延迟(步骤S106)。当发生不满足预设指标的时序错误时，可以插入中继器以作为应对时序错误的一个方法(步骤S107)。
在第一实施例中，通过使用输入到RC提取工具的形状检查信息和光刻边缘检查信息以及电路中的连接信息而考虑布局，基于此设置中继器的插入位置(光刻边缘未达图案的位置)。
电路中的布线中的信号延迟随着布线长度的平方成比例地增加。因此，当存在时序错误时，由诸如缓存器等元件构成的中继器插入到布线当中以切断布线，从而可以调整延迟，改善时序错误。这里，中继器插入位置被设置为具有长布线长度和光刻边缘未达图案的位置，从而可在改善时序错误的同时去除光刻边缘未达图案。即，中继器可有选择地插入对这两个因素均有利的位置。
下面详细描述第一实施例中的中继器插入步骤(步骤S107)。首先，将上述执行形状检查处理和光刻边缘检查处理的结果输入到RC提取工具。RC提取工具用于在延迟计算的前阶段中提取作为制造对象的半导体集成电路中的寄生电容值和寄生电阻值。这样，因为在RC提取工具中处理电路的物理布局的信息，所以在本实施例中使用了所述功能。
即，RC提取工具在执行RC提取处理时具有输入或输出关于物理布局的信息的功能。因此，可以另外输入关于对物理布局执行形状检查处理的结果的信息，以及输入执行如OPC处理和OPC验证处理等光刻边缘检查处理的结果的信息。在上述形状检查处理中，存在基于GDS数据(物理布局的图形数据)的经过检查的布线宽度与布线长度的分布，所述GDS数据是在完成排列布线处理之后输出的。
形状检查处理是指一种例如通过利用设计规则检查系统以检查构成布局的图形中的线宽、线长等的方法。图2A和图2B表示执行形状检查处理的结果的图。图2A中，横轴表示布线长度，纵轴表示每个布线长度的频率。此外，图2B中，横轴表示假定为图2A所示布线长度时的布线延迟，纵轴表示每个布线延迟的频率。而且，位于容许值右侧的每个布线延迟的值是超过布线延迟的阈值的值。图2A中的圆圈表示当图2B所示范围内的布线延迟转化为布线长度时所得的范围。此外，图2A的布线长度与图2B的布线延迟之间的转换通过使用图2C所示的图进行。在图2C中，横轴表示布线长度，纵轴表示当模型电路、电容值以及电阻值被指定的情况下进行延迟计算时的延迟函数的斜率。
即，图2C的图表明：随着本实施例中所用的模型电路中的布线长度增加，延迟函数的斜率变小，即运行速度变慢。因此，必须切断各自的布线长度使其布线延迟等于或大于预定值的任何布线(图2A的圆圈中的斜线所表示的布线长度的部分)。换言之，当布局中存在如图2A的圆圈中的斜线所示的布线长度时，中继器将插入每个具有这些布线长度的部分中。
注意，在图2A到图2C所示的示例中，容许值是这样设定的，即通过判断布线长度是否满足基于电路中的延迟计算、电容值以及电阻值的约束所确定的指标的角度来设定。然而，除了布线长度以外，最好再使用布线宽度与构成半导体集成电路的元件的金属和层间绝缘膜的膜厚中的至少一个的容许值。
再者，在第一实施例中，对物理布局进行OPC处理和OPC验证处理，从而得到关于光刻边缘未达图案的信息。而且，使用所得的光刻边缘未达图案的信息确定中继器插入部。
例如，用于OPC处理和光刻边缘检查处理的转印仿真的光学条件设置为：曝光波长为193nm、NA为0.75，σ为0.85，环状区为2/3。而且，曝光量以13.5mJ为中心以0.5mJ为步长改变，且范围为±0.2μm的散焦量以0.05μm为步长计算。需要注意，对于剂量聚焦(dose focus)条件下的设定值，100nm的线和空间(line and space)用作目标。此外，只要能提取光刻边缘未达图案，OPC处理可以执行也可以不执行。
这里，例如图3所示，在具有粗布线宽度的线P1附近的线中存在大量光刻边缘未达图案。当各具有100nm宽度的线处于宽度为150nm或更宽的线的附近时，线宽为100nm的这些线将变窄，从而各具有100nm线宽的这些线分别变为光刻边缘未达图案。当这些各具有100nm线宽的线在线宽为100nm的各条线变窄的部分被截短后(布线被切断)，可以减少光刻边缘未达图案的数目。
所述光刻边缘未达图案的位置(坐标)的数据被输入到RC提取工具，随后参考关于电路中的连接的信息，当必须将中继器插入期望的光刻边缘未达图案之中时，中继器可以被有选择地插入到光刻边缘未达图案之中。
光刻边缘未达图案的位置可从电路连接的信息、段差部仿真的计算结果或转印图像计算结果得到。此外，光刻边缘未达图案的位置也可从多项信息中得到，即转印图像计算结果、电路连接的信息以及段差部仿真的计算结果。在光刻边缘未达图案的位置由电路连接的信息规定的情况下，可以估计的是，比起由转印图像计算结果确定光刻边缘未达图案的位置的情况，其每一位置有轻微的偏移。然而，从切断布线的目的的角度来说，1mm级的精度不是必要的。
第一实施例中选定的中继器插入位置如图3中箭头所指示。由箭头所示的布线是存在于粗布线P1附近的长布线P′。当查看转印图像(如图3中粗实线所示)时，应当理解布线宽度在包括由箭头指示的变窄位置的附近会变窄。基于这个事实，从光刻边缘的角度看，将中继器插入到所述位置是有利的。
在第一实施例中，再次验证以上述方式在其中所述位置插有中继器的物理布局，且随后确定不存在新问题(步骤S108)。而且，执行延迟计算处理(步骤S106)和静态时序分析处理(步骤S109)。
如上面刚提到的，在第一实施例中，在插入中继器之后，再次进行光刻边缘检查处理以及时序检查处理。这里，如果布局验证处理(步骤S108)不是必要的话，可以省略之。没必要执行布局验证处理的情况是指可以清楚地确定没有因布局中的轻微变化而出现新的光刻边缘未达图案的情况。
需要注意在第一实施例中，上述的OPC处理和OPC验证处理可根据作为制造对象的半导体集成电路而单独设置。此外，除了使用设计规则检查系统，形状检查处理还可以根据对布局以及晶片图像的分析、薄膜厚度分布等进行。另外，在第一实施例中所用的中继器插入的布局的例子仅是电路的技术制图的示例。
此外，尽管在第一实施例中，中继器被有选择地插入具有长布线长度的部分和光刻边缘未达图案中，然而本发明绝不局限于这种情况。例如，如图6所示，插入条件还可根据具体目的而设置以便中继器有选择地插入符合条件的部分中，所述条件包括同时满足光刻边缘未达图案、具有长布线长度的部分和临界路径这三个条件中的至少两个。
此外，在第一实施例中，将具有等于或长于预设长度的长布线长度的部分从半导体集成电路的物理布局的图形数据中提取出来的例子被描述为形状检查处理。然而，除了上述的形状检查处理，下面的处理也可认为是形状检查处理：即从物理布局的横截面结构检测布线的段差部，从这些布线的段差部中提取尺寸等于或大于预设值的布线的段差部，且由此提取的布线的段差部成为候选的中继器插入部。
第二实施例
接下来描述如本发明的第二实施例所述的半导体装置的制造方法。本发明的第二实施例的特征在于将第一实施例中所述的分别执行形状检查处理、OPC处理以及OPC验证处理的部分内置于RC提取工具(RC提取系统)中。
图4是解释如本发明的第二实施例所述的半导体装置的制造方法的流程图。首先，使用排列布线工具通过执行原理布线处理(步骤S201)和详细布线处理(步骤S202)而产生的物理布局的图形数据(GDS格式的数据)被发送到用于执行掩模数据处理的部分。
另一方面，将由此产生的物理布局的图形数据发送到RC提取工具。而且，RC提取工具执行形状检查处理、OPC处理、OPC验证处理以及RC提取处理(步骤203)。即在完成详细布线处理后，RC提取工具从物理布局的图形数据中提取具有等于或长于预设长度的长布线长度的部分的数据。此外，RC提取工具基于物理布局的图形数据执行OPC处理以及OPC验证处理，从而提取光刻边缘未达图案。OPC处理和OPC验证处理的条件以及光刻边缘检查的内容可与前述第一实施例中的相同。
在形状检查处理中，从物理布局的图形数据中提取具有等于或大于预设长度的长布线长度的部分的信息。由此提取的所述部分的信息保持为物理布局的坐标。
另外，在验证光刻边缘未达图案的处理中，执行OPC处理和OPC验证处理，从而提取其中预定的光刻边缘未达到的每个部分的信息。应当注意，光刻边缘未达图案的位置可从电路中的连接信息、段差部仿真的计算结果或转印图像计算的结果中得到。此外，光刻边缘未达图案的位置也可由多项信息得到，即由转印图像计算结果、电路中的连接信息以及段差部仿真的计算结果得到。
之后，执行形状检查处理的结果以及执行光刻边缘未达图案验证处理的结果都被保持。而且，延迟计算工具计算电路中的信号延迟(步骤S204)。
因此，当确定因为发生时序错误而有必要进行中继器插入时，则基于先前保持的执行形状检查处理的结果的信息以及执行光刻边缘未达图案验证处理的结果的信息、并结合电路的连接信息提取中继器插入部，并将中继器插入由此提取的中继器插入部中(步骤S205)。
类似于第一实施例的情况，待插入中继器的部分是图3中由箭头所指示的位置。另外，在插入中继器之后，执行物理布局的布局验证的处理(步骤S206)，并确定没有产生新的光刻边缘未达图案。而且，执行静态时序分析处理(步骤S207)。这里，如果布局验证处理(步骤S206)不必要的话，可以省略之。不需要执行布局验证处理(步骤S206)的情况是指可以清楚确定没有因布局中的微小改变而发生新的光刻边缘未达图案。
在第二实施例中，由于将关于执行形状检查处理的结果的信息以及电路中的连接信息输入到RC提取工具不是必要的，而在第一实施例中却是必要的，故与第一实施例相比可以提高处理效率。即光刻验证处理在RC提取工具中进行，从而省略了输入/输出数据所需的额外时间。因此，可以缩短处理时间。
需要注意，在第二实施例中，上述的OPC处理和OPC验证处理的条件可以根据作为制造对象的半导体集成电路而单独地设置。此外，除了使用设计规则检查系统，形状检查处理还可以根据对布局以及晶片图像的分析、薄膜厚度分布等进行。另外，在第二实施例中所用的中继器插入的布局的例子仅是电路的技术制图的示例。
此外，尽管在第二实施例中，中继器有选择地插入具有长布线长度的部分和光刻边缘未达图案中，然而本发明绝不局限于这种情况。例如，如图6所示，插入条件还可根据具体目的而设置以便中继器有选择地插入符合条件的部分中，所述条件可以是同时满足光刻边缘未达图案、具有长布线长度的部分以及临界路径这三个条件中的至少两个条件。
此外，在第二实施例中，将具有等于或大于预设长度的长布线长度的部分从关于半导体集成电路的物理布局的图形数据中提取出来，这样的例子被描述为形状检查处理。然而，除了上述的形状检查处理，下面的处理也可认为是形状检查处理：即从物理布局的横截面结构检测布线的段差部，从这些布线的段差部中提取尺寸等于或大于预设值的布线的段差部，且由此提取出的布线的段差部作为候选的中继器插入部。
第三实施例
接下来，对如本发明的第三实施例所述的半导体装置的制造方法进行描述。本发明的第三实施例的特征在于将第一实施例中所述的基于形状检查处理、OPC处理、OPC验证处理以及延迟计算处理的时序错误检查处理由排列布线工具(排列布线系统)执行。
图5是解释如本发明的第三实施例所述的半导体装置的制造方法的流程图。首先，将由在排列布线工具中执行原理布线处理(步骤S301)和详细布线处理(步骤S302)所产生的物理布局的图形数据(GDS格式的数据)发送到用于执行掩模数据处理的部分。
然后，在排列布线工具中执行形状检查处理，并由此提取具有长布线长度的部分的图形并执行RC提取处理(步骤S303)。在形状检查处理中，在完成详细布线之后，从物理布局的图形数据中提取具有等于或大于预设长度的长布线长度的部分的信息。由此提取出的关于所述部分的信息保持为物理布局的坐标。
此外，排列布线工具基于物理布局的图形数据执行OPC处理以及OPC验证处理，从而提取光刻边缘未达图案。OPC处理以及OPC验证处理的条件以及光刻边缘检查的内容可与前述第一实施例中的相同。需要注意，光刻边缘未达图案的部分可从电路中的连接信息、段差部仿真的计算结果或者转印图像计算结果得到。此外，光刻边缘未达图案的位置也可从多项信息中得到，即从转印图像计算结果、电路中的连接信息以及段差部仿真的计算结果中得到。
在到目前为止的处理中，得到了执行形状检查处理的结果，抽取出每个在特性上不满足指标的布线长度的部分以及光刻边缘未达图案，并保持有关信息。
然后，排列布线工具通过使用先前产生的物理布局的图形数据或OPC验证处理中所计算出的转印图像的数据计算电容值和电阻值。之后，内置于排列布线系统中的延迟计算处理部使用由此计算出的电容值和电阻值进行延迟计算。
因此，当确定因为发生时序错误而有必要插入中继器时，参照执行形状检查处理的结果的信息、光刻边缘未达图案的信息以及电路中的连接信息而提取中继器插入部，并将中继器插入由此提取的每个中继器插入部中(步骤S305)。插入中继器时，中继器插入到在不违反排列布线等的平面布置图的约束的范围内分割诸如缓存器等元件的布线之间。
类似于第一实施例的情况，待插入中继器的部分是图3中的箭头所示的位置。另外，在完成中继器插入之后，执行物理布局的布局验证的处理(步骤S306)，并确定没有产生新的光刻边缘未达图案。这里，如果布局验证处理(步骤S306)不是必要的话，可以省略之。不需要执行布局验证处理(步骤S306)的情形是指可以清楚确定没有因布局中的微小改变而发生新的光刻边缘未达图案的情形。
到目前为止所述的处理在排列布线工具中执行。随后执行RC提取处理(步骤S307)、延迟计算处理(步骤S308)以及静态时序分析处理(步骤S309)。由于在排列布线工具中执行的处理已经插入了中继器，故在此之后不会出现需要插入中继器的部分。
需要注意，内置于排列布线工具中的延迟计算处理部分基于延迟计算执行时序错误检查处理(步骤S304)。然而进行所述延迟计算占用大量时间，这会增加整个处理时间。这时，预先得到每个电容值和电阻值与延迟时间之间的关系，并产生关于电容值与电阻值的约束。即，当完成详细布线之后，排列布线工具依据图形数据计算电容值与电阻值时，关于布线宽度与间隔宽度的设计规则或关于电容值与电阻值的规则以数据输入到排列布线工具中。而且，排列布线工具在计算电容值与电阻值时读出所述规则，并将关于主要位置的坐标的数据输出到排列布线数据库。当采用该方法时，仅需执行形状检查处理，而不必在步骤S304中执行延迟计算处理。
在如上所述的第三实施例中，由于大量主要处理在排列布线工具中执行，节省了输入/输出数据的操作，从而可以降低处理时间。
需要注意，在第三实施例中，上述的OPC处理和OPC验证处理的条件可以根据作为制造对象的半导体集成电路而单独地设置。此外，除了使用设计规则检查系统，形状检查处理还可以根据对布局以及晶片图像的分析、薄膜厚度分布等进行。另外，在第三实施例中所用的中继器插入的布局的例子仅是电路的技术制图的示例。
此外，尽管在第三实施例中，中继器有选择地插入具有长布线长度的部分和光刻边缘未达图案中，然而本发明绝不局限于这种情况。例如，如图6所示，插入条件还可根据具体目的而设置以便中继器有选择地插入符合条件的部分中，所述条件包括同时满足光刻边缘未达图案、具有长布线长度的部分以及临界路径这三个条件中的至少两个条件。
此外，在第三实施例中，将具有等于或大于预设长度的长布线长度的部分从关于半导体集成电路的物理布局的图形数据中提取出来的例子被描述为形状检查处理。然而，除了上述的形状检查处理，下面的处理也可认为是形状检查处理：即从物理布局的横截面结构检测布线的段差部，从这些布线的段差部中提取尺寸等于或大于预设值的布线的位置，且由此提取出的布线的位置作为候选的中继器插入部。
应用示例
如上述第一到第三实施例中的每一个所述的处理可以由计算机执行的程序(半导体装置的制造程序)来实现。即，所述程序可以指令计算机执行以下步骤：(a)获取构成半导体集成电路的物理布局的图形的信息；(b)进行物理布局中的转印图像计算，以及布线中的段差部计算；(c)基于物理布局进行信号延迟的计算，并得出所述信号延迟不满足预设指标的布线；(d)针对不满足上述指标的布线，基于分别从图形的信息、转印图像计算和段差部计算所得的结果，设置有待于插入中继器的部分。
在步骤(a)到(d)中，步骤(a)对应于图1、图4和图5所示的原理布线(步骤S101、S201以及S301)和详细布线(步骤S102、S202以及S302)，步骤(b)对应于图1、图4和图5所示的形状检查处理、OPC处理以及OPC验证处理(步骤S104、S203以及S303)，步骤(c)对应于图1、图4和图5所示的延迟计算处理(步骤S106、S204以及S304)，而步骤(d)对应于图1、图4和图5所示的考虑布局的中继器插入(步骤S107、S205以及S305)。
本应用示例中构成半导体装置的制造程序的步骤可以以单独模块的形式编制，也可以构造为多个步骤合并为一个模块。例如，半导体装置制造中的设计支持程序的结构可以是将前述的诸如排列布线工具(排列布线系统)、RC提取工具(RC提取系统)以及延迟计算工具(延迟计算系统)等各种工具彼此合成在一起，也可是根据需要读出所述各种工具中的对应一个或多个的结构。能使用这些步骤的模块存储在本地计算机的存储装置中，并在需要时执行，或存储在与网络连接的服务器中，并在需要时通过访问服务器执行。
包括这些步骤的处理由计算机以程序的形式执行，从而使得可按照第一到第三实施例中的每一个的特征即考虑光刻边缘进行中继器插入。
需要注意，包括如第一到第三实施例中的每一个的处理的程序以存储于预定的介质(CD或DVD等)中的状态分发、或通过网络传送并由计算机执行。
此外，本发明也可以以计算机系统(半导体装置的制造系统)的形式实现，所述系统的配置可以执行包括如上述第一到第三实施例中的每一个所述的处理的程序。如本发明的另一应用示例所述的半导体装置的制造系统包括适合执行如第一到第三实施例的每一个所述的程序的各个步骤的硬件。例如，如本发明的另一应用示例所述的半导体装置的制造系统配置为包括显示装置以及I/O接口，以及用于快速执行所述步骤中的各种处理的CPU、用于以足够大的容量执行处理的存储器和用于存储各种数据的存储装置。
如本发明的另一应用示例所述的半导体装置的制造程序预先集成到半导体集成电路制造系统中，或通过介质或网络从外部安装于半导体集成电路制造系统中，从而使系统可以按照上述第一到第三实施例的技术特征执行处理。
具体地，如本发明的另一应用示例所述的半导体装置的制造系统配置为设计支持系统的形式，其中诸如排列布线工具(排列布线系统)、RC提取工具(RC提取系统)以及延迟计算工具(延迟计算系统)等各种工具在需要时彼此合成。于是，该半导体装置的制造系统的结构可以配置为这些工具单独地合并，从而逐一地使用所需的工具，或者配置为集成软件的形式，该软件可以访问已制备的单个工具，从而通过与集成软件的接口读出各种工具。
本领域的技术人员应当理解，在不脱离本发明的所附的权利要求或其等同物的范围的情况下，可以根据设计需要和其它因素做出各种变化、组合、子组合以及替换。

Claims (25)

1.一种半导体装置的制造方法，该方法包括以下步骤：
获取构成半导体集成电路的物理布局的图形的信息；
执行所述物理布局中的转印图像计算；
基于所述物理布局执行信号延迟的计算，并得出该信号延迟不满足预设指标的布线；
针对所述不满足预设指标的布线，基于分别从所述图形的信息以及所述转印图像计算中所得的结果中的一个结果，设置待插入中继器的部分。
2.如权利要求1所述的半导体装置的制造方法，其中，所述待插入中继器的部分是不满足基于分别从所述图形的信息和所述转印图像计算所得的结果中的一个结果而预先设置的光刻容许范围的部分。
3.如权利要求1所述的半导体装置的制造方法，其中，所述指标对应于关于布线宽度、布线长度以及构成所述半导体集成电路的元件的金属和层间绝缘膜的膜厚中的一个的容许值。
4.如权利要求1所述的半导体装置的制造方法，其中，所述不满足预设指标的布线的信息是所述物理布局上的坐标值。
5.一种半导体装置的制造方法，该方法包括以下步骤：
获取构成半导体集成电路的物理布局的图形的信息；
执行所述物理布局中的转印图像计算和段差部计算；
基于所述物理布局执行信号延迟的计算，并得出所述信号延迟不满足预设指标的布线；以及
针对所述不满足预设指标的布线，基于分别从所述图形的信息以及所述段差部计算中所得的结果中的一个结果，设置待插入中继器的部分。
6.如权利要求5所述的半导体装置的制造方法，其中，所述待插入中继器的部分是不满足基于分别从所述图形的信息、所述转印图像计算以及所述段差部计算所得的结果中的一个结果而预先设置的光刻容许范围的部分。
7.如权利要求5所述的半导体装置的制造方法，其中，所述指标对应于布线宽度、布线长度以及构成所述半导体集成电路的元件的金属和层间绝缘膜的膜厚中的一个的容许值。
8.如权利要求5所述的半导体装置的制造方法，其中，所述不满足指标的布线的信息是所述物理布局上的坐标值。
9.一种半导体装置的制造方法，该方法包括以下步骤：
获取构成半导体集成电路的物理布局的图形的信息；
执行所述物理布局中的转印图像计算；
基于所述物理布局执行信号延迟的计算，并得出所述信号延迟不满足预设指标的布线；
将所述不满足预设指标的布线的信息发送到电容提取系统，并在所述电容提取系统中基于所述不满足预设指标的布线的信息，设置待插入中继器的部分。
10.如权利要求9所述的半导体装置的制造方法，其中，所述待插入中继器的部分是不满足基于分别从所述图形的信息和所述转印图像计算所得的结果中的一个结果而预先设置的光刻容许范围的部分。
11.如权利要求9所述的半导体装置的制造方法，其中，所述指标对应于布线宽度、布线长度以及构成所述半导体集成电路的元件的金属和层间绝缘膜的膜厚中的一个的容许值。
12.如权利要求9所述的半导体装置的制造方法，其中，所述不满足指标的布线的信息是所述物理布局上的坐标值。
13.一种半导体装置的制造方法，该方法包括以下步骤：
获取构成半导体集成电路的物理布局的图形的信息；
执行所述物理布局中的转印图像计算和段差部计算；
基于所述物理布局执行信号延迟的计算，并得出所述信号延迟不满足预设指标的布线；
将所述不满足预设指标的布线的信息发送到排列布线系统，并在所述排列布线系统中基于不满足所述预设指标的布线的信息，设置待插入中继器的部分。
14.如权利要求13所述的半导体装置的制造方法，其中，所述待插入中继器的部分是不满足基于分别从所述图形的信息和所述转印图像计算所得的结果中的一个结果而预先设置的光刻容许范围的部分。
15.如权利要求13所述的半导体装置的制造方法，其中，所述待插入中继器的部分是不满足基于从所述图形的信息、所述转印图像计算以及所述段差部计算所得的结果中的一个结果而预先设置的光刻容许范围的部分。
16.如权利要求13所述的半导体装置的制造方法，其中，所述指标对应于布线宽度、布线长度以及构成所述半导体集成电路的元件的金属和层间绝缘膜的膜厚中的一个的容许值。
17.如权利要求13所述的半导体装置的制造方法，其中，所述不满足指标的布线的信息是所述物理布局上的坐标值。
18.一种半导体装置的制造程序，该程序适配于指令计算机执行以下步骤：
获取构成半导体集成电路的物理布局的图形的信息；
执行所述物理布局中的转印图像计算；
基于所述物理布局执行信号延迟的计算，并得出所述信号延迟不满足预设指标的布线；以及
针对所述不满足指标的布线，基于分别从所述图形的信息以及所述转印图像计算中所得的结果中的一个结果，设置待插入中继器的部分。
19.一种半导体装置的制造程序，该程序适合于指令计算机执行以下步骤：
获取构成半导体集成电路的物理布局的图形的信息；
执行所述物理布局中的转印图像计算；
执行所述物理布局中的段差部计算；
基于所述物理布局执行信号延迟的计算，并得出所述信号延迟不满足预设指标的布线；
针对所述不满足指标的布线，基于分别从所述图形的信息、所述转印图像计算以及所述段差部计算中所得的结果中的一个结果，设置待插入中继器的部分。
20.一种半导体装置的制造程序，该程序适合于指令计算机执行以下步骤：
获取构成半导体集成电路的物理布局的图形的信息；
执行所述物理布局中的转印图像计算；
基于所述物理布局执行信号延迟的计算，并得出所述信号延迟不满足预设指标的布线；
将所述不满足指标的布线的信息发送到电容提取系统，并基于分别从所述不满足指标的布线的信息以及所述段差部计算所得的结果中的一个结果，设置待插入中继器的部分。
21.一种半导体装置的制造程序，该程序适合于指令计算机执行以下步骤：
获取关于构成半导体集成电路的物理布局的图形的信息；
执行所述物理布局中的转印图像计算和所述物理布局中的段差部计算之一；
基于所述物理布局执行信号延迟的计算，并得出所述信号延迟不满足预设指标的布线；
将所述不满足指标的布线的信息发送到排列布线系统，并在所述排列布线系统中，针对所述不满足指标的布线，基于分别从所述图形的信息、所述转印图像计算和所述段差部计算所得的结果中的一个结果，设置有待于插入中继器的部分。
22.一种半导体装置的制造系统，该系统包括的计算机能执行以下步骤：
获取构成半导体集成电路的物理布局的图形的信息；
执行所述物理布局中的转印图像计算和所述物理布局中的段差部计算之一；
基于所述物理布局执行信号延迟的计算，并得出所述信号延迟不满足预设指标的布线；
针对所述不满足指标的布线，基于分别从所述图形的信息以及所述转印图像计算中所得的结果中的一个结果，设置待插入中继器的部分。
23.一种半导体装置的制造系统，该系统包括的计算机能执行以下步骤：
获取构成半导体集成电路的物理布局的图形的信息；
执行所述物理布局中的转印图像计算；
执行所述物理布局中的段差部计算；
基于所述物理布局执行信号延迟的计算，并得出所述信号延迟不满足预设指标的布线；
基于分别从所述图形的信息、所述转印图像计算以及所述段差部计算中所得的结果中的一个结果，设置待插入中继器的部分。
24.一种半导体装置的制造系统，该系统包括的计算机能执行以下步骤：
获取构成半导体集成电路的物理布局的图形的信息；
执行所述物理布局中的转印图像计算和所述物理布局中的段差部计算之一；
基于所述物理布局执行信号延迟的计算，并得出所述信号延迟不满足预设指标的布线；
将所述不满足指标的布线的信息发送到电容提取系统，并在所述电容提取系统中，针对所述不满足指标的布线，基于分别从所述图形的信息以及所述转印图像计算中所得的结果中的一个结果，设置待插入中继器的部分。
25.一种半导体装置的制造系统，该系统包括的计算机能执行以下步骤：
获取构成半导体集成电路的物理布局的图形的信息；
执行所述物理布局中的转印图像计算和段差部计算；
基于所述物理布局执行信号延迟的计算，并得出所述信号延迟不满足预设指标的布线；
将所述不满足指标的布线的信息发送到排列布线系统，并在所述排列布线系统中，针对所述不满足指标的布线，基于分别从所述图形的信息、所述转印图像计算以及所述段差部计算中所得的结果中的一个结果，设置待插入中继器的部分。
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