KR20100053430A - 비광학 효과를 보상하기 위한 전기 구동식 광학 근접 보정 - Google Patents

비광학 효과를 보상하기 위한 전기 구동식 광학 근접 보정 Download PDF

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KR20100053430A
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프라벤 엘라쿠마난
라스 더블유 리에브만
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

집적 회로를 위한 마스크 설계의 컨투어는 응력, 웰 근접, 급속 열 어닐, 또는 스페이서 두께와 같은 비광학 효과로부터 생기는 계통적 변동을 보상하도록 수정된다. 마스크 설계를 사용하여 제조되는 시뮬레이트된 집적 회로 칩의 전기적 특성이 추출되며 설계 사양과 비교되고, 전기적 특성이 사양 내에 속할 때까지 계통적 변동을 감소시키도록 컨투어의 하나 이상의 에지가 조정된다. 구체적인 전기적 특성은 바람직하게 마스크로부터 어느 층이 제조될 것인지에 따라 좌우되며, 폴리실리콘 층의 경우 온 전류, 컨택 층의 경우 저항, 금속 층의 경우 저항 및 커패시턴스, 활성 층의 경우 전류, 비아 층의 경우 저항이다. 계통적 임계 전압 변동에 대하여, 컨투어는 칩의 공칭 임계 전압에서 컨투어 전류와 게이트 길이에 대한 미리 계산된 곡선에 따라 온 전류 값에 대응하는 게이트 길이에 일치하도록 조정된다.

Description

비광학 효과를 보상하기 위한 전기 구동식 광학 근접 보정{ELECTRICALLY-DRIVEN OPTICAL PROXIMITY CORRECTION TO COMPENSATE FOR NON-OPTICAL EFFECTS}
본 발명은 일반적으로 실리콘 웨이퍼로부터 집적 회로 칩의 설계 및 제조에 관한 것으로, 보다 상세하게는 회로 패턴 마스크 및 포토리소그래피(photolithography)를 사용하여 제조되는 집적 회로 설계에서의 결함을 보정하는 방법에 관한 것이다.
집적 회로는 손목시계와 같은 단순한 장치에서 가장 복잡한 컴퓨터 시스템까지 광범위하고 다양한 전자 응용제품에 사용된다. 마이크로전자 집적 회로(IC; integrated circuit) 칩은, 일반적으로 반도체 기판(예를 들어, 실리콘) 상에 형성되는, 셀들 사이의 전기적 상호접속을 구비한 논리 셀들의 집합으로 생각될 수 있다. IC는 매우 많은 수의 셀들을 포함하며, 셀들 사이의 복잡한 접속을 요구할 수 있다. 셀은, 논리 기능을 수행하도록 조합된, 트랜지스터, 커패시터, 저항, 인덕터, 및 기타 기본 회로 소자와 같은 하나 이상의 회로 소자들의 그룹이다. 셀 유형은, 예를 들어, 코어 셀, 스캔 셀, 입력/출력(I/O) 셀, 및 메모리(저장) 셀을 포함한다. IC의 셀들 각각은 하나 이상의 핀을 가질 수 있으며, 각각의 핀은 이어서 와 이어에 의해 IC의 하나 이상의 다른 핀에 접속될 수 있다. IC의 핀들을 접속시키는 와이어는 또한 칩의 표면 상에 형성된다. 보다 복잡한 설계의 경우, 통상적으로, 폴리실리콘 층 및 3 개의 금속 층(금속-1, 금속-2, 및 금속-3)과 같이, 라우팅에 이용 가능한 전도성 매체의 적어도 4 개의 개별 층들이 존재한다. 폴리실리콘 층, 금속-1, 금속-2, 및 금속-3은 전부 수직 및/또는 수평 라우팅에 사용된다.
IC 칩은, 먼저 논리 회로 기술(description)을 착상한 다음, 그 논리 기술을 물리적 기술, 또는 기하학적 레이아웃(layout)으로 변환함으로써, 제조된다. 이 프로세스는 일반적으로 "넷리스트(netlist)"를 사용하여 수행되며, 넷리스트는, 트랜지스터, 저항 및 커패시터와 같은 다양한 컴포넌트에 관한 정보를 포함하는, 셀 핀들 사이의 상호접속 또는 넷 전부의 기록이다. 레이아웃은 통상적으로 여러 층에서의 평면 기하학적 형상 세트로 구성된다. 그 다음, 레이아웃은 모든 설계 요건, 특히 타이밍 요건을 충족함을 보장하도록 체크된다. 그 결과가, 레이아웃을 기술하는 중간 형태로서 알려져 있는 설계 파일 세트이다. 그 다음, 설계 파일은 광학 또는 전자 빔 패턴 생성기에 의해 마스크라 불리는 패턴을 생성하는데 사용되는 데이터프립(dataprep) 프로세스를 통하여 실행된다. 제조 동안, 이들 마스크는 마스크 이미지를 축소시키는 복합 렌즈 시스템을 사용하여 일련의 포토리소그래피 단계에서 실리콘 웨이퍼에 피쳐(feature)를 에칭하거나 증착하는데 사용된다. 전기 회로의 사양(specification)을 이러한 레이아웃으로 변환하는 프로세스를 물리적 설계라 부른다.
칩 성능 및 수율은 웨이퍼 공정 동안 도입되는 계통적 변동(systematic variation) 및 무작위 변동에 의해 점점 더 제한된다. 계통적 변동은 레이아웃 의존적이며, 속성상 광학(optical) 및 비광학(non-optical)으로 넓게 분류될 수 있다. 광학 효과는 마스크, 분해능 향상 기술 및 레지스트를 포함하는 포토리소그래피 프로세스 단계에서 발단되는 것이며, 종래의 리소그래피 시뮬레이터에서 잘 모델링되어 있다. 피치 의존적 선폭 변동, 플레어, 코너 라운딩, 및 라인 엔드(line-end) 단축과 같은 광학 효과는 전부 집적 회로를 형성하는 디바이스의 전기적 특성에 영향을 미치며, 칩이 쉽게 결함을 갖게 할 수 있다. 광학 효과는 광학 근접 보정(optical proximity correction), 위상 시프트 마스킹, 및 서브분해능 보조 피쳐 삽입과 같은 방법에 의해 완화될 수 있다.
광학 근접 보정(OPC)은, 도 1에 도시된 바와 같이, 패턴 마스크를 형성하는 다각형의 에지를 조정함으로써 광학 효과를 보상한다. 다각형은 통상적으로, 길이 및 폭 방향이 각각 칩을 레이아웃한 좌표계의 직교하는 x 축 및 y 축과 평행한 직사각형들로 분해될 수 있는, 직사각형 또는 기타 형상(L-, U-, Z-)이다. 도 1의 예에서, 집적 회로 패턴 마스크 설계(2)에 대한 에지들의 다양한 구역들은 마주치는 광학 효과에 따라 안쪽으로 또는 바깥쪽으로 이동되어, 왜곡된(distorted) 패턴 마스크 설계(2')를 산출한다. OPC는 프로세스의 다양한 단계에서 여러 가지 광학 효과를 고려하며 광학 리소그래피 제조를 시뮬레이트함으로써 수행된다. 그러면, 그 결과의 시뮬레이트된 컨투어(contour)는 타겟 컨투어와 비교되고, 에지 배치 오차가 식별된다. 목적은 모든 광학 단계로부터 일어나는 에지 배치 오차를 최소화하는 것이다. OPC가 광학 변동을 감소시키는데 유용하지만, 이는 그의 한계를 갖는다. 에지 배치 오차를 최소화하는 것이 반드시 최상의 전기적 거동을 보장하지는 못하며, 비이상적인(non-ideal) 전기적 거동이 셀 누설 및 회로 타이밍에 악영향을 미칠 것이다.
비광학 효과는 리소그래피 외의 프로세스로부터 생기는 레이아웃 의존 계통적 변동이다. 비광학 효과의 일부 예로는, 응력 변동, 웰 근접(well proximity) 효과, 스페이서 두께 변동, 및 급속 열 어닐(RTA; rapid thermal anneal) 변동이 있다. 비광학 효과를 보상하기 위한 표준 기술은 없다. 일부 비광학 효과를 모델링하기 위한 하나의 접근법으로는, 회로 소자에 대한 동반(companion) 모델을 형성하도록 다수의 적분 공식을 채용하는 SPICE와 같은 회로 레벨 시뮬레이션 툴을 사용한다. SPICE와 같은 회로 시뮬레이터는 수월하고 실행하기에 꽤 빠르지만, 시뮬레이션이 적절하게 설정되지 않는 경우, 결과가 부정확할 수 있다. 또한, SPICE 모델은 응력 및 웰 근접과 같은 레이아웃 의존적 변동을 캡쳐할 수 있지만, 셀 이웃의 인식 부족으로 인해 디바이스 모델에서 스페이서 두께 및 RTA와 같은 다른 비광학 효과가 캡쳐될 수 없고, 따라서 이들 효과가 설계시 고려될 수 없다.
설계자는 일반적으로 비광학 효과를 보상하도록 여러 가지 특별한(ad hoc) 방법의 조합, 예를 들어 선택적 게이트 길이 바이어싱, 또는 RX/PC 계층 충진(layer fill)에 의존한다. 게이트 길이 바이어싱(원래 누설 제어에 사용됨)은 단순히 디바이스의 크기를 증가시킨다. 이는 또한 어떤 전체적인 계통적 변동을 보상하는데 사용될 수 있다. 그러나, 게이트 길이 바이어싱은 대략적인 개별 증분들로 수행되기 때문에 부정확한 결과를 생성할 수 있다.
전술한 바에 비추어 보아, 비광학 효과로부터 생기는 집적 회로 칩 내의 계통적 변동을 보상하는 개선된 방법을 고안하는 것이 바람직할 것이다. 방법이 레이아웃의 광학 효과도 또한 고려하는 물리적 설계 툴로 쉽게 통합될 수 있다면, 더 유리할 것이다.
따라서, 반도체 웨이퍼 제조에 대하여 집적 회로 설계를 기하학적 레이아웃으로 변환하는 개선된 방법을 제공하는 것이 본 발명의 하나의 목적이다.
비광학 효과로부터 생기는 계통적 변동을 고려하는 이러한 방법을 제공하는 것이 본 발명의 다른 목적이다.
이러한 비광학 변동을 보상하는 집적 회로 설계의 계층에 대한 패턴 마스크를 생성하는 방법을 제공하는 것이 본 발명의 또 다른 목적이다.
전술한 목적은, 집적 회로 설계의 물리적 레이아웃을 수신하고, 상기 물리적 레이아웃을 컨투어를 갖춘 형상 피쳐를 갖는 마스크 설계로 변환하고, 상기 마스크 설계에 기초하여 집적 회로 칩의 일부분의 포토리소그래피 구성을 시뮬레이트하고, 비광학 효과로부터 생기는 적어도 하나의 제조 변동에 의해 영향 받는 상기 시뮬레이트된 집적 회로 칩으로부터의 전기적 특성을 추출하고, 상기 추출된 전기적 특성이 설계 사양 내에 속하지 않음을 확인하고, 이에 응답하여 상기 전기적 특성이 상기 설계 사양 내에 속할 때까지 상기 컨투어의 하나 이상의 에지 구역을 이동시킴으로써 상기 제조 변동을 감소시키도록 상기 컨투어를 수정함으로써, 집적 회로 설계의 성능을 향상시키는 방법에서 달성된다. 상기 제조 변동은 응력, 웰 근접, 급속 열 어닐, 또는 스페이서 두께와 같은 비광학 효과로부터 생길 수 있다.
예시적인 실시예에서, 추출되는 특정 전기적 특성은 집적 회로 칩의 어느 층 이 마스크로부터 제조되고 있는지에 따라 좌우되며, 상기 마스크 설계가 상기 집적 회로 칩의 폴리실리콘 층을 위한 것인 경우 상기 전기적 특성은 온 전류(on-current) 또는 누설 전류를 포함하고, 상기 마스크 설계가 상기 집적 회로 칩의 컨택 층을 위한 것인 경우 상기 전기적 특성은 저항을 포함하고, 상기 마스크 설계가 상기 집적 회로 칩의 금속 층을 위한 것인 경우 상기 전기적 특성은 저항 및 커패시턴스를 포함하고, 상기 마스크 설계가 상기 집적 회로 칩의 활성 층을 위한 것인 경우 상기 전기적 특성은 전류를 포함하고, 상기 마스크 설계가 상기 집적 회로 칩의 비아 층을 위한 것인 경우 상기 전기적 특성은 저항을 포함한다. 제조 변동이 계통적 임계 전압 변동인 특정 예의 경우, 상기 전기적 특성은 전류이고, 집적 회로 칩의 공칭 임계 전압에 대하여 컨투어 전류와 게이트 길이 간의 미리 계산된 관계에 따라 온 전류 값에 대응하는 게이트 길이와 일치하도록 상기 컨투어가 조정된다.
상술한 바는 물론, 본 발명의 추가적인 목적, 특징, 및 이점이 다음의 상세하게 기재된 설명에서 명백하게 될 것이다.
본 발명에 따르면, 반도체 웨이퍼 제조에 대하여 집적 회로 설계를 기하학적 레이아웃으로 변환하는 개선된 방법을 제공할 수 있고, 비광학 효과로부터 생기는 계통적 변동을 고려하는 이러한 방법을 제공할 수 있다. 또한, 이러한 비광학 변동을 보상하는 집적 회로 설계의 계층에 대한 패턴 마스크를 생성하는 방법을 제공할 수 있다.
첨부 도면을 참조함으로써 당해 기술 분야에서의 숙련자가 본 발명을 보다 잘 이해할 수 있으며 그의 다수의 목적, 특징, 및 이점이 명백하게 될 수 있다.
상이한 도면에서 동일한 참조 부호의 사용은 유사하거나 동일한 항목을 나타낸다.
이제 도면을 참조하여, 구체적으로 도 2를 참조하면, 집적 회로의 설계를 수행하는데 본 발명이 구현될 수 있는 컴퓨터 시스템의 하나의 실시예(10)가 도시되어 있다. 컴퓨터 시스템(10)은 시스템 버스(14)에 접속되어 있는 복수의 프로세서(12a, 12b)를 갖는 대칭형 멀티프로세서(SMP; symmetric multiprocessor) 시스템이다. 시스템 버스(14)는 시스템 메모리(18)에 대한 인터페이스를 제공하는 조합된 메모리 컨트롤러/호스트 브릿지(MC/HB; memory controller/host bridge)(16)에 더 접속된다. 시스템 메모리(18)는 로컬 메모리 디바이스일 수 있거나, 또는 대안으로서 복수의 분산된 메모리 디바이스, 바람직하게는 동적 랜덤 액세스 메모리(DRAM; dynamic random-access memory)를 포함할 수 있다. 온보드(on-board)(L1) 및 제2 레벨(L2) 또는 제3 레벨(L3) 캐시와 같이, 도시되지 않은 메모리 계층구조에 있어서의 추가적인 구조가 있을 수 있다.
MC/HB(16)는 또한 주변 컴포넌트 상호접속(PCI; peripheral component interconnect) 익스프레스(Express) 링크(20a, 20b, 20c)에 대한 인터페이스를 갖는다. 각각의 PCI 익스프레스(PCIe) 링크(20a, 20b)는 각각의 PCIe 어댑터(22a, 22b)에 접속되고, 각각의 PCIe 어댑터(22a, 22b)는 각각의 입력/출력(I/O) 디바이 스(24a, 24b)에 접속된다. MC/HB(16)는 스위치(I/O 패브릭)(28)에 접속되어 있는 I/O 버스(26)에 대한 인터페이스를 추가적으로 가질 수 있다. 스위치(28)는 복수의 PCI 링크(20d, 20e, 20f)에 I/O 버스에 대한 팬아웃(fan-out)을 제공한다. 이들 PCI 링크는 더 많은 PCIe 어댑터(22c, 22d, 22e)에 접속되며, 이들은 이어서 더 많은 I/O 디바이스(24c, 24d, 24e)를 지원한다. I/O 디바이스는, 비한정적으로써, 키보드, 그래픽 포인팅 디바이스(마우스), 마이크로폰, 디스플레이 디바이스, 스피커, 영구 저장 디바이스(하드 디스크 드라이브) 또는 이러한 저장 디바이스의 어레이, 광학 디스크 드라이브, 및 네트워크 카드를 포함할 수 있다. 각각의 PCIe 어댑터는 PCI 링크와 각각의 I/O 디바이스 사이의 인터페이스를 제공한다. MC/HB(16)는 프로세서(12a, 12b)가 버스 메모리 또는 I/O 어드레스 공간 내에서 어디든지 매핑된 PCI 디바이스에 액세스할 수 있는 낮은 레이턴시 경로를 제공한다. MC/HB(16)는 PCI 디바이스가 메모리(18)에 액세스할 수 있게 해주는 고대역폭 경로를 더 제공한다. 스위치(28)는 상이한 종단점들(endpoints) 간의 피어 투 피어 접속을 제공할 수 있고, 이 데이터 트래픽은 캐시 일관성(cache-coherent) 메모리 전달을 수반하지 않는 경우 MC/HB에 전송될 필요가 없다. 스위치(28)는 별도의 논리 컴포넌트로서 도시되어 있지만, MC/HB(16)에 통합될 수 있다.
이 실시예에서, PCI 링크(20c)는 I/O 디바이스(24a)와 서비스 프로세서(32) 간의 통신을 가능하게 하도록 MC/HB(16)를 서비스 프로세서 인터페이스(30)에 접속시킨다. 서비스 프로세서(32)는 JTAG 인터페이스(34)를 통하여 프로세서(12a, 12b)에 접속되며, 프로세서(12a, 12b)의 동작을 인터럽트(interrupt)하는 어텐션 라 인(attention line)(36)을 사용한다. 서비스 프로세서(32)는 자신의 로컬 메모리(38)를 가질 수 있으며, 시스템 시동을 위한 다양한 프로그램 명령을 저장하는 판독 전용 메모리(ROM; read-only memory)(40)에 접속된다. 서비스 프로세서(32)는 또한 시스템 상태 및 진단 정보를 제공하도록 하드웨어 오퍼레이터 패널(42)에 대한 액세스를 가질 수 있다.
대안의 실시예에서, 컴퓨터 시스템(10)은 이들 하드웨어 컴포넌트나 그들 상호접속의 변형, 또는 추가의 컴포넌트를 포함할 수 있으며, 그리하여 도시된 예가 본 발명에 관련하여 어떠한 구성적인 제한을 부여하는 것으로 해석되어서는 안 된다.
컴퓨터 시스템(10)이 처음에 시동될 때, 서비스 프로세서(32)는 JTAG 인터페이스(34)를 사용하여 시스템(호스트) 프로세서(12a, 12b) 및 MC/HB(16)에 질의(interrogate)한다. 질의를 완료한 후에, 서비스 프로세서(32)는 컴퓨터 시스템(12)에 대한 재고 및 토폴로지를 획득한다. 그 다음, 서비스 프로세서(32)는 컴퓨터 시스템(10)의 컴포넌트에 대해 BIST(built-in-self-test), BAT(basic assurance test), 및 메모리 테스트와 같은 다양한 테스트를 실행한다. 테스트 중에 검출되는 장애에 대한 임의의 오류 정보가 서비스 프로세서(32)에 의해 오퍼레이터 패널(42)에 보고된다. 테스트 중에 장애가 있는 것으로 밝혀진 임의의 컴포넌트를 알아낸 후에 시스템 리소스의 유효 구성이 아직 가능하다면, 컴퓨터 시스템(10)은 진행하는 것이 가능하다. 실행가능 코드가 메모리(18)로 로딩되고, 서비스 프로세서(32)는 프로그램 코드, 예를 들어 애플리케이션을 시작하는데 사용되는 운영 체계(OS) 그리고 특히 본 발명의 회로 설계 애플리케이션의 실행을 위해, 호스트 프로세서(12a, 12b)를 해제(release)하며, 이의 결과가 시스템(I/O 디바이스(24))의 하드 디스크 드라이브에 저장될 수 있다. 호스트 프로세서(12a, 12b)가 프로그램 코드를 실행하는 동안, 서비스 프로세서(32)는 냉각 팬 속도 및 동작, 열 센서, 파워 서플라이 레귤레이터, 그리고 프로세서(12a, 12b), 메모리(18) 및 MC/HB(16) 중 임의의 것에 의해 보고되는 복구가능 및 복구불가능 오류와 같은, 임의의 동작 파라미터 또는 오류의 모니터링 및 보고 모드를 입력할 수 있다. 서비스 프로세서(32)는 오류 유형 또는 정의된 임계치에 기초하여 부가의 동작을 취할 수 있다.
예시적인 구현예에서는 디스크 드라이브(36) 상에 본 발명을 구현한 프로그램 명령을 제공하지만, 당해 기술 분야에서의 숙련자라면 본 발명이 다른 컴퓨터 판독가능 매체를 이용하는 프로그램 제품으로 구현될 수 있다는 것을 알 수 있을 것이다. 프로그램 명령은 AIX 환경에 대하여 C++ 프로그래밍 언어로 쓰여질 수 있다. 컴퓨터 시스템(10)은 비광학 효과로부터 생기는 계통적 변동을 관리하도록 신규의 보정 기술을 사용하는 집적 회로 물리적 설계 프로세스에 대한 프로그램 명령을 수행한다. 따라서, 본 발명을 구현하는 프로그램은 다양한 물리적 설계 툴의 종래 양상을 포함할 수 있으며, 이들 상세사항은 본 개시를 참조하여 당해 기술 분야에서의 숙련자에게 명백하게 될 것이다.
이제 도 3을 참조하면, 본 발명에 따라 컴퓨터 시스템(10)에 의해 실행되는 물리적 설계 툴(50)(소프트웨어 애플리케이션)의 하나의 실시예가 도시되어 있다. 툴(50)은 배치 모듈(52), 타이밍 모듈(54), 적법화(legalization) 모듈(56), 분석기 모듈(58), 라우팅 모듈(60), 마스크 생성 모듈(62), 및 패턴 파일 모듈(64)을 포함하는 복수의 프로그램 모듈을 포함한다. 배치 모듈(52)은 넷리스트의 형태로 집적 회로 설계에 대한 논리 회로 기술을 수신하고, 일부 배치 파라미터를 최적화하도록, 예를 들어 총 와이어 길이에 기초한 2차 최적화(quadratic optimization)를 위해, 넷리스트에서의 셀 또는 객체의 위치를 찾는다. 초기 배치가 획득되면, 타이밍 모듈(54)은 중계기(repeater) 삽입(버퍼 또는 인버터), 게이트 사이징(재가동(repowering)), 로직 재구성 또는 클로닝 등과 같은 다양한 변환을 수행하여 설계의 타이밍 특성을 개선한다. 그 다음, 회로 설계의 수정된 배치의 셀에서의 임의의 중첩이 적법화 모듈(56)에 의해 분해된다(resolved). 타이밍 최적화 및 임의의 적법화 후에, 물리적 설계가 분석기 모듈(58)에 의해 분석되며, 분석기 모듈(58)은 회로의 동작을 시뮬레이트하고 회로 성능 값을 제공한다. 이들 값이 사양 내에 속하지 않는 경우, 분석기 모듈(58)은 배치 및 최적화를 더 정제하도록(refine) 다양한 제약 또는 설계 파라미터를 호출하고, 설계가 배치 모듈(52)로 반복적으로 돌아온다. 배치된 설계의 성능이 수락 가능한 것으로 간주되는 경우, 이는 지정된 와이어 트랙을 따라 셀들 사이의 특정 상호접속을 결정하는 라우팅 모듈(60)로 진행한다. 모듈(52-60)은 일반적으로 종래 설계로 이루어지며, 따라서 이들 컴포넌트의 상세사항은 당해 기술 분야에서의 숙련자에게 명백하게 될 것이다.
라우팅 모듈(60)의 출력은 집적 회로 설계에 대한 물리적 레이아웃이며, 이는 각각이 에지 세그먼트들로 나뉘어질 수 있는 에지를 갖는 컨투어에 의해 정의되 는 것인 복수의 계층화된 기하학적 형상을 나타낸다. 물리적 레이아웃은 예를 들어, 폴리실리콘 층, 컨택 층, 금속 층, 활성 층(확산 층), 및 비아/CA 층을 포함할 수 있으며, 각각 그들 자신의 형상 피쳐를 갖는다. 라우팅 모듈(60)로부터의 물리적 레이아웃은 마스크 생성 모듈(60)의 피쳐 처리 컴포넌트(66)에 의해 수신된다. 피쳐 처리 컴포넌트(66)는 레이아웃에서의 피쳐의 전처리(pro-processing)를 수행하며, 구체적으로, 그들 자체는 물리적 반도체 층에 복제되지 않는 방식으로 마스크 상에 형성되는 서브분해능 산란(강도 평준화) 바와 같은 보조 피쳐를 생성하고, 비아 에칭에 대하여 형상 피쳐를 사이징(sizing)한다. 피쳐 처리 컴포넌트(66)는, 광의 초점 깊이를 개선하기 위한 실제 그려진 형상 둘레의 형상 생성, 그리고 인쇄, 에칭 및 기타 프로세스 단계를 위해 그려진 형상에 대해 미리 보정된 바이어스의 추가와 같은 레티클(reticle) 향상 기술을 포함하는 종래의 방법을 사용할 수 있다. 이러한 처리는 물리적 레이아웃을 복수의 마스크 설계로 변환하도록 각각의 층에 적용된다.
단편화(fragmentation) 컴포넌트(68)는 피쳐 처리 컴포넌트(66)로부터 전처리된 피쳐를 취하고, 계층화된 형상들을 작은 스트립들(strips)로 단편화한다. 종래의 OPC는 수락 가능한 정확도를 달성하기 위해 꽤 미세한 단편화(예를 들어, 10 nm 내지 15 nm)를 필요로 하지만, EDOPC는 더 대략적인 단편들(50 nm 정도)을 사용하여 전기적 사양에의 뛰어난 적합성(conformance)을 달성할 수 있으며, 이는 연산 효율성을 증가시킨다. 에지의 이 단편화는 리소그래피 시뮬레이션을 향상시키고, 시뮬레이션의 출력과 초기 물리적 레이아웃 간의 피쳐를 비교하는 것을 보다 용이 하게 한다. 수행되는 단편화의 특정 유형은 처리되고 있는 계층 및 레이아웃에서 구현되는 특정 기술에 따라 다양할 수 있다. 단편화 컴포넌트(68)의 출력은 초기 마스크 설계의 세트이다.
리소그래피 시뮬레이션 컴포넌트(70)는 단편화된 레이아웃에 기초하여 반도체 웨이퍼 상의 집적 회로의 일부분의 구성을 시뮬레이트하며, 즉 초기 마스크 설계에서 상술한 바와 같은 계층화된 형상 및 그들 피쳐가 실제로 물리적 기판 상에 어떻게 나타날 것일지 결정한다. 리소그래피 시뮬레이션은 집적 회로 설계자가 그들 포토레지스트 장비가 집적 회로 레이아웃을 정확하게 인쇄할 수 있는지 분별할 수 있게 해준다. 리소그래피 시뮬레이션은 공지된 방식의 장비, 재료 및 프로세스를 특징으로 하는 데이터베이스를 참고하여 웨이퍼 상에 마스크 설계의 포토리소그래피 복제를 유도하고 시뮬레이트한다.
그 다음, 리소그래피 시뮬레이션의 결과는 이론적 형상과 그들 시뮬레이션된 복제물의 전기적 특성 간의 변동을 보정하거나 완화하도록 전기 구동식 광학 근접 보정(EDOPC) 컴포넌트(72)에 의해 처리된다. EDOPC 컴포넌트(72)는 실제 및 타겟 전기적 특성 거동의 차이를 최소화하도록 특정 에지만 이동시킴으로써 초기 마스크 설계에서의 형상의 전기적 특성을 보장한다.
EDOPC 컴포넌트(72)는 전기적 특성 추출 컴포넌트(74), 전기적 특성 비교 컴포넌트(76), 및 에지 조정 컴포넌트(78)를 포함한다. 전기적 특성 추출 컴포넌트(74)는 시뮬레이트된 집적 회로 칩의 전기적 특성, 특히 비광학 효과로부터 생기는 제조 변동에 의해 영향 받는 것을 추출한다. 본 발명에 의해 보상되는 다양한 유형의 비광학 효과로는, 응력, 웰 근접 효과, 반응성 이온 에칭 또는 기타 소스로부터의 스페이서 두께 변동, 및 급속 열 어닐(RTA) 변동을 포함하며, 이들 전부 도 5와 관련하여 아래에 더 상세하게 설명된다. 이들 비광학 효과는 에지 이동에 의존적인 전기적 변동을 야기하며, 즉 형상 컨투어의 에지 구역들의 이동에 의해 보정되거나 완화될 수 있다.
예시적인 구현예에서, 각각의 층으로부터 추출되는 전기적 특성은 계층 유형에 따라 좌우되며, 예를 들어, 추출된 전기적 특성은, 폴리실리콘 층의 경우 온/오프 전류, 컨택 층의 경우 저항, 금속 층의 경우 저항 및 커패시턴스, 활성 층의 경우 전류, 및 비아/CA 층의 경우 저항을 포함한다. 당해 기술 분야에서의 숙련자라면, 언급한 특성들의 기타 조합 대신에, 이에 더하여, 또는 이와 함께, 전력 또는 성능(타이밍)과 같은 다른 전기적 특성이 추출될 수 있다는 것을 알 수 있을 것이다. 전기적 특성은 형상의 소정의 시뮬레이트된 컨투어에 대하여 특정 층의 전기적 거동을 생성하는 물리적 메커니즘을 나타내는 알고리즘을 사용하여 전기적 특성 추출 컴포넌트(74)에 의해 추출될 수 있다. 예를 들어, 폴리실리콘 컨투어에서의 전류는 슬라이싱 기술을 사용하여 추출될 수 있으며, 슬라이싱 기술에 있어서 임의의 트랜지스터는 슬라이스 세트의 폭의 합이 트랜지스터의 폭과 같은 병렬 트랜지스터(슬라이스) 세트로서 나타난다. 슬라이스는 트랜지스터 게이트 길이가 일정하지 않더라도 일정한 게이트 길이를 갖도록 충분히 작다고 가정한다. 그 결과, 이 길이는 SPICE와 같은 시뮬레이션 프로그램에 의해 생성되는 커브를 사용하여 슬라이스 전류에 매핑될 수 있다. 그 다음, 슬라이스 전류는 총 트랜지스터 전류를 제공하도 록 합산되며, 이는 이어서 트랜지스터에 대한 유효 게이트 길이를 결정하는데 사용된다. 온 및 오프 전류에 대하여 상이한 곡선들이 사용되며, 이에 상이한 유효 게이트 길이들이 할당된다.
전기적 특성 비교 컴포넌트(76)는 추출된 전기적 특성(예를 들어, 폴리실리콘 전류)이 타겟 전기적 특성과 일치하는지, 즉 전기적 특성이 집적 회로 설계에 따른 사양 내에 속하는지 여부를 판정한다. 사양은 회로 설계자에 의해 전기적 특성 비교 컴포넌트(76)에 입력된다. 전기적 특성 계산이 사양 내에 속하는 경우, 마스크 설계는 수정되지 않는다. 그러나, 전기적 특성이 사양 내에 속하지 않는 경우, 제조 변동을 감소시키고 전기적 충실도(fidelity)를 보존하도록 컨투어가 수정된다.
에지 조정 컴포넌트(78)는, 계층에 대하여 추출된 전기적 특성이 타겟 전기적 특성과 일치하지 않는다는 전기적 특성 비교 컴포넌트(76)에 의한 판정에 응답하여, 마스크 설계에서의 계층화된 형상의 에지를 조정한다. 에지 조정은 추출된 전기적 특성과 타겟 전기적 특성 간의 차이의 함수로서 수행되며, 최적화 제약으로서 형상의 전기적 특성을 사용하여 비광학 제조 변동을 보상함으로써, 전기적 충실도가 보존될 때까지(즉, 전기적 특성이 설계 사양 내에 속할 때까지) 그 효과를 완화시킨다. 에지 조정 컴포넌트(78)에 의해 고려될 계통적 변동은 이들 거동에 대하여 공지된 모델에 기초하여 회로 설계자에 의해 입력된다. 이 최적화는, 고려 중인 비광학 효과와 형상(또는 층)의 기하학적 및 전기적 관계를 주관하는 기본 공식에 따라 대상(subject) 전기적 특성이 타겟 특성을 향하여 이동하는 방식으로, 에지 세그먼트를 재위치시킨다. 예를 들어, 전기적 특성 추출 컴포넌트(74)에 의해 계산된 폴리실리콘 전류(ION 또는 IOFF)가 타겟 특성을 충족시키지 않는 경우, 계산된 전류가 사양에 부합될 때까지 에지 세그먼트가 이동된다. 전기적 충실도를 보존하는 것에 더하여, 에지 조정은 에지 배치 오차(EPE; edge placement error)와 마스크 향상 오차 요인(MEEF; mask enhancement error factor), 이 경우 초기 마스크 설계와 시뮬레이션 출력 간의 차이로부터 얻어지는 둘 다의 잘 알려진 OPC 결정을 고려함으로써 특정 수준의 패턴 충실도를 보장하도록 에지를 더 조정할 수 있다.
에지 이동 블록에서 수행되는 EDOPC는 본질적으로 타겟 및 레지스트 컨투어 간의 온전류의 차이를 최소화하는 것이기 때문에, 이 단계는 최적화 문제로서 공식화될 수 있다. 예를 들어, 다수의 트랜지스터를 구비한 폴리실리콘 마스크 설계가 주어지면, 게이트 영역(활성 층과 중첩하는 폴리실리콘의 영역)에 대한 최적화 문제는, 모든 트랜지스터에 대하여 계산된 전류와 타겟 전류 간의 차이의 합을 최소화하면서, 설계에 대하여 공칭 누설 전류 아래로 각각의 누설 전류를 유지하는 것으로, 감소한다. 비게이트(non-gate) 영역의 경우, 컨택들에 걸친 최소한의 중첩, 최소한의 폴리실리콘-폴리실리콘 공간, 최소한의 폴리실리콘-컨택 공간, 및 최소한의 폴리실리콘 폭을 보장하도록 추가의 제약이 적용된다. 이러한 EDOPC 최적화 공식의 목표 기능은 타겟 및 레지스트 컨투어 간의 온전류 차이를 최소화함으로써 타이밍의 정확도를 목적으로 한다. 누설은 여기에서, 누설 제한된 수율이 더 높은 타이밍 정확도의 결과로서 영향 받지 않음을 보장하도록 제약으로서 사용된다. 비임 계(non-critical) 폴리실리콘 영역에 대하여, 개방 및 단락 회로와 같은 치명적인 수율 문제를 피하기 위해 바람직하게 수율 체크 제약이 강행된다. 이 목표 기능이 최소화되면, 폴리실리콘 층에 대한 수정된 마스크 레이아웃은 제조에 사용될 준비가 된 것으로 간주되며, 마스크 생성 모듈(62)로부터 패턴 파일 모듈(64)로 보내진다. 패턴 파일 모듈(64)은 컴퓨터 시스템(10)의 하드 디스크 드라이브와 같은 영구 저장 디바이스에 마스크 패턴 파일을 기록한다. 그 후에, 마스크 패턴 파일은 포토리소그래피 제조에 사용되는 물리적 마스크의 준비를 위해 마스크 하우스에 전송될 수 있다.
본 발명은 마스크 생성 프로세스에 대한 하나의 구현예를 도시하는 도 4의 흐름도를 참조하여 더 이해할 수 있다. 프로세스는 물리적 레이아웃이 다른 물리적 설계 툴 모듈에 의해 제공되는 것으로 시작된다(80). 보조 피쳐가 생성되고(82), 피쳐는 비아 에칭에 대하여 사이징된다(84). 웨이퍼 상에 인쇄된 구조가 초기 마스크 레이아웃에서 구현된 타겟 형상에 꼭 맞음을 보장하기 위해 레이아웃이 단편화된다(86). 단편화 후에, 초기 마스크 레이아웃에서 상술한 바와 같은 계층화된 형상 및 그들 피쳐가 실제 웨이퍼 상에 어떻게 보일 것인지 보도록 리소그래피 시뮬레이션이 실행된다(88). 시뮬레이트된 레이아웃으로부터 각각의 층에 대하여 전기적 특성이 추출되며(90), 에지 이동에 의해 영향 받을 수 있는 비광학 효과로부터의 변동을 식별한다. 전기적 특성이 사양 내에 속하는지에 대한 판정이 이루어진다(92). 그렇지 않은 경우, 에지 또는 에지 구역은 비광학 효과로부터의 변동을 감소시키도록 조정되고(94), 90에서 추출 단계가 반복적으로 반복된다. 에지 이동의 결과로서 사양 내에 속하는 전기적 특성이 된 후에, 수정된 마스크 패턴이 보관된다(96).
본 발명은 설계자가 비광학 효과를 보상할 수 있게 해 주는데, EDOPC가 형상의 매칭 대신에 전기적 특성의 매칭에 기초하기 때문이다. 비광학(리소그래피가 아닌) 효과는 보정 프로세스에서 대응하는 모델을 포함시킴으로써 통합된다. 계통적 변동이 되는 여러 가지 비광학 효과가 도 5에 도시되어 있으며, 비한정적으로써, 듀얼 응력 라이너(DSL; dual stress liner), e-SiGe, 및 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation)과 같은 다양한 유형의 응력, 웰 근접 효과, 스페이서 두께 변동, 및 RTA 변동을 포함한다. 응력(모빌리티)은 N 웰 또는 DSL 에지, 활성 영역 돌출, 폴리실리콘 피치, 환경 밀도, 컨택의 수와 위치 등과 같은 레이아웃 파라미터에 따라 좌우된다. EDOPC는 계통적 응력 변동의 존재시 완벽한 추적을 달성하도록 이들 레이아웃 파라미터의 값에 따라 상이한 디바이스에 대하여 상이한 에지 보정을 제공할 수 있다. 상이한 에지 보정은 또한, 전계 효과 트랜지스터와 웰 마스크 에지 사이의 간격에 따라 웰 근접 효과에 대하여 제공될 수 있다. 칩에서의 상이한 영역들은 RTA 플럭스 맵에 따라 RTA 변동에 대하여 상이한 에지 보정을 사용할 수 있다. 스페이서 두께 변동은 칩의 포토그래피에 의해 야기된다. 특정 칩 영역에서 요구되는 스페이서 증착 속도는 이웃에 있는 구조의 정규화된 표면적의 함수로서 다양하다. 그러나, 칩 전반에 걸친 스페이서 증착 속도는 균일하므로, 균일하지 않은 스페이서 두께가 관찰되며, 이는 이어서 트랜지스터의 전기적 특성의 변동을 초래한다.
전술한 설명은, 본 발명이 비광학 효과로부터 생기는 계통적 변동을 보정하거나 완화하는데 어떻게 사용될 수 있는지 기재하고 있다. 그러나, 바람직한 구현예에서, 본 발명은 비광학 및 광학 효과에 대하여 동시에 전기 구동식 광학 근접 보정을 제공한다. 광학 효과는, 도 5에 도시된 바와 같이, 피치 의존적 선폭 변동, 플레어, 코너 라운딩, 라인엔드 단축(line-end shortening), 및 레이아웃 핫 스폿을 포함할 수 있다. 당해 기술 분야에서의 숙련자라면, 상기 설명한 바와 같은 비광학 효과의 EDOPC에 대한 흐름이, 본 명세서에 포함되는 2008년 2월 1일 제출된 공동 계류중인 미국 특허 출원 번호 제12/024,188호에 개시된 바와 같은, 광학 효과의 EDOPC에 대한 흐름과 통합될 수 있다는 것을 알 수 있을 것이다. 즉, 전기적 특성 추출 컴포넌트(74)는 비광학 효과 및 광학 효과로부터 생기는 제조 변동에 의해 영향 받는 시뮬레이트된 집적 회로 칩의 전기적 특성을 추출하며, 에지 조정 컴포넌트(78)는 마스크 설계에서의 계층화된 형상의 에지를 조정하여 비광학 제조 변동을 완화하고 광학 제조 변동을 완화하며, 즉 둘 다의 유형의 효과로부터의 전반적인 전기적 오차를 최소화한다. 조합된 EDOPC의 결과로서, 모든 인지된 계통적 변동의 존재시 집적 회로에 대하여 원하는 전기적 특성이 된다.
웰 근접 효과 및 RTA 변동은 트랜지스터의 임계 전압(VT)의 변화로서 더 모델링될 수 있다. 웰 근접 효과는 웰 주입 단계 동안 포토레지스트의 에지로부터의 이온의 측방 산란이다. 이 효과는 웰 에지에 가까운 트랜지스터의 임계 전압의 시프트 변화로서 그 자체가 나타난다. 급속 열 어닐은 주입을 활성화하도록 고온으로 웨이퍼를 가열하는 프로세스이다. 확산을 방지하기 위해, 어닐링을 위한 시간이 짧게 유지되지만, 어닐 시간이 너무 짧으면, 웨이퍼는 열 균형을 이루지 못하며, 웨이퍼 전반에 걸쳐 패턴 밀도 의존적인 VT 변동을 초래한다. 계통적 VT 변동은 집적 회로에서 타이밍 오차를 초래할 수 있다. 이들 효과를 완화시키기 위해, 본 발명의 EDOPC 기술은 상이한 임계 전압을 특징으로 하는 트랜지스터 곡선 세트를 채용한다. 도 6은 이러한 목적을 위해 사용될 수 있는 하나의 곡선 세트를 도시한다. 곡선은 SPICE 사용을 특징으로 하는 것으로서 각각 4개의 상이한 전압에서(공칭, +20 mV, +40 mV, 및 -20 mV) 상이한 디바이스 유형(NMOS/PMOS)에 대하여 온전류(ION)와 게이트 길이(L) 사이의 정규화된 관계를 도시한다. RTA 또는 웰 근접 효과로 인해 특정 칩 영역에서 VT의 시프트가 있으면, EDOPC 알고리즘은 집적 회로 설계의 이 부분에 대하여 소정의 VT에서 컨투어 전류를 공칭 값으로 부합시키도록 조정될 수 있다. 예를 들어, NMOS 디바이스가 설계의 공칭 임계 전압에 대하여 1.1의 정규화된 게이트 길이를 가져야 하지만, NMOS 디바이스가 임계 전압에서 +20 mV 변동을 갖는 것으로 판정된 칩/레이아웃의 영역에 위치되는 설계를 고려하자. 따라서, 도 6에서의 포인트 A는 설계된 게이트 길이에서 NMOS 디바이스에 대한 이상적인(ideal) ION 전류를 나타내지만, 이 전류는 1.05 정도의 정규화된 게이트 길이를 산출하는 +20 mV 곡선에 대한 포인트 B에 대응하므로, 디바이스 게이트의 에지가 0.05 만큼 조정된다. 이러한 접근법은 타이밍 오차를 감소시키고, 결과적으로 회로 제한된 수율을 감소시키며, 어떠한 추가의 연산 비용도 필요로 하지 않으며, 소정의 VT 시프트에 대하여 미리 계산된 곡선만 필요하다.
본 발명에 따른 EDOPC는, 침지 리소그래피 광학 및 레지스트 모델과 함께, Mentor Graphics(미국 오레곤주 윌슨빌 소재)에 의해 판매되는 Calibre Workbench 툴 슈트를 사용하여 구현될 수 있다. 모든 전기적 단편 프로세싱은 컨투어와 EDOPC 층을 텍스트 형태로 변환함으로써 수행될 수 있으며, 이는 이어서 펄(Perl) 스크립트를 사용하여 다루어진다. 게이트 영역에 대해 일정 크기 단편화 방식을 사용하여 45 nm 기술의 논리 셀에 대해 실험이 수행되었다. 그 결과로서, EDOPC가 계통적 VT 변동의 존재시 타이밍 정확도에 있어서 종래의 OPC보다 최대 8% 개선을 제공함을 보여주었다. 더 높은 VT 시프트(예를 들어, 40 mV)에서 개선이 더 단언된다.
따라서, 본 발명은 초기 마스크 설계와 리소그래피 시뮬레이션 출력 간의 패턴 충실도를 보장하는 것에 더하여 초기 마스크 설계에서의 형상의 전기적 특성을 보장한다. 종래의 OPC 기술에서 행해지는 바와 같이 제조 정보를 상류 방향으로 넣는 대신에, 본 개시에서의 EDOPC는 설계 정보를 셀 블록의 임계와 같은 하류 방향으로 넣으며, 제조 루프에 대하여 그리하지 않았다면 개방 설계이었을 설계의 폐쇄를 가능하게 한다. 특히, EDOPC는 게이트 길이 바이어싱과 같은 기존의 방법과는 대조적으로 전기적 파라미터의 보다 미세한 조정을 가능하게 한다. 또한, 이 EDOPC 방법론은, 마스크 상의 피쳐가 전부는 아니지만 전기적으로 임계이므로, 종래의 OPC 접근법 이상으로 마스크 복잡도를 낮춘다는 추가된 개선점을 갖는다. 따라서, EDOPC는 전기적 임계 영역에 대한 OPC 연산 노력의 집중을 가능하게 한다.
본 발명이 특정 실시예와 관련하여 설명되었지만, 본 설명은 한정적인 의미로 해석되는 것을 의미하지 않는다. 본 발명의 설명을 참조하여 당해 기술 분야에서의 숙련자에게 개시된 실시예의 다양한 변경 뿐만 아니라 본 발명의 대안의 실시예가 명백하게 될 것이다. 따라서, 이러한 변경은 첨부된 청구항에 정의된 바와 같은 본 발명의 사상 또는 범위로부터 벗어나지 않고서 이루어질 수 있다고 여겨진다.
도 1은 집적 회로 제조에 사용되는 마스크 상의 컨투어의 에지 구역을 조정하는 종래의 광학 근접 보정(OPC) 절차의 도시적 표현이다.
도 2는 본 발명의 하나의 구현예에 따라 비광학 효과에 대하여 전기 구동식 광학 근접 보정을 수행하도록 프로그래밍된 컴퓨터 시스템의 블록도이다.
도 3은 본 발명에 따라 도 2의 컴퓨터 시스템에 의해 수행되는 물리적 설계 툴 프로그램의 하나의 실시예의 블록도이며, 집적 회로 설계의 논리 기술을 포토리소그래피 마스크를 생성하기 위한 패턴 파일로 변환하는데 사용되는 다양한 소프트웨어 모듈을 도시한다.
도 4는 본 발명의 하나의 구현예에 따라 비광학 효과에 대하여 전기 구동식 광학 근접 보정을 위한 논리적 흐름을 도시하는 도표이다.
도 5는 본 발명에서 둘 다 다루어질 수 있는 광학 또는 비광학 효과로부터 생기는 레이아웃 의존 계통적 변동의 벤(Venn) 도식이다.
도 6은 다양한 전압에 대하여 "ON" 전류(Ion) 대 게이트 길이(L)의 다수 곡선을 도시하는 그래프이며, 임계 전압에서 계통적 변동을 보정하도록 본 발명에 따라 사용될 수 있다.

Claims (10)

  1. 집적 회로 설계의 성능을 향상시키는 컴퓨터 구현 방법에 있어서,
    집적 회로 설계의 물리적 레이아웃을 수신하고;
    상기 물리적 레이아웃을 컨투어(contour)를 갖춘 형상 피쳐(shape feature)를 갖는 적어도 하나의 마스크 설계로 변환하고;
    상기 마스크 설계에 기초하여 집적 회로 칩의 일부분의 포토리소그래피 구성을 시뮬레이트하고;
    비광학(non-optical) 효과로부터 생기는 적어도 하나의 제조 변동에 의해 영향 받는 상기 시뮬레이트된 집적 회로 칩으로부터의 전기적 특성을 추출하고;
    상기 추출된 전기적 특성이 설계 사양 내에 속하지 않음을 확인하고;
    상기 확인에 응답하여, 상기 제조 변동을 보상하도록 상기 컨투어를 수정하고;
    상기 수정된 컨투어를 갖춘 상기 마스크 설계를 저장하는 것을 포함하는, 컴퓨터 구현 방법.
  2. 청구항 1에 있어서,
    상기 수정하는 것은 상기 컨투어의 하나 이상의 에지 구역을 이동시키는 것인, 컴퓨터 구현 방법.
  3. 청구항 1에 있어서,
    상기 확인하고 수정하는 것은 상기 전기적 특성이 상기 설계 사양 내에 속할 때까지 반복적으로 반복되는 것인, 컴퓨터 구현 방법.
  4. 청구항 1에 있어서,
    상기 제조 변동은 응력, 웰 근접(well proximity), 급속 열 어닐, 및 스페이서 두께로 구성되는 그룹으로부터 선택된 비광학 효과로부터 생기는 것인, 컴퓨터 구현 방법.
  5. 청구항 1에 있어서,
    상기 마스크 설계가 상기 전기적 특성은 상기 집적 회로 칩의 폴리실리콘 층을 위한 것인 경우 온 전류(on-current)를 포함하고;
    상기 마스크 설계가 상기 전기적 특성은 상기 집적 회로 칩의 컨택 층을 위한 것인 경우 저항을 포함하고;
    상기 마스크 설계가 상기 전기적 특성은 상기 집적 회로 칩의 금속 층을 위한 것인 경우 저항 및 커패시턴스를 포함하고;
    상기 마스크 설계가 상기 전기적 특성은 상기 집적 회로 칩의 활성 층을 위한 것인 경우 전류를 포함하고;
    상기 마스크 설계가 상기 전기적 특성은 상기 집적 회로 칩의 비아 층을 위한 것인 경우 저항을 포함하는 것인, 컴퓨터 구현 방법.
  6. 청구항 1에 있어서,
    상기 제조 변동은 계통적(systematic) 임계 전압 변동이고;
    상기 전기적 특성은 상기 컨투어의 전류이고;
    상기 수정하는 것은, 상기 집적 회로 칩의 공칭 임계 전압에 대하여 상기 컨투어 전류와 게이트 길이 간의 미리 계산된 관계에 따라 온 전류에 대응하는 게이트 길이와 일치하도록 상기 컨투어를 조정하는 것인, 컴퓨터 구현 방법.
  7. 컴퓨터 시스템에 있어서,
    프로그램 명령을 처리하는 하나 이상의 프로세서;
    상기 하나 이상의 프로세서에 접속되는 메모리 디바이스; 및
    집적 회로 설계의 물리적 레이아웃을 수신하고, 상기 물리적 레이아웃을 컨투어를 갖춘 형상 피쳐를 갖는 적어도 하나의 마스크 설계로 변환하고, 상기 마스크 설계에 기초하여 집적 회로 칩의 일부분의 포토리소그래피 구성을 시뮬레이트하고, 비광학 효과로부터 생기는 적어도 하나의 제조 변동에 의해 영향 받는 상기 시뮬레이트된 집적 회로 칩으로부터의 전기적 특성을 추출하고, 상기 추출된 전기적 특성이 설계 사양 내에 속하지 않음을 확인하고, 이에 응답하여 상기 제조 변동을 보상하도록 상기 컨투어를 수정하고, 상기 수정된 컨투어를 갖춘 상기 마스크 설계를 저장함으로써, 집적 회로 설계의 성능을 향상시키기 위해 상기 메모리 디바이스 내에 상주하는 프로그램 명령을 포함하는, 컴퓨터 시스템.
  8. 컴퓨터 프로그램 제품에 있어서,
    컴퓨터 판독가능한 매체; 및
    집적 회로 설계의 물리적 레이아웃을 수신하고, 상기 물리적 레이아웃을 컨투어를 갖춘 형상 피쳐를 갖는 적어도 하나의 마스크 설계로 변환하고, 상기 마스크 설계에 기초하여 집적 회로 칩의 일부분의 포토리소그래피 구성을 시뮬레이트하고, 비광학 효과로부터 생기는 적어도 하나의 제조 변동에 의해 영향 받는 상기 시뮬레이트된 집적 회로 칩으로부터의 전기적 특성을 추출하고, 상기 추출된 전기적 특성이 설계 사양 내에 속하지 않음을 확인하고, 이에 응답하여 상기 제조 변동을 보상하도록 상기 컨투어를 수정하고, 상기 수정된 컨투어를 갖춘 상기 마스크 설계를 저장함으로써, 집적 회로 설계의 성능을 향상시키기 위해 상기 매체 내에 상주하는 프로그램 명령을 포함하는, 컴퓨터 프로그램 제품.
  9. 비광학 효과로부터 생기는 집적 회로 설계에서의 계통적 변동의 전기 구동식 광학 근접 보정을 위한 컴퓨터 구현 방법에 있어서,
    복수의 계층 형상을 포함하는 집적 회로 설계의 물리적 레이아웃을 수신하고;
    상기 물리적 레이아웃의 적어도 하나의 층을 컨투어를 갖춘 형상 피쳐를 갖는 마스크 설계로 변환하고;
    상기 마스크 설계의 포토리소그래피 복제에 사용하기 위한 보조 피쳐(assist feature)를 생성하고;
    비아 에칭에 대하여 상기 마스크 설계에서의 형상 피쳐를 사이징하고;
    상기 마스크 설계를 상기 컨투어의 에지 세그먼트를 정의하는 복수의 스트립으로 단편화(fragment)하고;
    상기 마스크 설계에 기초하여 집적 회로 칩의 일부분의 포토리소그래피 구성을 시뮬레이트하고;
    비광학 효과로부터 생기는 계통적 변동에 의해 영향 받는 상기 시뮬레이트된 집적 회로 칩으로부터의 전기적 특성을 추출하고 - 상기 마스크 설계가 상기 집적 회로 칩의 폴리실리콘 층을 위한 것인 경우 상기 전기적 특성은 온 전류를 포함하고, 상기 마스크 설계가 상기 집적 회로 칩의 컨택 층을 위한 것인 경우 상기 전기적 특성은 저항을 포함하고, 상기 마스크 설계가 상기 집적 회로 칩의 금속 층을 위한 것인 경우 상기 전기적 특성은 저항 및 커패시턴스를 포함하고, 상기 마스크 설계가 상기 집적 회로 칩의 활성 층을 위한 것인 경우 상기 전기적 특성은 전류를 포함하고, 상기 마스크 설계가 상기 집적 회로 칩의 비아 층을 위한 것인 경우 상기 전기적 특성은 저항을 포함함 - ;
    상기 추출된 전기적 특성이 설계 사양 내에 속하지 않음을 확인하고;
    상기 확인에 응답하여, 상기 전기적 특성이 상기 설계 사양 내에 속할 때까지 상기 계통적 변동을 보상하도록 상기 컨투어의 에지 세그먼트 중 하나 이상을 이동시키고;
    상기 컨투어의 이동된 에지 세그먼트를 갖춘 상기 마스크 설계를 저장하는, 컴퓨터 구현 방법.
  10. 청구항 9에 있어서,
    상기 계통적 변동은 제1 계통적 변동이고;
    상기 전기적 특성은 광학 효과로부터 생기는 제2 계통적 변동에 의해 더 영향 받고;
    상기 에지 세그먼트는 상기 제2 계통적 변동을 보상하도록 더 이동되는 것인, 컴퓨터 구현 방법.
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