CN114444434A - 预测难以修复的设计规则检查违规的方法与系统 - Google Patents

Abstract

一种预测难以修复的设计规则检查违规的方法与系统，预测难以修复的设计规则检查违规的方法包括：通过多个电子电路置放布局训练一机器学习模型；由该机器学习模型预测一新电子电路置放布局的设计规则检查(DRC)违规的修复率；基于该新电子电路置放布局的这些DRC违规的这些修复率识别这些DRC违规当中的难以修复(HTF)的DRC违规；及由一工程改变命令(ECO)工具修复这些DRC违规。

Description

预测难以修复的设计规则检查违规的方法与系统

技术领域

本案是关于一种用于集成电路设计规则检查违规的方法与系统，特别是关于一种预测难以修复的设计规则检查违规的方法与系统。

背景技术

半导体集成电路(integrated circuit；IC)行业已经历了快速增长。IC材料及设计的技术进展已产生了多代IC，其中每一代具有比前一代小且复杂的电路。然而，这些进展已增加了处理及制造IC的复杂性，且针对这些待实现的进展，需要IC处理及制造的类似发展。在IC演进的主流过程中，功能密度(亦即，每晶片面积互连的元件的数目)已大体增大，同时几何大小(亦即，可使用制造制程创造的最小元件)已减小。然而，此主流演进需要通过在设施建立时的巨大调查来遵循摩尔规则。因此，开发具有更小晶片面积、更低成本且更短周转时间的IC是恒定需求。

发明内容

根据本案的一实施例，提供一种预测难以修复的设计规则检查违规的方法。该方法包括：通过多个电子电路置放布局训练一机器学习模型；由该机器学习模型预测一新电子电路置放布局的设计规则检查(design rule check；DRC)违规的修复率；基于该新电子电路置放布局的这些DRC违规的这些修复率识别这些DRC违规当中的难以修复(hard-to-fix；HTF)的DRC违规；及由一工程改变命令(engineering change order；ECO)工具修复这些DRC违规。

根据本案的另一实施例，提供一种预测难以修复的设计规则检查违规的方法。该方法包括：通过多个电子电路置放布局训练一机器学习模型，该机器学习模型用以预测难以修复(hard-to-fix；HTF)的设计规则检查(design rule check；DRC)违规，该多个电子电路置放布局的信息储存于一数据库中；提取一新电子电路置放布局的一特征组合；计算存在于该新电子电路置放布局上的DRC违规的修复率；比较该特征组合与对应于该多个电子电路置放布局的现有特征组合；及当该特征组合新时，将该新电子电路置放布局的信息添加至该数据库。

根据本案的另一实施例，提供一种预测难以修复的设计规则检查违规的系统。该系统包括一难以修复(hard-to-fix；HTF)的设计规则检查(design rule check；DRC)违规预测平台及一工程改变命令(engineering change order；ECO)工具。该难以修复(hard-to-fix；HTF)的设计规则检查(design rule check；DRC)违规预测平台包括一记忆体及一处理器。该记忆体用以储存数据及处理指令。该处理器用以执行这些处理指令以使该HTFDRC违规预测平台：通过多个电子电路置放布局训练一机器学习模型；由该机器学习模型预测一新电子电路置放布局的DRC违规的修复率；及基于该新电子电路置放布局的这些DRC违规的这些修复率识别HTF DRC违规。该ECO工具用以修复这些HTFDRC违规。

附图说明

当通过附图阅读时，自以下详细描述，最佳地理解本揭露内容的态样。注意，根据该行业中的标准实务，各种特征未按比例绘制。事实上，为了论述的清晰起见，可任意地增大或减小各种特征的尺寸。此外，附图图示为本案的实施例的实例，且并不意欲为限制性。

图1为图示根据一些实施例的一电子元件设计系统的方块图；

图2为图示根据一些实施例的一实例DRC违规图的图；

图3为图示根据一些实施例的DRC违规的分类的图；

图4为图示根据一些实施例的另一实例DRC违规图的图；

图5为图示根据一些实施例的用于HTF DRC违规预测的方法的流程图；

图6为图示HTF DRC违规预测平台的操作的图；

图7为图示特征重要性评估的图；

图8A为图示根据一些实施例的无正规化的新数据利用的图；

图8B为图示根据一些实施例的具有正规化的新数据利用的图；

图9为图示根据一些实施例的扩散DRC违规的图；

图10为图示根据一些实施例的用于将扩散DRC违规预测为HTF DRC违规的方法的流程图；

图11为图示根据一些实施例的准确度与丛聚临限值之间的关系的图；

图12为图示根据一些实施例的用于HTF DRC违规预测的方法的流程图；

图13A为图示根据一些实施例的由图1的HTF DRC违规预测平台预测的HTF DRC违规的图；

图13B为图示根据一些实施例的在ADF前的图13A的DRC违规的图；

图13C为图示根据一些实施例的在ADF后的图13A的DRC违规的图；

图14A为图示根据一些实施例的由图1的HTF DRC违规预测平台预测的HTF DRC违规的图；

图14B为图示根据一些实施例的在ADF前的图13A的DRC违规的图；

图14C为图示根据一些实施例的在ADF后的图13A的DRC违规的图；

图15A为图示根据一些实施例的一电子元件设计的L1 DRC违规、L2 DRC违规及L3DRC违规的图；

图15B为图示根据一些实施例的由图1的HTF DRC违规预测平台进行的新分类的L3DRC违规的图；

图15C为图示根据一些实施例的在ADF后的所有DRC违规的图；

图16为图示根据一些实施例的具有增长的训练样本的样本外准确度改良的图；

图17为根据一些实施例的一计算机系统的方块图；

图18为根据一些实施例的IC制造系统的方块图。

【符号说明】

10:电子元件设计系统

20:电子设计平台

22:合成(工具)

24:置放(工具)

25:特征提取(工具)

26:路线选择(工具)

28:验证(工具)

30:自动DRC违规修复(ADF)平台

32:HTF DRC违规预测平台

34:ECO(工具)

202:DRC违规图

204:DRC违规

204a:结构DRC违规

204b:扩散DRC违规

204c:丛集DRC违规

302:实体验证错误

L1-L4:修复困难级

500,1200:用于HTF DRC违规预测的方法

502,512,514,516,522,524,526,528,532,534,536,1210,1212,1214,1216,1220,1224:步骤510:预处理阶段

520:训练阶段

530:推断阶段

602:非监督式学习(UL)核心

604:修复率图

606:训练结果

608a,608b:丛集

610:新数据点

d1,d2:距离

806a,806b:训练的结果

902:丛集框

1000:方法

1002,1004,1006:步骤

1102,1104,1106,1108:电子元件设计

1700:(计算机)系统

1701:处理器

1702:记忆体

1704:总线

1706:网络接口(I/F)

1708:输入/输出(I/O)元件

1710:储存元件

1714:核

1716:使用者空间

1718:硬件组件

1750:制造工具

1800:IC制造系统

1820:设计室

1822:IC设计布局图

1830:罩幕室

1832:数据准备

1844:罩幕制造

1845:罩幕

1850:IC制造商/制造厂(“晶圆厂”)

1852:晶圆制造

1853:半导体晶圆

1860:IC元件

具体实施方式

以下揭露内容提供许多不同实施例或实例，用于实施提供的标的的不同特征。以下描述组件及配置的具体实例以简化本揭露内容。当然，这些仅为实例，且并不意欲为限制性。举例而言，在接下来的描述中，第一特征在第二特征上方或上的形成可包括第一与第二特征直接接触地形成的实施例，且亦可包括额外特征可形成于第一与第二特征之间使得第一与第二特征可不直接接触的实施例。此外，在各种实例中，本揭露内容可重复参考数字及/或字母。此重复是为了简单且清晰的目的，且自身并不规定论述的各种实施例及/或组态之间的关系。

另外，为了易于描述，诸如“在……之下(beneath)”、“在……下方(below)”、“下部(lower)”、“在……上方(above)”及“上部(upper)”及类似者的空间相对术语可在本文中用以描述如在图中图示的一个元件或特征与另一元件或特征的关系。除了图中描绘的定向之外，这些空间相对术语意欲亦涵盖在使用或操作中的元件的不同定向。可将设备以其他方式定向(旋转90度或以其他定向)，且同样地可将本文中使用的空间相对描述词相应地作出解释。

在一电子电路设计过程中，可利用一或多个电子设计自动化(electronic designautomation；EDA)工具来设计、最佳化及验证半导体元件设计，诸如，半导体晶片中的电路设计。在置放期间，置入器工具可基于一给定电路设计产生一(电子电路)置放布局，该给定电路设计可由电路设计者开发，且该给定电路设计可包括例如电路设计信息，诸如，电路图、电路设计的高阶电气描述、合成的电路连线表或类似者。该置放布局包括指示半导体元件的各种电路元件的实体位置的信息。在完成元件的置放后，可执行时脉树合成及路线选择。在路线选择期间，可形成电线或互连以连接置放布局的各种电路元件。

在已将置放布局路线选择后，可针对与各种设计规则、设计规范或类似者的遵守性来检查所得电子元件设计。举例而言，可针对各种设计规则检查(design rule check；DRC)违规来检查电子元件设计。一些DRC违规可由路线选择堵塞而造成，例如，路线选择线可在电子元件设计的某些区域中变得堵塞，此可导致DRC违规。路线选择堵塞可显著地阻碍在各种设计中减小或最小化晶片大小的努力。

在后布局模拟阶段中，考虑在诸如先布局模拟的先前阶段中获取的参数来执行实体验证(physical verification；PV)。进行晶体管级行为的模拟以检验晶片效能是否符合所需系统规范。基于实体验证的结果，一些DRC违规可修复。可使用工程改变命令(engineering change order；ECO)操作来校正DRC违规。ECO操作为在逻辑改变已由自动工具处理后将逻辑改变直接插入至连线表内的过程。在制造晶片罩幕前，通常通过避免对全ASIC逻辑合成、技术映射、置放、路线选择、特征提取及时序验证的需求来进行ECO以节省时间。常通过渐增操作模式来建置EDA工具以有助于此类型的ECO。内建式ECO路线选择可帮助实施实体级ECO。

一些DRC违规难以修改，叫作难以修复(hard-to-fix；HTF)的DRC违规。基于PV结果，IC设计者可能难以告知一DRC违规是否为HTF DRC违规。在DRC违规丛集内部的一些DRC违规可为HTF DRC违规，且甚至在若干次修复迭代后，可仍不会被修复。一些扩散DRC违规亦可为HTF DRC违规。使用手工HTF修复公式来修复HTF DRC违规。彼等手工HTF修复公式是基于IC设计者的经验。IC设计者可在修复HTF DRC违规的过程期间重复地修订彼等手工HTF修复公式。DRC违规丛集的增大可导致成指数增加的人工精力来发现恰当HTF修复公式。

根据一些实施例，提供一种用于HTF DRC违规预测的系统和方法。该系统及该方法利用机器学习(machine learning；ML)来识别DRC违规的严重性以预测DRC违规是否为HTFDRC违规。该系统及该方法可使各种设计间的不相似性最小化且避免冗余修复迭代。该系统可达成约93％的样本中准确度，及约70％的样本外准确度。

图1为图示根据一些实施例的一电子元件设计系统10的方块图。电子元件设计系统10可操作以预测HTF DRC违规。电子元件设计系统10尤其包括一电子设计平台20、一自动DRC违规修复(automatic DRC violation fix；ADF)平台30。在一些实施例中，电子设计平台20及/或ADF平台30可以硬件、固件、软件或其任何组合来实施。举例而言，在一些实施例中，电子设计平台20及/或ADF平台30可至少部分实施为储存于计算机可读储存媒体上的指令，这些指令可由一或多个计算机处理器或处理电路系统读取及执行。计算机可读储存媒体可为例如只读记忆体(read-only memory；ROM)、随机存取记忆体(random accessmemory；RAM)、快闪记忆体、硬盘机、光学储存元件、磁性储存元件、电可抹除可程序化只读记忆体(electrically erasable programmable read-only memory；EEPROM)、有机储存媒体或类似者。

电子设计平台20可包括多个电子元件设计工具，这些工具可至少部分实施为软件工具，这些软件工具在由一或多个计算元件、处理器或类似者执行时可用以设计及产生一或多个电子电路布局，包括用于电子元件电路的电子电路置放布局及相关联的路线选择，这些电子元件电路可包括例如一或多个集成电路(integrated circuit；IC)。

在一些实施例中，电子设计平台20及ADF平台30可包括于诸如同一计算系统或元件的同一设备中，或由该同一设备以其他方式实施。在其他实施例中，电子设计平台20及ADF平台30可包括于诸如单独及远端位置处的计算系统或元件的单独设备中，或由这些单独设备以其他方式实施。

电子设计平台20包括电子元件设计工具，这些电子元件设计工具可例如用以设计用于电子元件的模拟及/或数字电路系统的高阶程序化描述。在一些实施例中，高阶程序化描述可使用一高阶程序化语言来实施，该高阶程序化语言诸如C、C++、LabVIEW、MATLAB、通用系统设计或模型化语言(诸如，SysML、SMDL及/或SSDL)或任何其他合适高阶程序化语言。在一些实施例中，电子设计平台20可包括各种额外特征及功能性，包括例如适合于模拟、分析及/或验证用于电子元件的高阶程序化描述的一或多个工具。

在一些实施例中，电子设计平台20包括一合成工具22、一置放工具24、一特征提取工具25及一路线选择工具26，其中的每一者可至少部分实施为软件工具，这些软件工具可由一或多个计算元件、处理器或类似者存取及执行。

合成工具22将电子元件的一或多个特性、参数或属性转译成一或多个逻辑运算、一或多个算术运算、一或多个控制运算或类似者，就模拟电路系统及/或数字电路系统而言，这些运算可接着经转译成高阶程序化描述。

置放工具24产生单元，这些单元对应于或以其他方式实施由合成工具22产生的一或多个逻辑运算、一或多个算术运算、一或多个控制运算或类似者。这些单元可包括对应于半导体元件的各种特征的几何形状，包括例如扩散层、多晶硅层、金属层及/或层之间的互连。在一些实施例中，置放工具24可提供几何形状、几何形状的位置及/或几何形状之间的互连的一或多个高阶软件级描述。

在一些实施例中，可根据一标准单元定义用于模拟电路系统及/或数字电路系统中的一些的几何形状，该标准单元来自与技术程序库相关联的标准单元的预定义的程序库当中。标准单元表示用以及经配置以提供一逻辑函数(诸如，AND、OR、XOR、XNOR或NOT)或一储存功能(诸如，正反器或锁存器)的一或多个半导体元件以及其互连结构。标准单元的预定义的程序库可就几何形状来定义，几何形状对应于不同层、多晶硅层、金属层及/或层之间的互连。其后，置放工具24在印刷电路板(printed circuit board；PCB)及/或半导体基板上指派用于几何形状的位置。

电子设计平台20可对例如由置放工具24产生的设计执行时脉树合成(clock treesynthesis；CTS)。在一些实施例中，置放工具24可执行时脉树合成。在其他实施例中，CTS工具可包括于电子设计平台20中以对自置放工具24接收的设计执行CTS。时脉树合成大体指合成时脉树以达成零或最小偏斜及插入延迟的过程，且可包括沿着电子元件设计的时脉路径插入一或多个缓冲器或反相器。

路线选择工具26在由置放工具24提供的置放布局中产生单元或几何形状之间的实体互连。在一些实施例中，路线选择工具26利用基于文字或影像的连线表指派几何形状之间的互连，该基于文字或影像的连线表描述模拟电路系统、数字电路系统、技术程序库、用于制造电子元件的半导体铸造厂及/或用于制造电子元件的半导体技术节点。

验证工具28可对电子电路置放布局执行各种验证或检查，例如，在置放及路线选择后。举例而言，在一些实施例中，验证工具28可分析电子电路置放布局，且可提供静态时序分析(static timing analysis；STA)、电压降分析(亦被称作IREM分析)、时域交叉验证(CDC检查)、形式验证(亦被称作模型检查)、等效性检查或任一其他合适分析及/或验证。在一些实施例中，验证工具28可执行交流电(alternating current；AC)分析(诸如，线性小信号频域分析)及/或直流电(direct current；DC)分析(诸如，非线性静点计算，或在扫掠一电压、一电流及/或一参数以执行STA、IREM分析或类似者时计算的一连串非线性运算点)。

验证工具28验证，包括由置放工具24提供的单元或几何形状的布局以及由路线选择工具26提供的单元或几何形状之间的互连的电子元件设计满足与该电子元件设计相关联的一或多个规范、规则或类似者。验证工具28可执行实体验证，其中验证工具28验证一电子元件设计是否可实体制造，且所得晶片将符合设计规则且将不具有阻止晶片按设计发挥功能的实体缺陷。

验证工具28可执行DRC以判定电子元件设计(包括由置放工具24及/或路线选择工具26指派的几何形状、几何形状的位置及/或几何形状之间的互连)是否满足一系列推荐的参数(被称作设计规则)，这些参数如可由用于制造电子元件的半导体铸造厂及/或半导体技术节点定义。验证工具28可判定电子元件设计中的一或多个DRC违规的存在，且在一些实施例中，验证工具28可产生一DRC违规图，该DRC违规图指示一或多个DRC违规在电子元件设计中的位置。

特征提取工具25可对电子电路置放布局执行特征提取，电子电路置放布局包括在由路线选择工具26产生的置放布局中的单元或几何形状之间的实体互连。换言之，特征提取是在后路线选择阶段执行。在一些实施例中，特征提取工具25可提取与电子电路置放布局的一或多个特征相关联的信息。提取的特征可包括与该电子电路置放布局相关联的任何特性或参数。在一些实施例中，特征提取工具25分析该电子电路置放布局的多个区域，且提取与该多个区域中的每一者相关联的特征。举例而言，特征提取工具25可对电子电路置放布局的多个栅格单元中的每一者及/或对电子电路置放布局的多个相邻栅格单元中的每一者执行特征提取。特征提取工具25可至少部分实施为软件工具，这些软件工具可由一或多个计算元件、处理器或类似者存取及执行。在一些实施例中，特征提取工具25可实施为电路系统，该电路系统可操作以执行本文中关于特征提取工具25描述的功能中的任何者。

图2为图示根据一些实施例的一实例DRC违规图202的图。在此实例中，DRC违规图202包括由验证工具28识别的DRC违规204，该违规与一具体电子电路置放布局相关联。DRC违规204可分类为三个种类，即，结构DRC违规204a、扩散DRC违规204b及丛集DRC违规204c。结构DRC违规204a为与诸如错误路线选择阻挡建立、非友好输入/输出(input/output；I/O)接脚设置、电力接地(power ground；PG)违规的结构因素相关联的DRC违规。结构DRC违规204a通常不适用于以工程改变命令(engineering change order；ECO)方式修复，且需要在较早期阶段的大改变。结构DRC违规204a通常由使用者修复。扩散DRC违规204b为跨设计的电子电路置放布局扩散的DRC违规。扩散DRC违规204b通常与EDA路由器演算法相关联。扩散DRC违规204b通常由EDA路由器或ADF修复，且修复率通常为大约85％至95％。扩散DRC违规204b未必易于修复。一些扩散DRC违规204b可为HTF DRC违规。丛集DRC违规204c为丛聚于一小区域周围的DRC违规，如在图2中展示。如在图2中的放大部分中展示，存在位置小区域中的许多丛集DRC违规204c。丛集DRC违规204c通常与诸如不充分路线选择资源、丛聚的复杂单元置放的因素相关联。丛集DRC违规通常由EDA路由器或ADF修复，且修复率通常为大约40％至60％。丛集DRC违规204c通常为潜在HTF DRC违规，但未必是HTF DRC违规。一些丛集DRC违规204c可并非HTF DRC违规。

图3为图示根据一些实施例的DRC违规的分类的图。图4为图示根据一些实施例的另一实例DRC违规图202的图。一般而言，可将DRC违规分类成不同修改困难级以有助于由ADF平台30进行的ADF过程。基于实体验证错误302，将DRC违规分类为四个修复困难级，即，L1、L2、L3及L4。L1 DRC违规为可由EDA路由器修复的DRC违规，且取决于EDA路由器稳定性，具有中等至高修复率。L2 DRC违规为可由ADF修复的DRC违规，且具有高修复率。L1及L2 DRC违规不被视为HTF DRC违规。图4中展示的扩散DRC违规204b为用于L1及L2 DRC违规的候选者。

另一方面，L3 DRC违规为ADF尝试修复的DRC违规，且不保证高修复率。图4中展示的丛集DRC违规204c为用于L3 DRC违规的候选者。L4 DRC违规为不适用于以ECO方式修复的DRC违规。结构DRC违规204a常为L4 DRC违规。L3及L4 DRC违规被视为HTF DRC违规。

如上提到，扩散DRC违规204b未必为L1或L2 DRC违规；丛集DRC违规204c未必为L3DRC违规。若将一L3 DRC违规错误地分类为L2 DRC违规，则ADF平台30可将资源浪费在修复具有低修复率的DRC违规。因而，在L2 DRC违规与L3 DRC违规之间画线及准确地预测HTFDRC违规可增加ADF平台30的效率。

返回参看图1，ADF平台30用以预测在一特定电子电路置放布局(包括在由路线选择工具26产生的置放布局中的单元或几何形状之间的实体互连)中的HTF DRC违规的存在，且相应地修复DRC违规204。如在图1的实例中展示，ADF平台30可尤其包括一HTF DRC违规预测平台32及一ECO工具34。如本文中将进一步详细地论述，HTF DRC违规预测平台32可通过实施例如一或多个机器学习方法来预测所有DRC违规(亦即，DRC违规包括HTFDRC违规及非HTF DRC违规)当中的HTF DRC违规的存在，在该一或多个机器学习方法中，利用过去的数据(诸如，指示HTF DRC违规在电子元件设计中的存在及/或位置的数据)训练机器学习模型基于新电子电路置放布局与过去数据之间的类似性或偏差来预测DRC违规的存在。ECO工具34可相应地修复DRC违规204。在一非限制性实例中，ECO工具34可避免多次尝试修复由HTFDRC违规预测平台32预测的HTF DRC违规。在另一非限制性实例中，在修复了所有非HTF DRC违规后，ECO工具34可尝试修复HTF DRC违规。

HTF DRC违规预测平台32可包括多个电子元件分析及/或设计工具，这些工具可至少部分实施为软件工具，这些软件工具在由一或多个计算元件、处理器或类似者执行时可用来分析可例如自电子设计平台20(例如，自置放工具24)接收的一或多个电子电路置放布局。另外，在一些实施例中，HTF DRC违规预测平台32可用以调整或以其他方式提供信息至电子设计平台20，该信息指示待对置放布局进行的一或多个调整以便避免或以其他方式减少DRC违规在置放布局中的存在。

在一些实施例中，HTF DRC违规预测平台32及ECO工具34可至少部分实施为软件工具，这些软件工具可由如在图17中展示的一或多个计算系统、处理器或类似者存取及执行。在一些实施例中，HTF DRC违规预测平台32及ECO工具34可实施为电路系统，该电路系统可操作以执行本文中关于HTF DRC违规预测平台32及/或ECO工具34描述的功能中的任何者。在一些实施例中，电子设计平台20与ADF平台30可经整合，且可实施于同一平台中。举例而言，本文中关于电子设计平台20及ADF平台30描述的各种工具中的每一者可至少部分由同一设备(诸如，计算机元件)存取或以其他方式实施。

如以下进一步详细地描述，在一些实施例中，HTF DRC违规预测平台32可使用一或多个人工智能(artificial intelligence；AI)或机器学习(machine learning；ML)技术。“人工智能(artificial intelligence；AI)”在本文中用以广泛地描述可学习知识(例如，基于训练数据)且使用此学习的知识针对解决一或多个问题调适其方法(例如，通过基于诸如置放布局的接收的输入进行推断)的任何计算智能系统及方法。“机器学习(machinelearning；ML)”通常指人工智能的子领域或种类，且在本文中用以广泛地描述在一或多个计算机系统或电路系统(诸如，处理电路系统)中实施且基于样本数据(或训练数据)建置一或多个模型以便进行预测或决策的任何演算法、数学模型、统计模型或类似者。在一些实施例中，HTF DRC违规预测平台32可包括机器学习电路系统，该机器学习电路系统可经训练以基于输入训练数据预测HTF DRC违规的存在。

图5为图示根据一些实施例的用于HTF DRC违规预测的方法500的流程图。一般而言，在训练期间获得特征组合与对应的修复率之间的关系，且可基于特征组合与对应的修复率之间的关系预测新电子元件设计的修复率。

方法500包括三个阶段，即，预处理阶段510、训练阶段520及推断阶段530。在步骤502，提取许多电子元件设计的特征组合。如上提到，可使用如在图1中展示的特征提取工具25来执行特征提取。对于每一电子元件设计，一特征组合可为N维向量，其中N为大于一的整数。在一些实施例中，特征组合可为在高维(例如，三十维)空间中的向量。在一非限制性实例中，提取的特征可包括例如前十个金属层的金属层密度；前十个金属层的非预设规则(non-default rule；NDR)意识金属层密度；单元密度；接脚密度；高接脚单元计数；馈通净计数；及垂直互连存取(vertical interconnect access；via)计数。

在可为离线的预处理阶段510中，基于在步骤502处的特征提取，在步骤512处针对DRC违规计算修复率。图6为图示HTF DRC违规预测平台32的操作的图。如在图6中展示，可在步骤512后产生修复率图604。在修复率图604中，基于计算的修复率(例如，范围自0至0.2的修复率、范围自0.5至0.8的修复率等)将DRC违规划分成多个群组。在步骤514，评估不同特征的重要性。在步骤516，可将新电子元件设计的特征与数据库中的现有电子元件设计的特征比较以判定其类似性。稍后将描述步骤514及516的细节。

如在图6中展示，非监督式学习(unsupervised learning；UL)核心602用以训练一机器学习模型。在一些实施例中，该机器学习模型为一数据丛聚机器学习模型。数据丛聚为以下任务：将数据点划分成许多群组，使得相同群组中的数据点更类似于同一群组中的其他数据点，且不类似于其他群组中的数据点。在一非限制性实例中，数据丛聚机器学习模型为一基于密度的数据丛聚机器学习模型。在基于密度的数据丛聚中，将丛集视为具有与该空间的较低密集区域的一些类似性且不同的密集区域。基于密度的数据丛聚具有良好准确度及合并两个丛集的能力。在一非限制性实例中，基于密度的数据丛聚机器学习模型为具有杂讯的基于密度的空间丛聚(Density-Based Spatial Clustering of Applicationswith Noise；DBSCAN)模型。在另一非限制性实例中，基于密度的数据丛聚机器学习模型为识别丛聚结构的排序点(Ordering Points to Identify Clustering Structure；OPTICS)模型。DBSCAN为一数据丛聚演算法，且具体言之，为一基于密度的丛聚非参数演算法。给定某一空间中的一组数据点，则DBSCAN模型可将紧密装填的数据点分群在一起(具有许多附近邻居的数据点)，标记为单独地处于低密度区域(其最近邻居过远)中的离群值数据点。DBSCAN模型具有两个参数，即，ε(eps)及形成一密集区域所需的数据点的最小数目(minPts)。DBSCAN演算法可抽象化成下列步骤：(1)发现每一数据点的ε(eps)领域中的数据点，且识别具有多于minPts的邻居的核心数据点；(2)发现邻居图上的核心数据点的连接的分量，忽略所有非核心数据点；及(3)若丛集为一ε(eps)邻居，则将每一非核心数据点指派至一附近丛集，否则将其指派至杂讯。

在可为离线的训练阶段520中，在步骤522，可将训练数据点正规化。可分别在步骤524及步骤526评估样本中准确度及样本外准确度。对于用于训练的电子元件设计(具体言之，电子电路置放布局)，存在训练数据点及样本中测试数据点。换言之，已知电子元件设计数据点中的一些(亦即，训练数据点)用于训练，且其余(亦即，样本中测试数据点)用于测试经训练的机器学习模型。对于新电子元件设计，数据点叫作样本外数据点。因此，样本中准确度可指示机器学习模型可有多准确地预测样本中测试数据点；样本外准确度可指示机器学习模型可有多准确地预测样本外测试数据点。在步骤528，机器学习模型经正式地训练。

如在图6中展示，在二维平面中投射训练结果606。在一些实施例中，使用主分量分析(principal component analysis；PCA)来投射训练结果606。在实p空间中的数据点的集合的主分量为一连串p个方向向量，其中第i个向量为最佳地拟合该数据同时与前(i-1)个向量正交的线的方向。PCA常在探索式数据分析中使用，且用于制作预测性模型。其通常用于维数缩减，此是通过将每一数据点投射至仅前几个主分量上以获得低维度数据，同时维持尽可能多的数据的变化。在训练后，以训练结果606的形式获得及呈现一特征组合(如上所提到的N维)与对应的修复率之间的关系。具体言之，可按以下方程式来写修复率：FR＝f(x₁,x₂,…,x_N)，其中FR为修复率，且x₁,x₂,…,x_N为N维特征。

图7为图示特征重要性评估的图。基于训练结果606，可在图5的步骤514处评估不同特征的重要性。换言之，就导致HTF DRC违规而言，判定N个特征当中的哪些特征比其他者更重要。在图7的实例中，下列特征具有比其他者相对多的重要性：DRC违规丛集中的DRC违规计数、金属3(M3)层密度、非预测规则(non-default rule；NDR)意识金属2(M2)层密度、单元密度、M2层密度、馈通净计数、NDR意识M3层密度、高接脚单元计数、NDR意识金属8(M8)层密度、M8层密度、金属1(M1)层密度及接脚密度。应了解，图7中的这些特征及相关联的重要性仅为实例。其他特征及相关联的重要性在本揭露内容的范畴内。如在图7中展示的特征重要性评估可用作未来设计中的指南来减少HTF DRC违规。

返回参看图5，在推断阶段530中，在步骤532，可将新数据点正规化。在步骤534，基于训练的机械学习模型预测新数据点的修复率。最终，基于预测的修复率，在步骤536，可预测HTF DRC违规。在一个实施例中，将预测的修复率与一临限值修复率(例如，50％)比较。当预测的修复率低于临限值修复率时，将彼等相关联的DRC违规判定为HTF DRC违规。以下将详细描述步骤532、534及536的细节。

如在图6中展示，训练结果606包括多个丛集。一个丛集中的数据点在N维空间中相互靠近，意谓这些特征组合相互类似。举例而言，如在图6中示意性地图示，一新数据点610(对应于新电子元件设计中的一DRC违规204)靠近N维空间中的两个相邻丛集608a及608b。具体言之，计算DRC违规204至每一相邻丛集之间的“特征距离”，亦即，所有特征间相对于丛集特征的欧几里德距离。在图6的实例中，至丛集608a的距离为d1，且丛集608a具有高于0.8的修复率；至丛集608b的距离为d₂，且丛集608b具有低于0.2的修复率。若d₁小于d₂，则新数据点610(亦即，DRC违规204)更类似于丛集608a，且该新数据点(亦即，DRC违规204)的预测的修复率相对高。若d₂小于d₁，则新数据点610(亦即，DRC违规204)更类似于丛集608b，且该新数据点(亦即，DRC违规204)的预测的修复率相对低。应了解，相邻丛集608a及608b是例示性，且其他数目个相邻丛集在本揭露内容的范畴内。

图8A为图示根据一些实施例的无正规化的新数据利用的图。图8B为图示根据一些实施例的具有正规化的新数据利用的图。一般而言，可通过正规化来提升HTF违规预测的准确度。如在图8A中的无正规化的训练的结果806a中展示(其中丛集分开)，新DRC违规204可距所有现有丛集远。结果，不易于发现用于新DRC违规204预测修复率的任何适当相邻丛集。换言之，该预测具有低置信度。相比之下，如在图8B中的具有正规化的训练的结果806b中展示(其中丛集经均匀地分布)，同一新DRC违规204可更靠近彼等现有丛集。结果，发现用于新DRC违规204预测修复率的最靠近丛集变得更容易。换言之，该预测具有较高置信度。在一些实施例中，根据以下方程式来将特征x_i正规化：x_i’＝(x_i-x_i,min)/(x_i,max-x_i,min)，其中x_i’为该特征的经正规化值，x_i,min为该特征的最小值，且x_i,max为该特征的最大值。在一些实施例中，在使用正规化后，平均样本外准确度可为约80％。

图9为图示根据一些实施例的扩散DRC违规204b的图。图10为图示根据一些实施例的用于将扩散DRC违规预测为HTF DRC违规的方法100的流程图。图11为图示根据一些实施例的准确度与丛聚临限值之间的关系的图。如在图9的实例中展示，扩散DRC违规204b可位于一丛集框902周围，该丛集框在其内部具有许多丛集DRC违规。如在图11中展示，当扩散DRC违规204b至丛集框902的距离变得更大时，预测准确度变得更低。对于不同电子元件设计1102、1104、1106及1108，当距离大于16μm时，准确度相当大地下降。换言之，16μm为在图11的此实例中的丛聚临限值。归因于该丛聚临限值的存在，若设计者根据其经验仅基于至丛集框902的固定距离将一扩散DRC违规204b定义为HTF DRC违规，则固定距离的选择可为任意的。对于具有至丛集框902的类似距离的两个扩散DRC违规204b，一者可经作为HTF DRC违规对待，且另一者可不作为HTF DRC违规对待。

因此，方法1000可提高HTF扩散DRC违规的预测准确度。在步骤1002，计算扩散DRC违规204b至丛集框902的距离。在步骤1004，将这些距离作为多个特征中的一者对待，且在机器学习模型的训练及测试中使用。在步骤1006，基于经训练的机器学习模型预测新扩散DRC违规是否为HTF DRC违规，以捕捉丛集框附近HTF扩散DRC违规。换言之，在方法1000中不使用固定距离。取而代之，将该距离作为用于训练及测试机器学习模型的一个特征对待。结果，丛集框附近HTF扩散DRC违规可按较高准确度捕捉，且在不同电子元件设计间，预测可更一致。

图12为图示根据一些实施例的用于HTF DRC违规预测的方法1200的流程图。为了简单起见，将不详细描述类似于图5中的态样的态样。在预处理阶段510中，预处理L1-L3DRC违规的数据点。如上提到，在步骤502提取许多电子元件设计的特征组合，且基于在步骤502处的特征提取，在步骤512针对DRC违规计算修复率。在步骤1210，检查新训练数据点。具体言之，当一新训练数据点的特征组合类似于现有特征组合且修复率类似(亦即，不同之处低于一临限值百分比，例如，5％或10％)于彼现有特征组合的修复率，则在步骤1212丢弃该新训练数据点，因为其可被视为一类似样本。当一新训练数据点的特征组合类似于现有特征组合且修复率不类似(亦即，不同之处等于或高于一临限值百分比，例如，5％或10％)于彼现有特征组合的修复率，则在步骤1214报告冲突。当一新训练数据点的特征组合不类似于任何现有特征组合时，将该新训练数据点添加至机器学习模型，作为一新样本。在一些实施例中，样本呈CSV(逗号分隔值)文件的格式。因而，取决于特征类似性及修复率类似性，可不同地处理不同新训练数据点。

接着，在训练阶段520中，将所有训练样本用于训练。在步骤522，将数据点正规化。在步骤1220，使用所有数据点来训练机器学习模型，以产生一经训练的机器学习模型。在步骤524，使用样本中训练及测试来评估样本中准确度。另一方面，对于样本外数据点，首先在步骤1224，基于不同设计将数据点切块。接着在步骤522，将数据点正规化。接着在步骤526，使用样本外训练及测试来评估样本外准确度。

图13A为图示根据一些实施例的由图1的HTF DRC违规预测平台32预测的HTF DRC违规的图。图13B为图示根据一些实施例的在ADF前的图13A的DRC违规的图。图13C为图示根据一些实施例的在ADF后的图13A的DRC违规的图。在图13A中，在设计中存在许多DRC违规，且其中的一些(如在图13A中展示的204)经预测为HTF DRC违规。在ADF后，预测的HTF DRC违规保持未修复，而其他HTF DRC违规经修复。

图14A为图示根据一些实施例的由图1的HTF DRC违规预测平台32预测的HTF DRC违规的图。图14B为图示根据一些实施例的在ADF前的图13A的DRC违规的图。图14C为图示根据一些实施例的在ADF后的图13A的DRC违规的图。在图14A中，在设计中存在许多DRC违规，且其中的一些(如在图14A中展示的204)经预测为HTF DRC违规。在ADF后，预测的HTF DRC违规保持未修复，而其他HTF DRC违规经修复。应注意，图13A至图13C及图14A至图14C为两个实例。其他电子元件设计已用于HTF DRC违规预测，且平均样本中准确度为大约93％，而丛集DRC违规及扩散DRC违规的样本外准确度为大约70％且具有比样本中准确度大的偏差。

图15A为图示根据一些实施例的一电子元件设计的L1 DRC违规、L2 DRC违规及L3DRC违规的图。图15B为图示根据一些实施例的由图1的HTF DRC违规预测平台32进行的新分类的L3 DRC违规的图。图15C为图示根据一些实施例的在ADF后的所有DRC违规的图。如在图15A中展示，存在位于电子元件设计中的L1 DRC违规、L2 DRC违规及L3 DRC违规。在由图1的HTF DRC违规预测平台32执行的HTF DRC违规预测后，识别二十三个新分类的L3 DRC违规(在图15B中展示为204)。换言之，这些二十三个新分类的L3 DRC违规将已经分类为L1或L2DRC违规，但针对HTF DRC违规预测。结果，ECO工具34可避免多次尝试修复彼等二十三个新分类的L3 DRC违规。如在图15C中展示，在ADF后，已修复许多L1及L2 DRC违规，但一些L1及L2 DRC违规(在图15C中展示为204L1及204L2)仍保留。同时，识别丛集框902，且识别新产生的L3 DRC违规。

图16为图示根据一些实施例的具有增长的训练样本的样本外准确度改良的图。如上提到，样本外准确度通常低于样本中准确度。归因于机器学习模型的本质，可通过增加的训练样本来提高样本外准确度。如在图16中展示，对于八个不同设计D1至D8，在添加了一新样本群组(叫作“CBCA”)后，样本外准确度平均提高9.6％。

总之，图1的电子元件设计系统10包括图1的HTF DRC违规预测平台32。使用AI及ML技术，基于HTF DRC违规预测更精确地将DRC违规分类为L1至L4 DRC违规，以有助于DRC违规的修复过程，而不花费冗余修复迭代。图1的HTF DRC违规预测平台32可达成约93％的样本中准确度，及约70％的样本外准确度。

图17为根据一些实施例的一计算机系统1700的方块图。在一些实施例中，通过图17的一或多个计算机系统1700来实现关于图1至图16描述的工具及/或系统及/或操作中的一或多个。系统1700包含经由一总线1704或其他互连通信机构通信耦接的一处理器1701、一记忆体1702、一网络接口(network interface；I/F)1706、一储存元件1710、一输入/输出(input/output；I/O)元件1708及一或多个硬件组件1718。

在一些实施例中，记忆体1702包括一随机存取记忆体(random access memory；RAM)及/或其他动态储存元件及/或只读记忆体(read only memory；ROM)及/或其他静态储存元件，其耦接至总线1704用于储存待由处理器1701执行的数据及/或(处理)指令，例如，核1714、使用者空间1716、核及/或使用者空间的部分及其组合。在一些实施例中，亦使用记忆体1702，用于在待由处理器1701执行的指令的执行期间储存临时变数或其他中间信息。

在一些实施例中，储存元件1710(诸如，磁盘或光盘)耦接至总线1704用于储存数据及/或指令，例如，核1714、使用者空间1716等。I/O元件1708包含一输入元件、一输出元件及/或一组合输入/输出元件，用于实现与系统1700的使用者互动。输入元件包含例如键盘、小键盘、鼠标、轨迹球、轨迹垫及/或游标方向键，用于将信息及命令传达给处理器1701。输出元件包含例如显示器、印表机、语音合成器等，用于将信息传达给使用者。

在一些实施例中，关于图1至图16描述的工具及/或系统的一或多个操作及/或功能性由处理器1701实现，该处理器经程序化以用于执行这些操作及/或功能性。记忆体1702、I/F 1706、储存元件1710、I/O元件1708、硬件组件1718及总线1704中的一或多者可操作以接收指令、数据、设计规则、连线表、布局、模型及/或参数，用于由处理器1701处理。

在一些实施例中，关于图1至图16描述的工具及/或系统的操作及/或功能性中的一或多者由与处理器1701分开或代替处理器1701的具体组态的硬件(例如，由包括的一或多个特殊应用集成电路或ASIC)实施。一些实施例在一单一ASIC中并有描述的操作及/或功能性中的多于一者。

在一些实施例中，这些操作及/或功能性经实现为储存于一非暂时性计算机可读记录媒体中的程序的函数。非暂时性计算机可读记录媒体的实例包括但不限于，外部/可移除式及/或内部/内建式储存或记忆体单元，例如，光盘(诸如，DVD)、磁盘(诸如，硬盘)、半导体记忆体(诸如，ROM、RAM)、记忆卡或其他合适的非暂时性计算机可读记录媒体中的一或多者。

计算机系统1700可进一步包括制造工具1750，用于实施储存于储存元件1710中的处理程序及/或方法。举例而言，可对一设计执行合成，其中通过将该设计与选自布局单元程序库的标准单元匹配将自该设计需要的行为及/或功能变换成功能上等效的逻辑栅极级电路描述。合成导致功能上等效的逻辑栅极级电路描述，诸如，栅极级连线表。基于栅极级连线表，可产生一光微影罩幕，该光微影罩幕用以通过制造工具1750制造集成电路。元件制造的另外态样结合图18来揭露，该图为根据一些实施例的一IC制造系统1800及与其相关联的一IC制造流程的方块图。在一些实施例中，基于一布局图，使用制造系统1800制造以下中的至少一者：(A)一或多个半导体罩幕或(B)在半导体集成电路的一层中的至少一个元件。

图18为根据一些实施例的IC制造系统的方块图。在图18中，IC制造系统1800包括在与制造一IC元件1860有关的设计、开发及制造循环及/或服务中相互互动的实体，诸如，一设计室1820、一罩幕室1830及一IC制造商/制造厂(“晶圆厂”)1850。系统1800中的这些实体由一通信网络连接。在一些实施例中，该通信网络为一单一网络。在一些实施例中，该通信网络为多种不同网络，诸如，企业内部网络或网际网络。这些通信网络包括有线及/或无线通信通道。每一实体与其他实体中的一或多者互动，且将服务提供至其他实体中的一或多者及/或接收来自其他实体中的一或多者的服务。在一些实施例中，设计室1820、罩幕室1830及IC晶圆厂1850中的两个或更多个由一单一较大型公司拥有。在一些实施例中，设计室1820、罩幕室1830及IC晶圆厂1850中的两个或更多个共存于一共同设施中，且使用共同资源。

设计室(或设计团队)1820产生一IC设计布局图1822。IC设计布局图1822包括针对一IC元件1860设计的各种几何图案或IC布局图。这些几何图案对应于组成待制造的IC元件1860的各种元件的金属、氧化物或半导体层的图案。各种层组合以形成各种IC特征。举例而言，IC设计布局图1822的一部分包括待在一半导体基板(诸如，硅晶圆)及安置于该半导体基板上的各种金属层中形成的各种IC特征，诸如，活性区域、栅极电极、源极及漏极、层间互连的金属线或导通体及用于结合垫的开口。设计室1820实施一设计程序以形成IC设计布局图1822。该设计程序包括逻辑设计、实体设计或处所及路线中的一或多者。IC设计布局图1822呈现于具有几何图案的信息的一或多个数据文件中。举例而言，IC设计布局图1822可按一GDSII文件格式或DFII文件格式来表达。

罩幕室1830包括一数据准备1832及一罩幕制造1844。罩幕室1830使用IC设计布局图1822制造待用于根据IC设计布局图1822制造IC元件1860的各种层的一或多个罩幕1845。罩幕室1830执行罩幕数据准备1832，其中IC设计布局图1822经转译成一代表性数据文件(“representative data file；RDF”)。罩幕数据准备1832将RDF提供至罩幕制造1844。罩幕制造1844包括一罩幕写入器。罩幕写入器将RDF转换至在诸如罩幕(光罩)1845或半导体晶圆1853的基板上的影像。设计布局图1822由罩幕数据准备1832制造以遵照罩幕写入器的特定特性及/或IC晶圆厂1850的要求。在图18中，将罩幕数据准备1832及罩幕制造1844图示为分开的元件。在一些实施例中，罩幕数据准备1832与罩幕制造1844可共同地被称作罩幕数据准备。

在一些实施例中，罩幕数据准备1832包括一光学接近性校正(optical proximitycorrection；OPC)，该OPC使用微影增强技术来补偿影像误差，诸如，可自绕射、干涉、其他制程效应及类似者引起的误差。OPC调整IC设计布局图1822。在一些实施例中，罩幕数据准备1832包括另外解析度增强技术(resolution enhancement technique；RET)，诸如，偏轴照射、子解析度辅助特征、相转移罩幕、其他合适技术及类似者或其组合。在一些实施例中，亦使用反向微影技术(inverse lithography technology；ILT)，该反向微影技术将OPC作为一反向成像问题来处理。

在一些实施例中，罩幕数据准备1832包括一罩幕规则检查器(mask rulechecker；MRC)，该MRC通过一组遮罩建立规则检查已经历OPC中的处理程序的IC设计布局图1822(这些遮罩建立规则含有某些几何及/或连接性限制以确保充分裕度)，以考量半导体制造制程中的可变性，及类似者。在一些实施例中，MRC修改IC设计布局图1822以补偿在罩幕制造1844期间的限制，此可取消通过OPC执行的修改的部分以便符合罩幕建立规则。

在一些实施例中，罩幕数据准备1832包括微影制程检查(lithography processchecking；LPC)，该LPC模拟将由IC晶圆厂1850实施以制造IC元件1860的处理。LPC基于IC设计布局图1822模拟此处理，以创造模拟的制造的元件，诸如，IC元件1860。LPC模拟中的处理参数可包括与IC制造循环的各种制程相关联的参数、与用于制造IC的工具相关联的参数及/或制造制程的其他态样。LPC考量各种因素，诸如，航空影像对比度、焦点深度(“depthof focus；DOF”)、罩幕误差增强因数(“mask error enhancement factor；MEEF”)、其他合适因数及类似者或其组合。在一些实施例中，在一经模拟的制造的元件已通过LPC创造后，若经模拟的元件在形状上并不足够靠近而满足设计规则，则重复OPC及/或MRC以进一步改进IC设计布局图1822。

应理解，已为了清晰起见而简化了罩幕数据准备1832的以上描述。在一些实施例中，数据准备1832包括诸如逻辑运算(logic operation；LOP)的额外特征以根据制造规则修改IC设计布局图1822。另外，在数据准备1832期间应用于IC设计布局图1822的处理程序可按多种不同次序执行。

在罩幕数据准备1832后且在罩幕制造1844期间，基于修改的IC设计布局图1822制造一罩幕1845或一群罩幕1845。在一些实施例中，罩幕制造1844包括基于IC设计布局图1822执行一或多个微影曝露。在一些实施例中，使用一电子束(e束)或多个电子束的一机构来基于修改的IC设计布局图1822在一罩幕(光罩幕或光罩)1845上形成一图案。罩幕1845可按各种技术形成。在一些实施例中，罩幕1845是使用二进位技术形成。在一些实施例中，罩幕图案包括不透明区及透明区。用以曝露已涂布于晶圆上的影像敏感性材料层(例如，光阻)的诸如紫外线(ultraviolet；UV)束的辐射束受到不透明区域阻挡，且经由透明区域透射。在一个实例中，罩幕1845的二进位罩幕型式包括透明基板(例如，熔融石英)，及涂布于二进位罩幕的不透明区域中的不透明材料(例如，铬)。在另一实例中，罩幕1845是使用相转移技术形成。在罩幕1845的相转移罩幕(phase shift mask；PSM)型式中，形成于相转移罩幕上的图案中的各种特征用以具有恰当相位差以增强解析度及成像品质。在各种实例中，相转移罩幕可为衰减的PSM或交变PSM。由罩幕制造1844产生的罩幕用于多种制程中。举例而言，此(等)罩幕用于离子植入制程中以形成半导体晶圆1853中的各种掺杂的区域，用于蚀刻制程中以形成半导体晶圆1853中的各种蚀刻区域，及/或用于其他合适制程中。

IC晶圆厂1850包括晶圆制造1852。IC晶圆厂1850为IC制造企业，其包括用于多种不同IC产品的制造的一或多个制造设施。在一些实施例中，IC晶圆厂1850为半导体铸造厂。举例而言，可存在用于多个IC产品的前端制造的一制造设施(FEOL制造)，而第二制造设施可提供用于IC产品的互连及封装的后端制造(BEOL制造)，且第三制造设施可提供用于铸造厂企业的其他服务。

IC晶圆厂1850使用由罩幕室1830制造的罩幕1845来制造IC元件1860。因此，IC晶圆厂1850至少间接地使用IC设计布局图1822来制造IC元件1860。在一些实施例中，半导体晶圆1853是由IC晶圆厂1850使用罩幕1845形成IC元件1860来制造。在一些实施例中，IC制造包括至少间接地基于IC设计布局图1822来执行一或多个微影曝露。半导体晶圆1853包括一硅基板或具有形成于其上的材料层的其他恰当基板。半导体晶圆1853进一步包括各种掺杂的区域、介电特征、多级互连及类似者(在后续制造步骤形成)中的一或多者。

根据一些揭露的实施例，提供一种预测难以修复的设计规则检查违规的方法。该方法包括：通过多个电子电路置放布局训练一机器学习模型；由该机器学习模型预测一新电子电路置放布局的设计规则检查(design rule check；DRC)违规的修复率；基于该新电子电路置放布局的所述DRC违规的所述修复率识别所述DRC违规当中的难以修复(hard-to-fix；HTF)的DRC违规；及由一工程改变命令(engineering change order；ECO)工具修复所述DRC违规。

在一些实施例中，机器学习模型为数据丛聚机器学习模型。

在一些实施例中，数据丛聚机器学习模型为具有杂讯的基于密度的空间丛聚模型。

在一些实施例中，其中训练机器学习模型的步骤包含以下步骤：提取电子电路置放布局的多个特征组合；计算存在于电子电路置放布局上的设计规则检查违规的修复率；建立修复率与特征组合之间的关系。

在一些实施例中，特征组合中的每一者包含在设计规则检查违规丛集中的设计规则检查违规计数。

在一些实施例中，特征组合中的每一者包含在扩散设计规则检查违规与设计规则检查违规丛集框之间的距离。

在一些实施例中，特征组合中的每一者包含以下中的至少一者：前十个金属层的金属层密度、前十个金属层的非预设规则意识金属层密度、单元密度、接脚密度、高接脚单元计数、馈通净计数及垂直互连存取计数。

在一些实施例中，训练机器学习模型的步骤进一步包含正规化电子电路置放布局的特征组合。

在一些实施例中，预测新电子电路置放布局的设计规则检查违规的修复率的步骤包含以下步骤：提取新电子电路置放布局的特征组合；及基于新电子电路置放布局的特征组合及修复率与特征组合之间的经建立的关系预测设计规则检查违规的修复率。

在一些实施例中，预测新电子电路置放布局的设计规则检查违规的修复率的步骤包含以下步骤正规化新电子电路置放布局的特征组合。

在一些实施例中，其中基于新电子电路置放布局的设计规则检查违规的修复率识别难以修复的设计规则检查违规的步骤包含以下步骤：比较新电子电路置放布局的设计规则检查违规的修复率与临限值修复率；及当新电子电路置放布局的设计规则检查违规的修复率低于临限值修复率时，判定新电子电路置放布局的设计规则检查违规的修复率为难以修复的设计规则检查违规。

根据一些揭露的实施例，提供一种预测难以修复的设计规则检查违规的方法。该方法包括：通过多个电子电路置放布局训练一机器学习模型，该机器学习模型用以预测难以修复(hard-to-fix；HTF)的设计规则检查(design rule check；DRC)违规，该多个电子电路置放布局的信息储存于一数据库中；提取一新电子电路置放布局的一特征组合；计算存在于该新电子电路置放布局上的DRC违规的修复率；比较该特征组合与对应于该多个电子电路置放布局的现有特征组合；及当该特征组合新时，将该新电子电路置放布局的信息添加至该数据库。

在一些实施例中，方法进一步包含若特征组合为现有特征组合中的一者，则将修复率与多个现有修复率比较。

在一些实施例中，方法进一步包含以下步骤：若修复率类似于现有修复率，则丢弃新电子电路置放布局的信息；及若修复率与现有修复率不类似，则报告冲突通知。

在一些实施例中，其中机器学习模型为一数据丛聚机器学习模型。

在一些实施例中，其中数据丛聚机器学习模型为具有杂讯的基于密度的空间丛聚模型。

根据另外揭露的实施例，提供一种预测难以修复的设计规则检查违规的系统。该系统包括一难以修复(hard-to-fix；HTF)的设计规则检查(design rule check；DRC)违规预测平台及一工程改变命令(engineering change order；ECO)工具。该难以修复(hard-to-fix；HTF)的设计规则检查(design rule check；DRC)违规预测平台包括一记忆体及一处理器。该记忆体用以储存数据及处理指令。该处理器用以执行所述处理指令以使该HTFDRC违规预测平台：通过多个电子电路置放布局训练一机器学习模型；由该机器学习模型预测一新电子电路置放布局的DRC违规的修复率；及基于该新电子电路置放布局的所述DRC违规的所述修复率识别HTF DRC违规。该ECO工具用以修复所述HTF DRC违规。

在一些实施例中，机器学习模型为具有杂讯的基于密度的空间丛聚模型。

在一些实施例中，训练机器学习模型的步骤包含以下步骤：提取电子电路置放布局的多个特征组合；计算存在于电子电路置放布局上的设计规则检查违规的修复率；建立存在于电子电路置放布局上的设计规则检查违规的修复率与特征组合之间的关系。

在一些实施例中，预测新电子电路置放布局的设计规则检查违规的修复率的步骤包含以下步骤：提取新电子电路置放布局的特征组合；及基于新电子电路置放布局的特征组合及修复率与特征组合之间的建立的关系预测设计规则检查违规的修复率。

本揭露内容概括了各种实施例，使得熟悉此项技术者可更好地理解本揭露内容的态样。熟悉此项技术者应了解，其可易于将本揭露内容用作一基础，该基础用于设计或修改其他处理程序及结构以用于实行相同目的及/或达成本文中介绍的实施例的相同优势。熟悉此项技术者亦应认识到，这些等效构造不脱离本揭露内容的精神及范畴，且在不脱离本揭露内容的精神及范畴的情况下，其可进行各种改变、取代及更改。

Claims (10)

1.一种预测难以修复的设计规则检查违规的方法，其特征在于，包含以下步骤：

通过多个电子电路置放布局训练一机器学习模型；

由该机器学习模型预测一新电子电路置放布局的多个设计规则检查违规的多个修复率；

基于该新电子电路置放布局的所述多个设计规则检查违规的所述多个修复率，识别所述多个设计规则检查违规当中的多个难以修复的设计规则检查违规；及

由一工程改变命令工具修复所述多个设计规则检查违规。

2.根据权利要求1所述的预测难以修复的设计规则检查违规的方法，其中训练该机器学习模型的步骤包含以下步骤：

提取所述多个电子电路置放布局的多个特征组合；

计算存在于所述多个电子电路置放布局上的设计规则检查违规的修复率；以及

建立所述多个修复率与所述多个特征组合之间的一关系。

3.根据权利要求2所述的预测难以修复的设计规则检查违规的方法，其中所述多个特征组合中的每一者包含在一设计规则检查违规丛集中的一设计规则检查违规计数。

4.根据权利要求2所述的预测难以修复的设计规则检查违规的方法，其中所述多个特征组合中的每一者包含在一扩散设计规则检查违规与一设计规则检查违规丛集框之间的一距离。

5.根据权利要求2所述的预测难以修复的设计规则检查违规的方法，其中所述多个特征组合中的每一者包含以下中的至少一者：

前十个金属层的金属层密度；

前十个金属层的非预设规则意识金属层密度；

一单元密度；

一接脚密度；

一高接脚单元计数；

一馈通净计数；及

一垂直互连存取计数。

6.根据权利要求2所述的预测难以修复的设计规则检查违规的方法，其中训练该机器学习模型的步骤进一步包含以下步骤：

正规化所述多个电子电路置放布局的所述多个特征组合。

7.根据权利要求2所述的预测难以修复的设计规则检查违规的方法，其中预测该新电子电路置放布局的所述多个设计规则检查违规的所述多个修复率的步骤包含以下步骤：

提取该新电子电路置放布局的一特征组合；及

基于该新电子电路置放布局的该特征组合及所述多个修复率与所述多个特征组合之间的经建立的该关系预测所述多个设计规则检查违规的所述多个修复率。

8.根据权利要求1所述的预测难以修复的设计规则检查违规的方法，其中基于该新电子电路置放布局的所述多个设计规则检查违规的所述多个修复率识别所述多个难以修复的设计规则检查违规的步骤包含以下步骤：

比较该新电子电路置放布局的所述多个设计规则检查违规的所述多个修复率与一临限值修复率；及

当该新电子电路置放布局的所述多个设计规则检查违规的所述多个修复率低于该临限值修复率时，判定该新电子电路置放布局的所述多个设计规则检查违规的所述多个修复率为所述多个难以修复的设计规则检查违规。

9.一种预测难以修复的设计规则检查违规的方法，其特征在于，包含以下步骤：

通过多个电子电路置放布局训练一机器学习模型，该机器学习模型用以预测多个难以修复的设计规则检查违规，所述多个电子电路置放布局的信息储存于一数据库中；

提取一新电子电路置放布局的一特征组合；

计算存在于该新电子电路置放布局上的多个设计规则检查违规的多个修复率；

比较该特征组合与对应于所述多个电子电路置放布局的现有特征组合；及

当该特征组合是新的时，将该新电子电路置放布局的信息添加至该数据库。

10.一种预测难以修复的设计规则检查违规的系统，其特征在于，包含：

一难以修复的设计规则检查违规预测平台，该平台包含一记忆体及一处理器，其中该记忆体用以储存数据及处理指令，且其中该处理器用以执行所述处理指令以使该难以修复的设计规则检查违规预测平台：

通过多个电子电路置放布局训练一机器学习模型；

由该机器学习模型预测一新电子电路置放布局的多个设计规则检查违规的多个修复率；及

基于该新电子电路置放布局的所述多个设计规则检查违规的所述多个修复率识别该难以修复的设计规则检查违规；及

一工程改变命令工具，该工具用以修复所述多个该难以修复的设计规则检查违规。

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