JP2001142915A - 設計データ処理方法及び記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 ＬＳＩ（Large Scale Integrated Circuit）
を階層毎に、マクロ単位で設計するときの設計データ処
理方法及び記録媒体に関し、レイアウトを容易かつ確実
に行える設計データ処理方法及び記録媒体を提供するこ
とを目的とする。 【解決手段】 下位階層のレイアウト表示時に上位階層
の配線を参照可能とする。また、メタル密度ルールを守
るため、太い配線は分割して配線する。さらに、メタル
密度ルールを守りため、配線幅に応じたスペーシングを
設定する。また、電源やクロックなどの太い配線を配置
した後にメタル密度ルールチェックを行い、配線禁止領
域を設定し、他の配線を行うようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は設計データ処理方法
及び記録媒体に係り、特に、ＬＳＩ（Large Scale Inte
grated Circuit）を階層毎に、マクロ単位で設計すると
きの設計データ処理方法及び記録媒体に関する。近年、
ＬＳＩの設計はマクロ化を行いながら階層的にレイアウ
トを行う手法が一般に行われている。このようなレイア
ウト手法では、マクロ間、階層間のレイアウトが認識し
にくい。よって、マクロ間、階層間のレイアウトを効率
的に認識できるレイアウト手法が望まれていた。

【０００２】

【従来の技術】従来の階層的レイアウト手法では、下位
階層から順に設計を行うのが通常であった。このため、
上位階層と下位階層とで同じ配線層を共有する場合に
は、ボトムアップにレイアウト手法を可能としていた。
ボトムアップのレイアウト手法とは、下位階層のレイア
ウトを上位階層で参照してレイアウトを行う手法であ
る。

【０００３】従来の階層的レイアウト手法では、上位階
層と下位階層が同じ配線を共有しないように制約されて
いた。図１は、従来のマクロ間の配線方法の一例を説明
するための図を示す。従来のある階層Ｌn のレイアウト
構造１は、マクロブロックＢ1 〜Ｂ8 から構成される。
ここで、マクロブロックＢ1 とマクロブロックＢ2 とを
接続する場合には、レイアウト上の制約により図１に示
すようにマクロブロックＢ3 を避けて配線２が配置され
ていた。

【０００４】また、従来の階層的レイアウト手法では、
下位階層のレイアウトを上位階層に見せていときには、
下位階層には、配線を禁止していた。ただし、マクロブ
ロックを外部と接続するための端子部分だけを配線可能
としていた。図２は、従来のマクロ端子の表示の一例を
説明するための図である。上位階層Ｌn は、マクロブロ
ックＢ0 を有する。マクロブロックＢ0 は、マクロブロ
ックＢ1 〜Ｂ4 から構成される。下位階層Ｌn-1 は、上
位階層Ｌn のマクロブロックＢ0 の周囲に外部との接続
を行う配線３−１〜３−８が形成されている。

【０００５】このとき、上位階層Ｌn では、下位階層Ｌ
n-1 に対して配線は禁止されている。ただし、配線３−
１〜３−８には外部からの配線が接続されるので、上位
階層Ｌn の配線３−１〜３−８に対応する部分は、端子
Ｔ1 〜Ｔ8 が表示される。なお、端子Ｔ1 〜Ｔ8 の部分
だけ配線が許可される。さらに、従来の階層的レイアウ
ト手法では、半導体の特性によりメタル密度の制約があ
った。メタル密度の制約は、配線などのメタルがレイア
ウトされる場合、所定の面積にメタル部分に占める割合
が所定の割合以下となるようにするという制約である。
この制約をチェックするため、階層的レイアウト手法で
は、メタル密度ルールチェックが実行される。

【０００６】図３は、従来のメタル密度ルールチェック
の方法を説明するための図を示す。メタル密度ルールチ
ェックでは、まず、レイアウト領域４を所定の面積Ｓ0
の複数の領域Ａ11〜Ａmnに分割される。次に、領域Ａ11
〜Ａmnから一つの領域を順次に抽出して、配線Ｌ1 、Ｌ
2 、Ｌ3 のうち抽出された領域に含まれるメタル部分の
面積を求める。

【０００７】次に、各領域中に占めるメタル部分の割合
であるメタル密度を求める。例えば、領域Ａ22では
｛（Ｗ1 ＋Ｗ2 ）／Ｓ0 ｝×１００〔％〕、領域Ａm1で
は｛（Ｗ3 ＋Ｗ4 ）／Ｓ0 ｝×１００〔％〕で求められ
る。メタル密度ルールでは、メタル密度を例えば８０％
以下にするように規制している。メタル密度が８０％以
上になると、メタル密度エラーとされ、レイアウトの修
正が要求されることになる。

【０００８】このとき、レイアウト時には、メタル密度
ルールは認識できなかった。さらに、従来のレイアウト
方法では、平行線路長をチェックしていた。平行線路長
チェックは、ノイズエラーを検出するためのチェックで
ある。図４は、従来の平行長チェックの方法を説明する
ための図を示す。図４で配線５−１は、マクロブロック
Ｂ1 とマクロブロックＢ2 とを接続する配線である。配
線５−２は、マクロブロックＢ1 とマクロブロックＢ3
とを接続する配線である。

【０００９】平行線路長チェックは、配線５−１と配線
５−２とが平行になる区間Ｌ1 を検出し、所定の線路長
以上ある場合には、隣接する線路からのノイズの量が規
定値以上になると判断して、ノイズエラーと判断する。

【００１０】

【発明が解決しようとする課題】しかるに、従来のレイ
アウト手法では、下位階層のレイアウトを上位階層で参
照するボトムアップによるレイアウトが主流であったた
め、上位階層作成後、下位階層を修正する場合に、上位
階層の配線などを参照できず、レイアウトの効率が良く
ないなどの問題点があった。

【００１１】また、従来のレイアウト手法では、マクロ
ブロックの周囲は配線禁止として外部との接続を行う部
分だけ端子を表示し、周囲の配線は表示されていなかっ
たため、マクロブロックの周囲に配線を行った場合に、
マクロブロック内部の配線との間隔を考慮することがで
きず、配線同士の影響を考慮した配線を行えないなどの
問題点があった。

【００１２】また、近年、配線の密度が高くなり、メタ
ル密度ルールがシビアになっている。しかし、従来のメ
タル密度チェックは全配線後に行われるため、配線時に
メタル密度ルールを考慮した配線は行えず、レイアウト
の効率が悪い等の問題点があった。さらに、従来ノイズ
エラーの検出は、平行線路長により決定したため、実際
にノイズエラーとならない配線までノイズエラーとして
検出される。よって、ノイズエラーとなった配線を設計
者がチェックし直してノイズエラーからの救済を行う必
要があり、レイアウトに多大な労力と時間を要する等の
問題点があった。

【００１３】また、従来はマクロブロックに空きスペー
スがあっても、マクロブロック内は他のマクロブロック
を配置できなかったので、不要なスペースとして残って
しまい、高集積化の妨げとなっていた。本発明は上記の
点に鑑みてなされたもので、レイアウトを容易かつ確実
に行える設計データ処理方法及び記録媒体を提供するこ
とを目的とする。

【００１４】

【課題を解決するための手段】本発明の請求項１、３
は、所定の階層の第１の設計データを取得し、第１の設
計データより上位の階層の第２の設計データを取得し、
第２の設計データを第１の設計データに合成させる。本
発明によれば、下位の階層に上位の階層のデータを表示
できる。

【００１５】請求項２、４は、所定のブロックの所定の
階層の第１の設計データ及び第１の設計データより下位
の階層の第２の設計データを取得し、第２の取得データ
のブロック周縁部のデータを表示させるとともに、配線
禁止領域に設定する。 本発明によれば、ブロック周囲
の配線が表示されるので、ブロック外部に配線する際
に、ブロック内部の配線を認識しつつ、配線することが
できるので、配線ルールに則した配線を行える。

【００１６】

【発明の実施の形態】図５は、本発明の一実施例のブロ
ック構成図を示す。本実施例の設計データ処理装置１０
０は、入力装置１０１、処理装置１０２、表示装置１０
３、記憶装置１０４から構成される。入力装置１０１
は、キーボード、マウスなどから構成される。入力装置
１０１を操作することによりレイアウトが行われる。

【００１７】処理装置１０２は、入力装置１０１からの
指示に応じて記憶装置１０４から設計データを読み出
し、レイアウトを変更するとともに、表示装置１０３に
表示する。記憶装置１０４は、ハードディスクから構成
され、設計データ、及び後述する設計データ処理プログ
ラムが記憶される。表示装置１０３は、レイアウトなど
を表示する。

【００１８】次に、設計データ処理プログラムについて
説明する。まず、アップボトム表示時の動作について説
明する。図６は本発明の一実施例のアップボトム表示時
の処理フローチャートを示す。処理装置１０２は、アッ
プボトム表示時には図６に示すステップＳ１−１〜Ｓ１
−５を実行する。ステップＳ１−１は、アップボトム表
示指示の入力を判定する。ステップＳ１−１で、アップ
ボトム表示指示が入力されると、ステップＳ１−２が実
行される。ステップＳ１−２は、指定された階層の設計
データを取得する。ステップＳ１−２で、指定された階
層の設計データが取得されると、次に、ステップＳ１−
３が実行される。ステップＳ１−３は、上位の階層の配
線データを取得する。

【００１９】ステップＳ１−４は、取得した上位階層の
配線データを下位階層に設定する。ステップＳ１−５
は、ステップＳ１−４で上位階層の配線データが設定さ
れた下位階層データを表示する。図７は本発明の一実施
例のアップボトム表示時の処理フローチャートを示す。
レイアウト構造１１０は、階層Ｌ1 〜Ｌn から構成され
る。階層Ｌn-1 は、マクロブロックＢ1 〜Ｂ8 から構成
される。

【００２０】階層Ｌn は、階層Ｌn-1 の上位階層であ
り、階層Ｌn-1 のマクロブロックＢ1とマクロブロック
Ｂ2 とを接続する配線１１１が形成されている。配線１
１１は、下位階層n-1 のマクロブロックＢ3 の上を横架
するように配置されている。本実施例では、下位階層Ｌ
n-1 のレイアウトが行われる際に、上位階層Ｌn の配線
１１１がアップボトムにレイアウト表示される。

【００２１】次に、ボトムアップでレイアウトを表示す
るときの動作について説明する。図８は、本発明の一実
施例の階層表示時の処理フローチャートを示す。ステッ
プＳ２−１は、下位階層を表示するか否かの指示を判定
する。ステップＳ１−１で、下位階層を表示する旨の指
示があると、ステップＳ２−２で下位階層を上位階層と
ともに表示する。

【００２２】ステップＳ２−３は、配線指示の有無を判
定する。ステップＳ２−３で、配線指示があると、ステ
ップＳ２−４で、配線の指示のあった階層は、全面的に
配線禁止か否かを判定する。ステップＳ２−４で、全面
的に配線が禁止されているときには、ステップＳ２−５
で配線を禁止する。

【００２３】また、ステップＳ２−４で、全面的に配線
が禁止されていないときには、次に、ステップＳ２−６
で、配線指示位置がパターン上か否かを判定する。ステ
ップＳ２−６で、配線指示位置がパターン上のときに
は、ステップＳ２−５で配線が禁止される。また、ステ
ップＳ２−６で、配線指示位置がパターン上でなけれ
ば、次にステップＳ２−７で配線指示位置がマクロブロ
ックの周縁部か否かを判定する。なお、周縁部は、マク
ロブロックの端部から予め決められ距離の領域を示す。

【００２４】ステップＳ２−７で配線指示位置がマクロ
ブロックの周縁部のときには、ステップＳ２−５で配線
が禁止される。また、ステップＳ２−７で配線指示位置
がマクロブロックの周縁部ではないときには、ステップ
Ｓ２−８で配線を許可する。図９は、本発明の一実施例
の階層表示時の動作説明図を示す。階層Ｌ3 は上位階
層、階層Ｌ2 、Ｌ1 は下位階層を示す。下位階層Ｌ2
は、前面配線禁止とされている。よって、階層Ｌ2 に
は、配線は許可されない。

【００２５】また、階層Ｌ1 は、パターン上のみ配線が
禁止されている。よって、階層Ｌ1には、パターンＰ0
及び周縁部Ｐ1 上を除いて配線１２１は許可される。こ
のとき、周縁部Ｐ1 は、端部から所定距離ｄ0 までの領
域を示す。なお、この周縁部Ｐ1 には、階層Ｌ1 、Ｌ2
の配線がレイアウトされる。周縁部Ｐ1 に階層Ｌ1 、Ｌ
2 の配線をレイアウトすることにより、マクロブロック
Ｂ0 の周囲の配線に配線を行う場合に、マクロブロック
Ｂ0 内の配線を考慮して配線を行うことができる。よっ
て、マクロブロックＢ0 内の配線とのスペーシングを確
保することができる。

【００２６】次に、配線時の動作について説明する。図
１０は、本発明の一実施例の配線時の処理フローチャー
トを示す。ステップＳ３−１は、配線指示の有無を判断
する。ステップＳ３−１で、配線指示があると、次に、
ステップＳ３−２で配線幅が所定の幅Ｗ0 以上か否かを
判定する。幅Ｗ0 以上の配線は、クロックや電源の供給
ラインとして用いられる。

【００２７】ステップＳ３−２で、配線幅が所定の幅Ｗ
0 以上のときには、ステップＳ３−３で指示された配線
を複数の配線に分割したパターンを適用する。ステップ
Ｓ３−４は、ステップＳ３−３で適用された配線をレイ
アウトする。図１１は、本発明の一実施例の配線時の動
作説明図を示す。図１１（Ａ）は指定された配線１３
０、図１１（Ｂ）は適用される配線を示す。

【００２８】図１１（Ａ）に示すような幅Ｗ1 の配線１
３０が指定された場合には、図１１（Ｂ）に示すように
例えば、幅（Ｗ1 ／４）の４本の配線１３１〜１３４に
分割される。これにより、全体の配線幅はＷ2 （＞Ｗ1
）とされる。以上により、配線の密度を緩和できる。
よって、太い配線、一本で前述のメタル密度エラーが発
生することがない。

【００２９】次に、配線時の動作の変形例について説明
する。図１２は、本発明の一実施例の配線時の第１変形
例の処理フローチャートを示す。同図中、図１１と同一
ステップには同一符号を付し、その説明は省略する。本
変形例は、ステップＳ３−２で、指示された配線が幅Ｗ
0 以上のときには、次にステップＳ４−１で、隣接する
配線の幅が幅Ｗ10以上か否かを判定する。

【００３０】ステップＳ４−１で、隣接する配線の幅が
予め設定されたＷ10以上の場合には、ステップＳ４−２
で隣接する配線との間隔を所定以上の間隔に設定する。
図１３は、本発明の一実施例の配線時の第１変形例の動
作説明図を示す。図１３（Ａ）に示すように幅Ｗ10の配
線１４０の隣に間隔ｄ1 で幅Ｗ0 の配線１４１を配線す
る場合には、図１３（Ｂ）に示すように配線１４０と配
線１４１と間隔は、所定の間隔ｄ2 （＞ｄ1 ）とされ
る。

【００３１】本変形例によれば、配線の密度を緩和でき
る。よって、前述のメタル密度エラーが発生することが
ない。次に、配線時の動作の他の変形例について説明す
る。図１４は、本発明の一実施例の配線時の第２変形例
の処理フローチャートを示す。

【００３２】ステップＳ５−１は、幅Ｗ0 以上の配線が
終了したか否かを判定する。ステップＳ５−１で、幅Ｗ
0 以上の配線が終了した場合には、次に、ステップＳ５
−２で、配線の周囲に仮想配線が敷設される。仮想配線
は、信号を伝送する予め設定された幅Ｗ20の一般の配線
であり、仮想的に配置される配線である。ステップＳ５
−２で仮想配線が敷設された後、ステップＳ５−３で、
前述したメタル密度チェックが行われる。

【００３３】次に、ステップＳ５−４で、ステップＳ５
−３のメタル密度チェックによりメタル密度エラーとな
ったか否かが判定される。ステップＳ５−４で、メタル
密度エラーが発生すると、次にステップＳ５−５で、メ
タル密度エラーが発生しないための仮想配線の本数が計
算される。ステップＳ５−５で、メタル密度エラーが発
生しないための仮想配線の本数が計算されると、次にス
テップＳ５−６で、間引く仮想配線を決定する。ステッ
プＳ５−７は、ステップＳ５−６で決定された仮想配線
の部分を配線禁止領域に設定する。

【００３４】図１５は、本発明の一実施例の配線時の第
２実施例の動作説明図を示す。本変形例では、図１５
（Ａ）に示すように配線１５０を配線した後、図１５
（Ｂ）に示すように幅Ｗ20の仮想配線１５１〜１５４が
配置される。図１５（Ｂ）に示す領域Ａでメタル密度エ
ラーが発生すると、仮想配線１５２、１５３が間引かれ
る。仮想配線１５２、１５３に相当する部分１５５、１
５６が配線禁止領域として設定される。後に一般配線が
配置されたとき、配線禁止領域への配線は禁止される。

【００３５】以上により、一般配線がレイアウトされた
ときに、メタル密度エラーが発生することがなく、効率
よくレイアウトを行うことができる。次に、ノイズエラ
ーチェックについて説明する。図１６は、本発明の一実
施例のノイズエラーチェックの処理フローチャートを示
す。

【００３６】ステップＳ６−１は、配線を読み込む。次
に、ステップＳ６−２で、読み込まれた配線の平行区間
長を求める。ステップＳ６−３で、ステップＳ６−２で
求められた配線の平行区間長に応じてノイズＮ1 を算出
する。ノイズは、平行区間長に応じて大きくなる。ステ
ップＳ６−４でステップＳ６−３で検出されたノイズに
応じてノイズエラーが検出されたか否かを判定する。ス
テップＳ６−４で、ノイズエラーが発生しなければ、処
理を終了する。

【００３７】また、ステップＳ６−４で、ノイズエラー
が検出されば、次にステップＳ６−５で緩和係数を算出
する。緩和係数ｆは、 ｆ＝Ｆ（ΣＣ，Ｌ） ・・・（１） で求められる。なお、０＜ｆ＜＝１となる。式（１）に
おいてΣＣは、配線の総延長、Ｌはドライバからエラー
箇所までの配線長を示す。なお、関数Ｆ（ｘ，ｙ）は、
配線の総延長ΣＣ及びドライバからエラー箇所までの配
線長Ｌとノイズの関係から実験的に求められる関数であ
る。

【００３８】次に、ステップＳ６−６で、ステップＳ６
−３で求められたノイズＮ1 に緩和係数ｆを掛け算し、
ノイズＮ2 を求める。ノイズＮ2 は、 Ｎ2 ＝ｆ×Ｎ1 ・・・（２） で求められる。このとき、ノイズＮ2 は、ノイズＮ1 に
対してＮ2 ＜＝Ｎ1 の関係になる。

【００３９】次に、ステップＳ６−７で、ノイズＮ2 に
対してノイズエラーか否かが判定される。ステップＳ６
−７では、ノイズＮ2 を予め設定された値Ｎ0 と比較
し、ノイズＮ2 が予め設定された値Ｎ0 より大きけれ
ば、ノイズエラーであると判定される。ステップＳ６−
７で、ノイズエラーであると判定された場合には、ステ
ップＳ６−８で、ノイズエラーであると確定される。

【００４０】図１７、図１８は、本発明の一実施例のノ
イズエラーチェックの動作説明図を示す。図１７に示す
ようにマクロブロックＢ1 とマクロブロックＢ2 との間
に配線１６１がレイアウトされ、マクロブロックＢ3 と
マクロブロックＢ4 との間に配線１６２がレイアウトさ
れたとする。このとき、配線１６１と配線１６２とには
平行区間１６３が発生する。

【００４１】図１８において１７１、１７２は送信ドラ
イバ、１７３、１７４は受信ドライバを示す。図１８
（Ａ）に示すように平行区間１６３で配線１６１と配線
１６２とが互いに干渉してノイズが伝達される。このと
き、平行区間１６３が長いほど伝達されるノイズが大き
くなる。また、このとき、図１８（Ｂ）に示すように送
信ドライバ１７１、１７２付近に平行区間１６３がある
場合には、ドライバ１７１の出力信号が急峻に変化する
ので、ノイズが伝達し易くなる。また、図１８（Ｃ）に
示すように受信ドライバ１７３、１７４付近に平行区間
１６３がある場合には、配線１６１、１６２を伝送され
る間に波形が鈍るので、ノイズの影響が小さくなる。

【００４２】このように、平行区間１６３の長さだけで
なく、配線位置によって、ノイズの影響がことなる。緩
和係数ｆは、式（１）に示すように送信ドライバ１７
１、１７２からの距離Ｌを考慮して算出されている。よ
って、緩和係数ｆによりノイズの影響を正確に検出でき
るこのように、ノイズエラーが発生した平行線路に緩和
係数ｆを考慮することにより、ノイズエラーとなる配線
を減少させることができる。よって、効率のよい配線が
可能となる。

【００４３】次に、セル配置時の動作について説明す
る。図１９は、本発明の一実施例のセル配置時の処理フ
ローチャートを示す。ステップＳ７−１は、マクロブロ
ックのセル配置位置を読み込む。次に、ステップＳ７−
２でマクロブロック内のセル未配置領域を求める。次
に、ステップＳ７−３で、セル未配置領域をセル配置可
能領域に設定する。

【００４４】図２０は、本発明の一実施例のセル配置時
の動作説明図を示す。マクロブロックＢ1 は、セルＣ1
〜Ｃ3 、セル未配置領域Ｃ0 から構成される。マクロブ
ロックＢ1 のセル未配置領域Ｃ0 をセル配置可能領域に
設定することにより、他のマクロブロックＢ2 のセルＣ
4 を配置できる。このように他のマクロブロックＢ1 の
セル未配置領域Ｃ0 に他のマクロブロックＢ2 のセルＣ
4 を配置できるので、効率よくセルを配置できる。

【００４５】なお、本発明は上記実施例に限定されるも
のではない。また、本発明は以下に示す設計データ処理
方法を含む。本発明は、配線の設計データを作成すると
きの設計データ処理方法において、配線を配置すると
き、前記配線が所定のメタル密度以下となる設計データ
を作成する設計データ作成手順を有することを特徴とす
る。

【００４６】本発明によれば、配線の幅が所定の幅以上
の配線が配置されるときに、配線を所定のメタル密度以
下となるように設計データを作成する。本発明によれ
ば、メタル密度ルール違反を防止できる。さらに、本発
明は、設計データ作成手順で、複数の配線を所定の間隔
以上に配置することを特徴とする。

【００４７】本発明は、設計データ作成手順が、所望の
配線を配置する配線手順と、配線手順の後、予め設定さ
れた所定の配線を所定の間隔で配置し、配線の密度を検
出する配線密度検出手順と、配線密度検出手順の検出結
果に応じて他の配線の配置を規制する配線規制手順とを
含むることを特徴とする。本発明は、配線の設計データ
を作成するときの設計データ処理方法において、配線の
ノイズに応じて配線エラーを検出する第１のエラー検出
手順と、エラー検出手順の検出結果、エラーが検出され
た配線の配線状態に応じてノイズを緩和するノイズ緩和
手順と、ノイズ緩和手順のノイズに応じて配線エラーを
再検出する第２のエラー検出手順とを有することを特徴
とする。

【００４８】本発明によれば、配線エラーが検出された
場合でも、配線の状態がノイズが乗りにくい場合には、
配線エラーとされない。よって、配線エラーを減少させ
ることができる。本発明は、ブロックを組み合わせてレ
イアウトされた設計データ処理方法において、所定のブ
ロックの下位の階層のブロックレイアウトを参照するブ
ロックレイアウト参照手順と、下位の階層のブロックレ
イアウトからブロックが未配置の領域を検出する未配置
領域検出手順と、未配置領域に他のブロックを配置可能
な領域に設定するブロック配置領域設定手順とを有する
ことを特徴とする。

【００４９】本発明によれば、他のブロック上であって
もブロックが未配置のブロック上であれば、ブロックを
配置可能とすることにより、密度を向上させることがで
きる。

【００５０】

【発明の効果】上述の如く、本発明の請求項１、９、１
４によれば、下位の階層をレイアウトする際に上位の階
層のデータを参照できる等の特長を有する。また、本発
明の請求項２、１０、１５によれば、ブロック周囲の配
線が表示されるので、ブロック外部に配線する際に、ブ
ロック内部の配線を認識しつつ、配線することができる
ので、配線ルールに則した配線を行える等の特長を有す
る。

【００５１】さらに、本発明の請求項３、１１、１６に
よれば、メタル密度ルール違反を防止できる等の特長を
有する。本発明の請求項７、１２、１７によれば、配線
エラーが検出された場合でも、配線の状態がノイズが乗
りにくい場合には、配線エラーとされない。よって、配
線エラーを減少させることができる等の特長を有する。

【００５２】本発明の請求項８、１３、１８によれば、
他のブロック上であってもブロックが未配置のブロック
上であれば、ブロックを配置可能とすることにより、密
度を向上させることができる等の特長を有する。

【図面の簡単な説明】

【図１】従来のマクロ間の配線方法の一例を説明するた
めの図である。

【図２】従来のマクロ端子の表示の一例を説明するため
の図である。

【図３】従来のメタル密度ルールチェックの方法を説明
するための図である。

【図４】従来の平行長チェックの方法を説明するための
図である。

【図５】本発明の一実施例のブロック構成図である。

【図６】本発明の一実施例のマクロ表示時の処理フロー
チャートである。

【図７】本発明の一実施例のマクロ表示時の動作説明図
である。

【図８】本発明の一実施例の階層表示時の処理フローチ
ャートである。

【図９】本発明の一実施例の階層表示時の動作説明図で
ある。

【図１０】本発明の一実施例の配線時の処理フローチャ
ートである。

【図１１】本発明の一実施例の配線時の動作説明図であ
る。

【図１２】本発明の一実施例の配線時の第１変形例の処
理フローチャートである。

【図１３】本発明の一実施例の配線時の第１変形例の動
作説明図である。

【図１４】本発明の一実施例の配線時の第２変形例の処
理フローチャートである。

【図１５】本発明の一実施例の配線時の第２実施例の動
作説明図である。

【図１６】本発明の一実施例のノイズエラーチェックの
処理フローチャートである。

【図１７】本発明の一実施例のノイズエラーチェックの
動作説明図である。

【図１８】本発明の一実施例のノイズエラーチェックの
動作説明図である。

【図１９】本発明の一実施例のセル配置時の処理フロー
チャートである。

【図２０】本発明の一実施例のセル配置時の動作説明図
である。

【符号の説明】

１００ 設計データ処理装置 １０１ 入力装置 １０２ 処理装置 １０３ 表示装置 １０４ 記憶装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者 花密 宏晃 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 山下 良一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B046 AA08 BA06 JA01 5F064 DD04 DD13 EE09 EE14 EE45 HH10 HH12 HH14 HH15

Claims (4)

【特許請求の範囲】
1. 【請求項１】 階層的に構成された設計データを処理す
   る設計データ処理方法において、 所定の階層の第１の設計データを取得する第１の設計デ
   ータ取得手順と、 前記第１の設計データより上位の階層の第２の設計デー
   タを取得する第２の設計データ取得手順と、 前記第２の設計データを前記第１の設計データに合成す
   る階層合成手順とを有することを特徴とする設計データ
   処理方法。
2. 【請求項２】 設計データが複数の階層から構成される
   設計データ処理方法において、 前記複数のブロックのうち所定の階層の第１の設計デー
   タを取得する第１の設計データ取得手順と、 前記第１の設計データより下位の階層の第２の設計デー
   タを取得する第２の設計データ取得手順と、 前記第２の取得データのうち前記ブロックの周縁部を表
   示するとともに、配線禁止領域に設定する設定手順とを
   有することを特徴とする設計データ処理方法。
3. 【請求項３】 所定の階層の第１の設計データを取得さ
   せる第１の設計データ取得手順と、 前記第１の設計データより上位の階層の第２の設計デー
   タを取得させる第２の設計データ取得手順と、 前記第２の設計データを前記第１の設計データに合成さ
   せる階層合成手順とをコンピュータに実行させるプログ
   ラムが記憶されたコンピュータ読取可能な記録媒体。
4. 【請求項４】 複数のブロックの所定の階層に応じた第
   １の設計データを取得させる第１の設計データ取得手順
   と、 前記第１の設計データより下位の階層の第２の設計デー
   タを取得させる第２の設計データ取得手順と、 前記第２の取得データのうち前記ブロック周縁部を表示
   させるとともに、配線禁止領域に設定させる設定手順と
   をコンピュータに実行させるプログラムが記憶されたコ
   ンピュータ読取可能な記録媒体。