JP2936905B2 - レイアウト検証方法及びその装置 - Google Patents
レイアウト検証方法及びその装置Info
- Publication number
- JP2936905B2 JP2936905B2 JP4232103A JP23210392A JP2936905B2 JP 2936905 B2 JP2936905 B2 JP 2936905B2 JP 4232103 A JP4232103 A JP 4232103A JP 23210392 A JP23210392 A JP 23210392A JP 2936905 B2 JP2936905 B2 JP 2936905B2
- Authority
- JP
- Japan
- Prior art keywords
- layout
- data
- error
- design
- layer
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- Expired - Lifetime
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、レイアウト検証方法及
びその装置に関し、特にその実行結果のエラー情報の見
易さを考慮したレイアウト検証方法及びその装置に関す
るものである。
びその装置に関し、特にその実行結果のエラー情報の見
易さを考慮したレイアウト検証方法及びその装置に関す
るものである。
【０００２】
【従来の技術】半導体集積回路（ＬＳＩ）のレイアウト
設計においては、その設計規則が満たされていることを
検証する必要がある。これに対し、ＣＡＤプログラムを
中核としたレイアウト検証装置が各種開発されてきた。
設計においては、その設計規則が満たされていることを
検証する必要がある。これに対し、ＣＡＤプログラムを
中核としたレイアウト検証装置が各種開発されてきた。
【０００３】従来のレイアウト検証装置を図２に示す。
以下、図２をもとに、その処理手順について説明する。
まずオリジナルのレイアウトデータ２０に対して、設計
規則が満たされているかどうかを設計規則チェック手段
２１でチェックする。具体的には各拡散工程に対応する
すべてのレイヤーの図形情報に対し、それぞれのレイヤ
ー内で、あるいは２つのレイヤー間で、あらかじ設計基
準として与えられている各図形の最小幅、あるいは２つ
の図形の最小間隔等を確認する。ＬＳＩの莫大な図形情
報に対してこれらの処理を効率よく行うためのアルゴリ
ズムが現在までいくつも開発されているが、本発明は説
計規則チェックそのものより、チェック結果の見易さを
目的とするものであり、ここではこれ以上の詳細な説明
は省略する。
以下、図２をもとに、その処理手順について説明する。
まずオリジナルのレイアウトデータ２０に対して、設計
規則が満たされているかどうかを設計規則チェック手段
２１でチェックする。具体的には各拡散工程に対応する
すべてのレイヤーの図形情報に対し、それぞれのレイヤ
ー内で、あるいは２つのレイヤー間で、あらかじ設計基
準として与えられている各図形の最小幅、あるいは２つ
の図形の最小間隔等を確認する。ＬＳＩの莫大な図形情
報に対してこれらの処理を効率よく行うためのアルゴリ
ズムが現在までいくつも開発されているが、本発明は説
計規則チェックそのものより、チェック結果の見易さを
目的とするものであり、ここではこれ以上の詳細な説明
は省略する。
【０００４】次に上記チェック結果に対し、具体的なエ
ラー内容及び場所を示すエラーレポート２３が出力され
る。しかしながら、オリジナルのレイアウト上でどのよ
うにエラーが発生しているかを知るためには、別に図形
情報として出力されるエラーデータ２３を利用する。こ
のエラーデータ２３はオリジナルのレイアウトデータと
マージして重ね合わせたデータ２５をモニタ出力手段２
６によりモニタ出力する。その結果、オリジナルレイア
ウト上で具体的なエラー発生内容及び場所を知ることが
できる。
ラー内容及び場所を示すエラーレポート２３が出力され
る。しかしながら、オリジナルのレイアウト上でどのよ
うにエラーが発生しているかを知るためには、別に図形
情報として出力されるエラーデータ２３を利用する。こ
のエラーデータ２３はオリジナルのレイアウトデータと
マージして重ね合わせたデータ２５をモニタ出力手段２
６によりモニタ出力する。その結果、オリジナルレイア
ウト上で具体的なエラー発生内容及び場所を知ることが
できる。
【０００５】さてＬＳＩの設計においては、そのレイア
ウトデータは常に大規模なものになってくる。特にレイ
アウト設計の最終段階での全体のレイアウトデータに対
する検証において、もしエラーが発生した場合、それが
オリジナルのレイアウト上どのように発生しているかを
知るために上述した手続きを経ることになる。しかしな
がら、この場合チップレベルで出力されるエラーデータ
に対しチップレベルのレイアウトデータをマージしてモ
ニタ出力する必要がある。
ウトデータは常に大規模なものになってくる。特にレイ
アウト設計の最終段階での全体のレイアウトデータに対
する検証において、もしエラーが発生した場合、それが
オリジナルのレイアウト上どのように発生しているかを
知るために上述した手続きを経ることになる。しかしな
がら、この場合チップレベルで出力されるエラーデータ
に対しチップレベルのレイアウトデータをマージしてモ
ニタ出力する必要がある。
【０００６】
【発明が解決しようとする課題】上述した従来のレイア
ウト検証装置は、特にレイアウト設計の最終段階での全
体のレイアウトデータに対する検証においてエラーが発
生した場合、それがオリジナルのレイアウト上どのよう
に発生しているかを知るために、チップレベルのレイア
ウトデータ及びエラーデータをマージしてモニタ出力し
なければならず、このモニタ出力に要する多大な時間は
レイアウト検証期間の増加を招くという欠点がある。
ウト検証装置は、特にレイアウト設計の最終段階での全
体のレイアウトデータに対する検証においてエラーが発
生した場合、それがオリジナルのレイアウト上どのよう
に発生しているかを知るために、チップレベルのレイア
ウトデータ及びエラーデータをマージしてモニタ出力し
なければならず、このモニタ出力に要する多大な時間は
レイアウト検証期間の増加を招くという欠点がある。
【０００７】本発明の目的は、エラー情報の見易さを考
慮したレイアウト検証方法及びその装置を提供すること
にある。
慮したレイアウト検証方法及びその装置を提供すること
にある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るレイアウト検証方法は、半導体集積回
路のレイアウト設計の最終段階での全体のレイアウトデ
ータに対する検証を行うレイアウト検証方法において、
エラーが発生した場合、そのエラーがオリジナルのレイ
アウト上どのように発生しているかを知るために、チッ
プレベルのレイアウトデータ及びエラーデータをマージ
したデータを各エラー項目毎に局所的に切り出して、こ
れをモニタ出力するものである。
め、本発明に係るレイアウト検証方法は、半導体集積回
路のレイアウト設計の最終段階での全体のレイアウトデ
ータに対する検証を行うレイアウト検証方法において、
エラーが発生した場合、そのエラーがオリジナルのレイ
アウト上どのように発生しているかを知るために、チッ
プレベルのレイアウトデータ及びエラーデータをマージ
したデータを各エラー項目毎に局所的に切り出して、こ
れをモニタ出力するものである。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るレイアウト検証方法は、半導体集積回
路のレイアウト設計の最終段階での全体のレイアウトデ
ータに対する検証を行うレイアウト検証方法において、
エラーが発生した場合、そのエラーがオリジナルのレイ
アウト上どのように発生しているかを知るために、エラ
ーが発生している近傍を定義するレイヤと、マージされ
たレイアウト及びエラーデータの各レイヤとのＡＮＤ演
算を行い、各エラー項目に対して重ね合わされたデータ
を局所的に切り出すものである。
め、本発明に係るレイアウト検証方法は、半導体集積回
路のレイアウト設計の最終段階での全体のレイアウトデ
ータに対する検証を行うレイアウト検証方法において、
エラーが発生した場合、そのエラーがオリジナルのレイ
アウト上どのように発生しているかを知るために、エラ
ーが発生している近傍を定義するレイヤと、マージされ
たレイアウト及びエラーデータの各レイヤとのＡＮＤ演
算を行い、各エラー項目に対して重ね合わされたデータ
を局所的に切り出すものである。
【００１０】また、本発明に係るレイアウト検証装置
は、設計規則チェック手段と、重合手段と、モニタ出力
手段と、切出手段とを有し、半導体集積回路のレイアウ
ト設計の最終段階での全体のレイアウトデータに対する
検証を行うレイアウト検証装置であって、設計規則チェ
ック手段は、半導体集積回路のレイアウトデータに対し
て予め設計基準として与えられる複数種の寸法尺度が満
たされているかどうかをチェックするものであり、重合
手段は、前記チェックの結果、発生するエラーデータと
前記レイアウトデータを重ね合わせるものであり、モニ
タ出力手段は、前記重ね合わされたデータをモニタ出力
するものであり、切出手段は、前記モニタ出力に先立
ち、エラーが発生している近傍を定義するレイヤと、マ
ージされたレイアウト及びエラーデータの各レイヤとの
ＡＮＤ演算を行い、各エラー項目に対して重ね合わされ
たデータ局所的に切り出すものである。
は、設計規則チェック手段と、重合手段と、モニタ出力
手段と、切出手段とを有し、半導体集積回路のレイアウ
ト設計の最終段階での全体のレイアウトデータに対する
検証を行うレイアウト検証装置であって、設計規則チェ
ック手段は、半導体集積回路のレイアウトデータに対し
て予め設計基準として与えられる複数種の寸法尺度が満
たされているかどうかをチェックするものであり、重合
手段は、前記チェックの結果、発生するエラーデータと
前記レイアウトデータを重ね合わせるものであり、モニ
タ出力手段は、前記重ね合わされたデータをモニタ出力
するものであり、切出手段は、前記モニタ出力に先立
ち、エラーが発生している近傍を定義するレイヤと、マ
ージされたレイアウト及びエラーデータの各レイヤとの
ＡＮＤ演算を行い、各エラー項目に対して重ね合わされ
たデータ局所的に切り出すものである。
【００１１】
【実施例】以下、本発明の一実施例を図により説明す
る。図１は、本発明の一実施例を示す構成図である。
る。図１は、本発明の一実施例を示す構成図である。
【００１２】図１において、本発明に係るレイアウト検
証装置は、半導体集積回路のレイアウトデータに対して
設計基準として与えられる複数種の寸法尺度が満たされ
ているかどうかをチェックする設計規則チェック手段１
２と、前記チェックの結果発生するエラーデータと前記
レイアウトデータを重ね合わせる重合手段１６と、前記
重ね合わされたデータをモニタ出力するモニタ出力手段
１９と、前記モニタ出力に先立ち、各エラー項目に対し
て前記重ね合わされたデータを局所的に切り出す手段１
７とを有している。
証装置は、半導体集積回路のレイアウトデータに対して
設計基準として与えられる複数種の寸法尺度が満たされ
ているかどうかをチェックする設計規則チェック手段１
２と、前記チェックの結果発生するエラーデータと前記
レイアウトデータを重ね合わせる重合手段１６と、前記
重ね合わされたデータをモニタ出力するモニタ出力手段
１９と、前記モニタ出力に先立ち、各エラー項目に対し
て前記重ね合わされたデータを局所的に切り出す手段１
７とを有している。
【００１３】まずオリジナルのレイアウトデータ１１に
対して、設計規則が満たされているかどうかを設計規則
チェック手段１２でチェックする。次に、上記チェック
結果に対し、具体的なエラー内容及び場所を示すエラー
レポート１３及び図形情報のエラーデータ１４が出力す
る。
対して、設計規則が満たされているかどうかを設計規則
チェック手段１２でチェックする。次に、上記チェック
結果に対し、具体的なエラー内容及び場所を示すエラー
レポート１３及び図形情報のエラーデータ１４が出力す
る。
【００１４】次にオリジナルのレイアウト上でどのよう
にエラーが発生しているかを知るために、上記エラーデ
ータとオリジナルのレイアウトデータとを図形情報マー
ジ手段１５によりマージして、これらを重合手段１６で
重ね合わせる。以上の処理は従来例と全く同じである。
にエラーが発生しているかを知るために、上記エラーデ
ータとオリジナルのレイアウトデータとを図形情報マー
ジ手段１５によりマージして、これらを重合手段１６で
重ね合わせる。以上の処理は従来例と全く同じである。
【００１５】さて次に本実施例では各エラー項目毎に上
記マージされたレイアウト及びエラーデータについて切
出手段１７で切り出しを行う。これを図３を用いてより
詳細に説明する。図３において例えば（Ａ）のようにオ
リジナルのレイアウトデータ上の座標（Ｘ０，Ｙ０）に
最小間隔エラーが発生しているものとする。このとき以
下に示す手順で、本座標（Ｘ０，Ｙ０）を中心とする一
辺が２Ｄの領域を切り出すことができる。例えばＤは１
００μ程度の値とする。 Ｘ０−Ｄ＜Ｘ＜Ｘ０＋Ｄ，Ｙ０−Ｄ＜Ｙ＜Ｙ０＋Ｄ
を満たす領域のみ１、他は０であるようなレイヤを定義
する。 上記マージされたレイアウト及びエラーデータの各
レイヤについて、で定義したレイヤとのＡＮＤ演算を
行う。
記マージされたレイアウト及びエラーデータについて切
出手段１７で切り出しを行う。これを図３を用いてより
詳細に説明する。図３において例えば（Ａ）のようにオ
リジナルのレイアウトデータ上の座標（Ｘ０，Ｙ０）に
最小間隔エラーが発生しているものとする。このとき以
下に示す手順で、本座標（Ｘ０，Ｙ０）を中心とする一
辺が２Ｄの領域を切り出すことができる。例えばＤは１
００μ程度の値とする。 Ｘ０−Ｄ＜Ｘ＜Ｘ０＋Ｄ，Ｙ０−Ｄ＜Ｙ＜Ｙ０＋Ｄ
を満たす領域のみ１、他は０であるようなレイヤを定義
する。 上記マージされたレイアウト及びエラーデータの各
レイヤについて、で定義したレイヤとのＡＮＤ演算を
行う。
【００１６】最後に、各エラー項目に対して上記のごと
く切り出された局所的なレイアウトおよびエラーデータ
１８を、モニタ出力手段１９でモニタ出力することによ
り、それがオリジナルのレイアウト上どのように発生し
ているかを知ることができる。
く切り出された局所的なレイアウトおよびエラーデータ
１８を、モニタ出力手段１９でモニタ出力することによ
り、それがオリジナルのレイアウト上どのように発生し
ているかを知ることができる。
【００１７】特にこの場合、モニタ出力の対象となるレ
イアウト及びエラーデータの規模は従来の場合と比較し
て格段に小さくなっており、その結果レイアウト検証に
要する期間の大幅な短縮を図ることができるのは明らか
である。
イアウト及びエラーデータの規模は従来の場合と比較し
て格段に小さくなっており、その結果レイアウト検証に
要する期間の大幅な短縮を図ることができるのは明らか
である。
【００１８】
【発明の効果】以上説明したように本発明は、特にレイ
アウト設計の最終段階での全体のレイアウトデータに対
する検証においてエラーが発生した場合、それがオリジ
ナルのレイアウト上どのように発生しているかを知るた
めに、チップレベルのレイアウトデータ及びエラーデー
タをマージしたデータを各エラー項目毎に局所的に切り
出しモニタ出力することにより、これに要する時間を短
縮し、レイアウト検証に要する期間の短縮を図ることが
できる効果がある。
アウト設計の最終段階での全体のレイアウトデータに対
する検証においてエラーが発生した場合、それがオリジ
ナルのレイアウト上どのように発生しているかを知るた
めに、チップレベルのレイアウトデータ及びエラーデー
タをマージしたデータを各エラー項目毎に局所的に切り
出しモニタ出力することにより、これに要する時間を短
縮し、レイアウト検証に要する期間の短縮を図ることが
できる効果がある。
【図１】本発明の一実施例を示す構成図である。
【図２】従来例を示す構成図である。
【図３】レイアウト及びエラーデータの例を示す図であ
る。
る。
１２ 設計規則チェック手段 １５ 図形情報マージ手段 １６ 重合手段 １７ 切出手段 １９ モニタ出力手段
Claims (2)
- 【請求項１】 半導体集積回路のレイアウト設計の最終
段階での全体のレイアウトデータに対する検証を行うレ
イアウト検証方法において、 エラーが発生した場合、そのエラーがオリジナルのレイ
アウト上どのように発生しているかを知るために、エラ
ーが発生している近傍を定義するレイヤと、マージされ
たレイアウト及びエラーデータの各レイヤとのＡＮＤ演
算を行い、各エラー項目に対して重ね合わされたデータ
を局所的に切り出すことを特徴とするレイアウト検証方
法。 - 【請求項２】 設計規則チェック手段と、重合手段と、
モニタ出力手段と、切出手段とを有し、半導体集積回路
のレイアウト設計の最終段階での全体のレイアウトデー
タに対する検証を行うレイアウト検証装置であって、 設計規則チェック手段は、半導体集積回路のレイアウト
データに対して予め設計基準として与えられる複数種の
寸法尺度が満たされているかどうかをチェックするもの
であり、 重合手段は、前記チェックの結果、発生するエラーデー
タと前記レイアウトデータを重ね合わせるものであり、 モニタ出力手段は、前記重ね合わされたデータをモニタ
出力するものであり、 切出手段は、前記モニタ出力に先立ち、エラーが発生し
ている近傍を定義するレイヤと、マージされたレイアウ
ト及びエラーデータの各レイヤとのＡＮＤ演算を行い、
各エラー項目に対して重ね合わされたデータ局所的に切
り出すものであることを特徴とするレイアウト検証装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4232103A JP2936905B2 (ja) | 1992-08-31 | 1992-08-31 | レイアウト検証方法及びその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4232103A JP2936905B2 (ja) | 1992-08-31 | 1992-08-31 | レイアウト検証方法及びその装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0683906A JPH0683906A (ja) | 1994-03-25 |
| JP2936905B2 true JP2936905B2 (ja) | 1999-08-23 |
Family
ID=16934058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4232103A Expired - Lifetime JP2936905B2 (ja) | 1992-08-31 | 1992-08-31 | レイアウト検証方法及びその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2936905B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6269472B1 (en) * | 1996-02-27 | 2001-07-31 | Lsi Logic Corporation | Optical proximity correction method and apparatus |
| DE102004050028A1 (de) * | 2004-10-13 | 2006-04-20 | Infineon Technologies Ag | Verfahren zur Verminderung des Auswertungsaufwands bei der Kontrolle von Layoutänderungen bei Halbleiterchips |
-
1992
- 1992-08-31 JP JP4232103A patent/JP2936905B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0683906A (ja) | 1994-03-25 |
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