JP3076159B2 - 半導体集積回路のレイアウト検証方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路のレイア
ウト検証方法に関する。

【０００２】

【従来の技術】近年の半導体集積技術の進歩にともな
い、従来の複数の半導体集積回路で構成されていた回路
を１個の半導体集積回路内に組み込む場合が増大してい
る。この種の集積回路の開発においては、過去の設計資
産を有効に生かし、しかも設計期間を短縮するために、
階層的レイアウトおよび階層的レイアウト検証方法が採
用されている。

【０００３】図４はかかる従来の一例を説明するための
階層的レイアウト検証フロー図である。図４に示すよう
に、従来の階層的レイアウト検証は、まず回路図データ
から作成したレイアウト接続情報および機能ブロックレ
イアウトデータに基ずき、ステップ４０１で機能ブロッ
ク相互の配置を決定する。次に、ステップ４０２ではス
テップ４０１で求めた配置により機能ブロック間の配線
を行う。更に、ステップ４０３では、機能ブロック間の
配線領域のレイアウト検証を行う。一方、前述した機能
ブロックレイアウトデータに基ずき、ステップ４０４で
は機能ブロック内部のレイアウト検証を行う。

【０００４】しかる後、ステップ４０３，４０４で行っ
たレイアウト検証結果により、ステップ４０５でレイア
ウトデータの合成を行い、１チップレイアウトデータが
作成される。

【０００５】図５は図４における機能ブロック間配線を
説明するための半導体集積回路装置の平面図である。図
５に示すように、半導体集積回路５０７のレイアウトに
おいては、固有の機能や形状を有する機能ブロック５０
１，５０２，５０３を、前述した図４のステップ４０１
で１チップ上に配置する。次に、それぞれの機能ブロッ
ク５０１〜５０３間の必要な配線をステップ４０２で行
う。この配線は機能ブロック５０１，５０２，５０３の
各端子中央につけられたテキスト５０５，５０６を目標
として行うのが一般的である。例えば、ブロック間配線
５０４の場合、機能ブロック側の端子中央につけられた
テキスト５０５，５０６にブロック間配線５０４の両端
の中央が合うように配線する。

【０００６】これらのレイアウトが終了後、レイアウト
結果が設計ルールを満たしているかどうかをチェックす
るレイアウト検証を行う。設計ルール違反などの設計ミ
スの発見が半導体集積回路作成後であると、設計修正や
再試作に多くの期間を要するので、レイアウト結果の検
証ツールは非常に重要なものである。このレイアウト検
証は拡散層、配線に使用するアルミ層などのレイアウト
データ層相互の間隔や重りなどを図形演算で求めること
により行う。

【０００７】かかる図形演算の計算複雑度は０（ｎ^k ）
（ｎはデータ量、ｋは２程度）である。それ故、レイア
ウト・ブロック間を接続することにより構成した大規模
な半導体集積回路において、この全体のデータを対象と
して一度にレイアウト検証を行うことは、計算量や計算
時間の急激な増大を招く。

【０００８】そこで、前述した図４のステップ４０３，
４０４に示すように、個々の機能ブロック内部と機能ブ
ロック間の配線領域を分けて階層的にレイアウト検証を
行う。これにより、同時に検証の対象となるデータ量が
小さくなり、大幅な計算時間の削減および過去の設計資
産の効率的な利用などが図れる。

【０００９】図６（ａ）〜（ｃ）はそれぞれ図４の階層
的レイアウト検証において発見できない設計エラーの説
明図である。図６（ａ）に示すように、この場合は本来
端子中央の位置６０２ａに付けられているべきテキスト
（ＸＹ）６０１ａが人為的なミスなどなんらかの原因に
よって位置６０３ａにずれている場合である。このと
き、機能ブロック間を接続する配線６０５ａはテキスト
（ＸＹ）６０１ａの位置６０３ａを目指して配線される
ので、ずれが生じる。ずれＡまたは配線幅よりずれＡを
ひいた長さＢが配線設計規則上の最小寸法より小さくな
ると、設計規則エラーである。しかし、この場合、機能
ブロック内部のレイアウト検証時には配線６０５ａが検
証の対象になっておらず、逆に機能ブロック間配線の検
証時には内部配線６０４ａは検証の対象とならない。よ
って、従来の階層的レイアウト検証方法では配線のずれ
を発見できない。

【００１０】次に、図６（ｂ）に示すように、この場合
は本来６０２ｂに付けられているべきテキスト６０１ｂ
が位置６０３ｂにずれている場合である。この場合は本
来接続すべき配線６０４ｂと配線６０５ｂが断線してし
まうエラーである。

【００１１】更に図６（ｃ）に示すように、この場合は
なんらかの原因により、本来接続すべき配線６０４ｃと
６０５ｃが断線しているエラーである。これら図６
（ｂ），（ｃ）に示す２つのエラーは、前述した階層的
レイアウト検証手法を用いた場合は当然検出できない。
そればかりか、たとえ同時に全体のレイアウトデータを
対象としても、レイアウト検証によっては見つけること
ができない。

【００１２】

【発明が解決しようとする課題】上述した従来の階層的
レイアウト検証方法は、機能ブロック外周の端子におい
て起きる配線のずれや断線などのエラーを検出すること
ができない。これら図６（ａ）〜（ｃ）に示すエラーを
検出するために、従来はレイアウト図を目視でチェック
している。そのため、非常に手間がかかると同時に、チ
ェック漏れをおこしやすいという欠点がある。

【００１３】本発明の目的は、かかる配線のずれや断線
などのエラーを簡単に且つ短時間で検出することのでき
る半導体集積回路のレイアウト検証方法を提供すること
にある。

【００１４】

【課題を解決するための手段】本発明の半導体集積回路
のレイアウト検証方法は、固有の機能や形状を有する複
数の機能ブロック間を接続して構成される半導体集積回
路のレイアウト検証方法において、各機能ブロックの外
形を表わす閉曲線を定義する第１のステップと、前記各
機能ブロック内部の配線が各機能ブロックの前記閉曲線
に接する部分の線分の位置を求める第２のステップと、
いずれの機能ブロックにも属さず且つ機能ブロック間の
領域にある配線が各機能ブロックの前記閉曲線に接する
部分の線分の位置を求める第３のステップと、前記第２
および第３のステップにおける両線分の位置の不一致箇
所を求める第４のステップとを含み、前記各機能ブロッ
ク外周上の端子において本来接続すべき機能ブロック内
部の配線と機能ブロック外部の配線との間の位置ずれお
よび断線箇所をチェックするように構成される。

【００１５】

【実施例】次に、本発明の実施例を図面を参照して説明
する。

【００１６】図１は本発明の一実施例を説明するための
半導体集積回路のレイアウト検証フロー図である。図１
に示すように、本実施例はまず機能ブロックの外形を表
わす閉曲線Ｓを定義するステップ１０１と、この閉曲線
Ｓに接する機能ブロックの内部配線を抽出し線分データ
１０６を抜き出すステップ１０２と、閉曲線Ｓに接する
機能ブロックの外部配線を抽出し線分データ１０７を抜
き出すステップ１０３とを含む。次に、外部配線が抽出
されると、線分データ１０６と線分データ１０７とを比
較するステップ１０４を行うことにより、エラー情報１
０５が検出される。

【００１７】図２は図１において発見することのできる
機能ブロック外周上の端子付近で生じる配線ずれや断線
などの設計エラーの説明図である。まず、ステップ１０
１では機能ブロックの外形を表わす閉曲線２０１を考え
る。次に、ステップ１０２でこの閉曲線２０１より機能
ブロック内部の配線２２０，２２１，２２２，２２３を
抽出し、これらの配線に接している部分の線分データ１
０６を抜き出す。しかる後、ステップ１０３で閉曲線２
０１より機能ブロック外部の配線２１０，２１１，２１
２，２１３を抽出し、これらの配線に接している部分の
線分データ１０７を抜き出す。いずれの場合も、閉曲線
２０１上の原点２０４からの閉曲線上の距離によって、
線分の両端点を表現する。以後、この距離を「座標」と
呼ぶことにする。また、２３０〜２３３はテキストであ
る。これら線分データについては、次の図３で説明す
る。

【００１８】図３は図１における機能ブロック外枠上に
定義される線分データを表わす図である。図３に示すよ
うに、線分データ３０１，３０２はそれぞれ前述した線
分データ１０６と１０７に対応する。また、図２中の外
部配線２１０，２１１，２１２が図３中の各線分３１
０，３１１，３１２に対応し、同様に内部配線２２０，
２２１，２２２，２２３が各線分３２０，３２１，３２
２，３２３に対応する。ここで、配線２１３は閉曲線２
０１と接していないので、線分データ３０１には含まれ
ない。

【００１９】最後に、線分データ１０６と１０７をステ
ップ１０４で比較することにより、エラーを検出しエラ
ー情報１０５とする。すなわち、機能ブロック内部の配
線と外部の配線が正常に接続されているならば、これら
２つの線分データ１０６，１０７の座標は一致するはず
である。一方、配線のずれや断線が起こっている場合に
は、２つの配線データ１０６，１０７間に不一致が生ず
るはずである。

【００２０】次に、機能ブロック外の配線２１０と機能
ブロック内配線２２０についてみると、この場合はずれ
もなく正常に配線されている。よって、線分３１０と３
２０の座標は等しくなり、配線２１０と２２０はエラー
を起こしていないことがわかる。

【００２１】また、配線２１１と２２１についてみる
と、この場合は配線相互がずれて接続され、エラーを超
こしている。このとき、線分３１１と３２１の座標はず
れているので、エラーであることがわかる。

【００２２】さらに、配線２１２と２２２は、配線相互
のずれがさらにひどく、断線してしまっている場合であ
る。このときも、線分３１２と３２２の座標が大きくず
れており、エラーと判明する。

【００２３】次に、配線２１３と２２３は、配線２１３
が機能ブロックの外形を表す閉曲線２０１に達せず、断
線を起こしている場合である。この時、配線２１３に対
応する線分が線分データ３０１中に含まれないので、断
線を検出することができる。

【００２４】このように、本実施例は機能ブロックの外
周上の端子付近で起こる配線のずれや断線などのエラー
を確実に検出することができる。

【００２５】上述した実施例では、線分データ３０１，
３０２として両端点の原点からの距離のみを扱ったが、
さらに各線分上に存在するテキストを抽出することによ
り、エラーの内容をより発見しやすくなる。つまり、配
線２１１，２１２，２２３上のテキスト２３１，２３
２，２３３を参照すれば、どの端子でエラーが起こって
いるか容易に検出できる。さらに、線分データ１０６，
１０７は１次元のデータであり、しかも２次元で表現さ
れた元のレイアウトデータにくらべると、データ量も少
なく、以後の比較処理１０４も処理量が小さくて済み、
計算時間も少なくて済むという利点がある。

【００２６】

【発明の効果】以上説明したように、本発明の半導体集
積回路のレイアウト検証方法は、機能ブロック外部と内
部をまとめて一度にレイアウト検証をすることなく、各
機能ブロック内部の配線が各機能ブロックの外形を表わ
す閉曲線に接する部分の線分の位置およびいずれの機能
ブロックにも属さず且つ機能ブロック間の領域にある配
線が各機能ブロックの外形を表わす閉曲線に接する部分
の線分の位置を求め、しかる後に両線分の位置の不一致
箇所を求めることにより、前記機能ブロック外周上の端
子において本来接続すべき機能ブロック内部の配線およ
び機能ブロック外部の配線の間の位置ずれや断線などの
設計エラーを容易に、しかも少ない計算時間で求めるこ
とができるという効果がある。これにより、レイアウト
検証のＴＡＴを大きく向上させることができる。

【図面の簡単な説明】

【図１】本発明の一実施例を説明するためのレイアウト
検証フロー図である。

【図２】図１における発見することのできる機能ブロッ
ク外周上の端子付近で生じる配線ずれや断線などの設計
エラーの説明図である。

【図３】図１における機能ブロック外枠上に定義される
線分データを表わす図である。

【図４】従来の一例を説明するための階層的レイアウト
検証フロー図である。

【図５】図４における機能ブロック間配線を説明するた
めの半導体集積回路装置の平面図である。

【図６】図４の階層的レイアウト検証において発見でき
ない設計エラーの説明図である。

【符号の説明】

１０１ 機能ブロック外形閉曲線定義ステップ １０２ 閉曲線に接する機能ブロックの内部配線抽出
ステップ １０３ 閉曲線に接する機能ブロックの外部配線抽出
ステップ １０４ 線分データ比較ステップ １０５ エラー情報 １０６，１０７ 線分データ ２０１ 機能ブロック閉曲線 ２０４ 原点 ２１０〜２１３ 機能ブロック外部配線 ２２０〜２２３ 機能ブロック内部配線 ３０１，３０２ 線分データ ３１０〜３１２，３２０〜３２３ 線分

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数の機能ブロック間を配線により接続し
   て構成される半導体集積回路のレイアウト検証方法にお
   いて、各機能ブロックの外形をあらわす閉曲線を定義す
   る閉曲線定義ステップと、前記各機能ブロック内部の配
   線が各機能ブロックの前記閉曲線に接する部分の線分の
   位置を求める内部配線ステップと、前記複数の機能ブロ
   ックの間の領域にある配線が接続すべき各機能ブロック
   の前記閉曲線に接する部分の線分の位置を求める外部配
   線ステップと、前記内部配線ステップと外部配線ステッ
   プとにおける両線分の位置を比較する比較ステップとを
   備えることを特徴とする半導体集積回路のレイアウト検
   証方法。