KR20170113344A - 집적 회로 (ic) 설계들의 커스텀 레이아웃 - Google Patents

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Abstract

집적 회로 (IC) 설계의 레이아웃을 용이하게 하기 위한 시스템들 및 기술들이 설명된다. 별개의 컬러 패턴이 네트에 대응하는 IC 설계의 레이아웃에서 형상들의 세트에 할당될 수 있다. 다음으로, IC 설계의 레이아웃은 IC 설계 툴의 그래픽 사용자 인터페이스 (GUI) 에 디스플레이될 수 있다. 일부 실시형태들은 디퓨전 영역이 핀 트랙들의 세트에 대하여 정렬되도록, 다중게이트 디바이스의 디퓨전 영역을 디바이스 접촉부들의 위치에 대해 이동시킬 수 있으며, 여기서 각각의 다중게이트 디바이스의 각각의 핀은 핀 트랙 상에 위치된다.

Description

집적 회로 (IC) 설계들의 커스텀 레이아웃{CUSTOM LAYOUT OF INTEGRATED CIRCUIT (IC) DESIGNS}
본 개시물은 집적 회로 (IC) 설계에 관한 것이다. 더 구체적으로, 본 개시물은 IC 설계들의 커스텀 레이아웃에 관한 것이다.
프로세스 기술들 및 IC 설계 소프트웨어 툴들에서의 향상들은 수십 년 동안 계속하여 디바이스 사이즈들을 줄어들게 하였다. 그러나, 프로세스 기술들이 지난 20-나노미터 (nm) 프로세스 노드에 접근하고 지나칠 때, 디바이스 사이즈들을 줄어들게 하는 것은 점점 더 어렵게 된다. 구체적으로, 불가능하지는 않지만, 이들 프로세스 노드들에서 성능 및 전력 양자를 최적화하는 것이 매우 어렵게 되었다.
3 차원 (3D) 다중게이트 디바이스 설계들 (FinFET 기술은 하나의 그러한 다중게이트 기술임) 은 더 작은 디바이스 사이즈들로의 급격한 발달을 계속할 것을 약속한다. 특히, 이들 3D 다중게이트 디바이스 설계들은 종래의 평면 디바이스 설계들과 비교할 때, 성능 및 전력 양자의 최적화를 허용한다.
도 1a 는 FinFET 디바이스를 도시한다. FinFET 디바이스는 실리콘 기판 (102) 및 산화물층 (104) 위에 올라가는 소스 (106), 드레인 (108) 및 게이트 (110) 를 포함하는 3 차원 구조를 갖는다. 3D 구조는 동일한 평면 영역에 대하여 평면 게이트보다 더 많은 용적을 FinFET 디바이스에 제공한다. 게이트 (110) 의 3 차원 구조는 소스 (106) 와 드레인 (108) 을 포함하는 전도성 채널 주위를 "둘러싸고", 이는 게이트 (110) 가 전도성 채널을 통과하는 전류를 우수하게 제어하게 한다. 게이트 (110) 가 전도성 채널 주위를 "둘러싸기" 때문에, 전도성 채널의 3 개 측면들의 각각에 게이트가 존재하는 것처럼 보인다. 이는 FinFET 디바이스들이 "다중게이트" 디바이스들로 불리는 이유이다. (소스 (106) 와 드레인 (108) 을 포함하는) 전도성 채널이 "핀 (fin)" 과 유사하게 성형되고, 따라서 그 명칭은 "핀 전계 효과 트랜지스터" 또는 생략하여 "FinFET" 인 것을 주목한다. 매우 적은 전류가 FinFET 의 바디를 통해 누설되도록, 그 디바이스가 오프 상태에 있을 때, 허용된다. 이는 FinFET 디바이스들이 평면 디바이스들보다 더 적은 임계 전압들을 가지게 하고, 그 결과 유사한 형상의 평면 디바이스들과 비교할 때, 더 빠른 스위칭 속도들 및 더 낮은 누설 및 동적 전력 소비를 발생한다.
"핀" 의 폭이 좁아서 게이트가 전류를 우수하게 제어하고 매우 적은 전류가 FinFET 의 바디를 통해, FinFET 가 오프 상태에 있을 때 누설하도록 하는 것을 보장하는 것은 중요하다. 그러나, 이는 각각의 "핀" 의 드라이브 강도가 또한 낮은 것을 의미한다. FinFET 디바이스의 드라이브 강도를 증가시키기 위해 적어도 2 개의 접근방식들이 존재한다. 하나의 접근 방식은, "핀" 의 높이를 증가시키는 것이다. 그러나, 상이한 핀 높이들로 FinFET들을 신뢰할 수 있게 제작하는 것은 매우 도전적일 수 있다. 일부 반도체 제작 설비들에 의해 사용되는 다른 접근방식은, 다수의 FinFET 디바이스들을 병렬로 사용하는 것이다. 도 1b 는 어떻게 다수의 FinFET 디바이스들이 드라이브 강도를 증가시키기 위해 병렬로 사용될 수 있는지를 도시한다. 도 1b 에 도시된 FinFET 디바이스는 다중 소스들 (152) 및 다중 드레인들 (154) 을 포함한다. 전체 드라이브 전류는 "핀들" 을 통과하는 개별 전류들의 합이다. "핀들" 의 각각을 통과하는 전류가 동일한 게이트, 즉 게이트 (150) 에 의해 제어되는 것에 주목한다. 또한, 이러한 접근 방식에서, "핀" 의 높이가 동일하게 유지되고; 디바이스 스케일링은 동일한 디바이스에서 다수의 "핀들" 을 갖는 것에 의해 달성된다.
IC 설계 레이아웃들, 특히 FinFET 디바이스들과 같은 다중게이트 디바이스들을 포함하는 레이아웃들을 생성하고 조종하기 위해 종래의 IC 설계 툴들을 사용하는 것은 매우 시간 소모적이고 번거로울 수 있다.
본원에 설명된 일부 실시형태들은 FinFET 디바이스들과 같은 다중게이트 디바이스들을 포함하는 IC 설계 레이아웃들을 생성하고 조종하기 위한 IC 설계 툴들을 제공한다. 구체적으로, 일부 실시형태들은 다중게이트 디바이스들의 커스텀 레이아웃을 용이하게 하는 그래픽 사용자 인터페이스 (GUI) 특징들을 제공한다.
동작 동안, 일부 실시형태들은 다중게이트 디바이스의 디바이스 접촉부 (예컨대, 게이트, 소스, 또는 드레인 접촉부) 가 상호접속 트랙들의 세트에 대하여 정렬되도록, IC 설계 레이아웃에서 다중게이트 디바이스를 배치할 수 있으며, 여기서 IC 설계 레이아웃에서의 회로 엘리먼트들 간의 전기 접속들은 상호접속 트랙들을 따라 라우팅된다. 다음으로, 실시형태들은 디퓨전 영역이 핀 트랙들의 세트에 대하여 정렬되도록, 다중게이트 디바이스의 디퓨전 영역을 디바이스 접촉부의 위치에 대해 이동시킬 수 있으며, 여기서 각각의 다중게이트 디바이스의 각각의 핀은 핀 트랙 상에 위치된다. 상호접속 트랙들의 세트에서 인접하는 상호접속 트랙들은 서로 제 1 거리만큼 떨어져 있을 수 있고, 핀 트랙들의 세트에서 인접하는 핀 트랙들은 서로 제 2 거리만큼 떨어져 있을 수 있다. 일부 실시형태들에서, 제 2 거리는 제 1 거리와 상이할, 예컨대 제 1 거리 미만일 수 있다.
IC 설계에서 다중게이트 디바이스를 배치하기 전에, 일부 실시형태들은 다중게이트 디바이스를 배치하기 위한 배치 위치를 수신할 수 있다. 다음으로, 실시형태들은 배치 위치에 가장 인접하는 상호접속 트랙들의 세트에서 상호접속 트랙에 기초하여 다중게이트 디바이스에 대한 스냅핑된 (snapped) 배치 위치를 결정할 수 있다.
일부 실시형태들에서, IC 설계에서 네트들의 세트에서의 각각의 네트에 대하여, 별개의 컬러 패턴이 그 네트에 대응하는 IC 설계의 레이아웃에서 형상들의 세트에 할당될 수 있고, 여기서 형상들의 세트에서 각각의 형상은 IC 설계에 기초하여 제작될 수 있는 IC 칩에서 물리적 구조에 대응한다. 다음으로, 실시형태들은 IC 설계 툴의 GUI 에서 IC 설계의 레이아웃을 디스플레이할 수 있고, 여기서 IC 설계의 레이아웃에서 각각의 형상은 그 형상에 할당된 컬러 패턴을 사용하여 IC 설계 툴의 GUI 에 디스플레이된다. 구체적으로, 일부 실시형태들은 하나 이상의 컬러 패턴들을 가지는 IC 설계 레이아웃에서의 형상들을 컬러링할 수 있고, 여기서 서로 전기적으로 접속될 형상들은 동일한 컬러 패턴을 사용하여 컬러링된다. 결과적인 뷰는 사용자가 컬러 패턴들에 기초하여 IC 설계 레이아웃에서의 형상들을 전기적으로 접속하는 것을 돕기 위해, GUI 를 통해 사용자에게 제시될 수 있다.
일부 실시형태들은 전기 접촉부들을 생성하기 위해 IC 설계의 레이아웃에서 GUI 오브젝트들의 세트를 디스플레이할 수 있고, 여기서 GUI 오브젝트들의 세트에서 각각의 GUI 오브젝트는 IC 설계의 레이아웃에서의 형상에 대응한다. 다음으로, 실시형태들은 사용자에 의해 선택되었던 각각의 GUI 오브젝트에 대응하는 각각의 형상으로 전기 접촉부를 생성할 수 있다. 그 후에, 실시형태들은 대응하는 GUI 오브젝트들을 선택하는 것에 의해 사용자에 의해 생성되었던 전기 접촉부들 간의 전기 접속들을 생성하기 위해 라우터를 사용할 수 있다. 구체적으로, 일부 실시형태들에서, GUI 오브젝트들은 전기 접촉부들을 생성하기 위해 IC 설계 레이아웃에서 디스플레이될 수 있다. 각각의 GUI 오브젝트 (예컨대, 정사각형 심볼) 은 다중게이트 디바이스에서의 형상 (예컨대, 게이트에 대응하는 직사각형) 에 대응할 수 있다. 다음으로, 사용자에 의해 (예컨대, 마우스 클릭에 의해) 선택되는 각각의 GUI 오브젝트에 대하여, 실시형태는 그 GUI 오브젝트의 위치에서 전기 접촉부를 생성할 수 있다. 그 후에, 라우터는 IC 설계 레이아웃에서 GUI 오브젝트들을 선택하는 것에 의해 생성되었던 전기 접촉부들 중에서 전기 접속들을 생성하는데 사용될 수 있다.
일부 실시형태들은 IC 설계의 레이아웃에서 형상들을 절단하기 위해 IC 설계의 레이아웃에서 GUI 오브젝트들의 세트를 디스플레이할 수 있고, 여기서 GUI 오브젝트들의 세트에서 각각의 GUI 오브젝트는 적어도 하나의 형상이 절단될 수 있는 IC 설계의 레이아웃에서의 위치에 대응하고, 여기서 2 개의 네트들 간의 쇼트는 2 개의 별개의 컬러 패턴들을 사용하여 컬러링되는 IC 설계의 레이아웃에서의 2 개의 인접한 형상들에 대응한다. 다음으로, 프로세스는, 사용자에 의해 선택되었던 각각의 GUI 오브젝트에 대하여, 선택된 GUI 오브젝트에 대응하는 위치에서 적어도 하나의 형상을 절단할 수 있다. 일부 실시형태들에서, GUI 오브젝트들은 다중게이트 디바이스에서 폴리실리콘 형상을 절단하기 위해 IC 설계 레이아웃에서 디스플레이될 수 있다. 구체적으로, 각각의 GUI 오브젝트 (예컨대, 정사각형 심볼) 은 다중게이트 디바이스에서의 형상 (예컨대, 게이트에 대응하는 직사각형) 에 대응할 수 있다. 다음으로, 사용자에 의해 (예컨대, 2 개의 연속하는 마우스 클릭들에 의해) 선택되는 각각의 GUI 오브젝트에 대하여, 실시형태는 선택된 GUI 오브젝트의 위치에 있는 폴리실리콘 형상을 절단할 수 있다.
일부 실시형태들에서, 다중게이트 디바이스는 (1) 소스, 드레인, 및 게이트 접속 위치들에 대한 파라미터들 및 (2) 디바이스 치수들에 대한 파라미터들을 포함하는 파라미터화된 셀에 의해 표현될 수 있고, 여기서 각각의 파라미터 값은 상호접속 피치의 배수로서 명시된다 (상호접속 피치는 하나의 상호접속 트랙의 중심으로부터 인접하는 상호접속 트랙의 중심으로의 거리로서 정의될 수 있다). 예를 들어, 상호접속 피치가 d 나노미터들과 동일하다면, 그리고 파라미터화된 셀에서 파라미터의 값이 "3" 과 동일하다면, 그것은 파라미터 값이 3d 나노미터들과 동일한 것을 의미한다.
본 특허 출원 (또는 이슈 후 특허) 은 컬러로 작성된 적어도 하나의 도면을 포함한다. 컬러 도면들을 갖는 공개 후의 본 특허 출원 (또는 이슈 후의 특허) 의 사본들이 요청시 및 필요한 수수료의 지불시 사무소에 의해 제공될 것이다.
도 1a 는 특정 다중게이트 기술인 FinFET 디바이스를 도시한다.
도 1b 는 어떻게 다수의 FinFET 디바이스들이 드라이브 강도를 증가시키기 위해 병렬로 사용될 수 있는지를 도시한다.
도 2a 는 본원에 기술된 일부 실시형태들에 따른 라우팅 격자를 도시한다.
도 2b 는 본원에 기술된 일부 실시형태들에 따른 핀 트랙들의 세트를 도시한다.
도 3a 내지 도 3e 는 어떻게 IC 설계 레이아웃 툴의 GUI 가 본원에 기술된 일부 실시형태들에 따라 다중게이트 디바이스들을 배치하는데 사용될 수 있는지를 도시한다.
도 4a 내지 도 4g 는 본원에 기술된 일부 실시형태들에 따른 다중게이트 디바이스들을 용이하고 신속하게 접속하는데 사용될 수 있는 GUI 를 도시한다.
도 5a 는 본원에 기술된 일부 실시형태들에 따라 다중게이트 디바이스들을 배치하기 위한 프로세스를 도시한다.
도 5b 는 본원에 기술된 일부 실시형태들에 따라 IC 설계의 커스텀 레이아웃을 용이하게 하기 위한 프로세스를 도시한다.
도 5c 는 본원에 기술된 일부 실시형태들에 따라 IC 설계의 레이아웃에서 접촉부들을 생성하기 위한 프로세스를 도시한다.
도 5d 는 본원에 기술된 일부 실시형태들에 따라 IC 설계의 레이아웃에서 하나 이상의 형상들을 절단하기 위한 프로세스를 도시한다.
도 6 은 본원에 기술된 일부 실시형태들에 따른 커스텀 레이아웃 시스템을 도시한다.
이하 설명은 당업자가 본 발명을 실시하고 사용할 수 있도록 제시되고, 특정 애플리케이션 및 그 요건들의 맥락에서 제공된다. 개시된 실시형태들에 대한 다양한 수정들은 당업자에게 용이하게 자명할 것이며, 본원에서 정의된 일반적인 원리들은 본 발명의 사상 또는 범위로부터 일탈함 없이 다른 실시형태들 및 애플리케이션들에 적용될 수도 있다. 따라서, 본 발명은 도시된 실시형태들로 제한되는 것은 아니며, 본원에 개시된 원칙들 및 특징들과 일치하는 최광의 범위에 따르기 위한 것이다.
IC 설계의 개관
IC 설계 소프트웨어 툴들은 IC 설계를 생성하는데 사용될 수 있다. IC 설계가 완료되면, IC 칩들을 생산하기 위해 제작, 패키징, 및 어셈블리를 경험할 수 있다. 전체 IC 설계 및 제작 프로세스는 다수의 엔티티들을 수반할 수 있고, 예컨대 하나의 회사는 IC 설계 플로우에서 사용되는 소프트웨어 툴을 생성할 수 있고, 다른 회사는 IC 설계 플로우를 사용하여 IC 설계를 생성하기 위해 소프트웨어 툴을 사용할 수도 있고, 또 다른 회사는 IC 설계 플로우를 사용하여 생성되었던 IC 설계에 기초하여 IC 칩들을 제작할 수도 있다. IC 설계 플로우에서의 단계들 중 임의의 하나에서의 개선은 전체 IC 설계 및 제작 프로세스에서 개선을 발생한다. 예를 들어, IC 설계 흐름에서 사용되는 개선된 소프트웨어 툴은 전체 IC 설계 및 제작 프로세스를 개선한다. IC 설계 플로우는 다수의 단계들을 포함할 수 있고, 각각의 단계는 하나 이상의 IC 설계 소프트웨어 툴들을 사용하는 것을 수반할 수 있다. IC 설계 단계들 및 연관된 소프트웨어 툴들의 일부 예들이 이하 설명된다. 이들 예들은 오직 예시의 목적들을 위한 것이고, 실시형태들을 개시된 형태들로 제한하도록 의도되는 것은 아니다.
일부 IC 설계 소프트웨어 툴들은, IC 설계자들이 구현하기를 원하는 기능을 IC 설계자들이 설명할 수 있게 한다. 이들 툴들은 또한, IC 설계자들이 기능성, 검사 비용들, 등을 개량하기 위해 what-if 계획을 수행할 수 있게 한다. 로직 설계 및 기능 검증 동안, HDL (하드웨어 디스크립션 언어), 예컨대 SystemVerilog, 코드가 기록될 수 있고, 설계는 기능적 정확도에 대하여 체크될 수 있고, 예컨대 설계는 정확한 출력들을 생성하는 것을 보장하도록 검사될 수 있다.
테스트를 위한 합성 및 설계 동안, HDL 코드는 하나 이상의 IC 설계 소프트웨어 툴들을 사용하여 네트리스트 (netlist) 로 해석될 수 있다. 또한, 네트리스트는 타겟 기술에 대하여 최적화될 수 있고, 테스트들은 완료된 칩들을 체크하기 위해 설계되고 구현될 수 있다. 네트리스트 검증 동안, 네트리스트는 타이밍 제약들의 준수 및 HDL 코드와의 대응에 대하여 체크될 수 있다.
설계 계획 동안, 칩에 대한 전체 평면도는 타이밍 및 상위-레벨 라우팅에 대하여 구성되고 분석될 수 있다. 물리적인 구현 동안, 회로 엘리먼트들은 레이아웃에 위치될 수 있고, 전기적으로 커플링될 수 있다. 본원에 설명된 일부 실시형태들은, IC 설계를 위해 (예컨대, 다중게이트 디바이스들을 포함하는 IC 설계들을 위해) 레이아웃을 생성하기 위한 설계 계획 동안 사용될 수 있는 소프트웨어 툴들을 제공하며, 따라서 전체 IC 설계 및 제작 프로세스를 개선한다. 구체적으로, 본원에 설명된 일부 실시형태들은 하나 이상의 IC 설계 툴들의 사용자 친화도 (userfriendliness), 성능, 및/또는 QoR 를 개선할 수 있다.
분석 및 추출 동안, 회로의 기능성은 트랜지스터 레벨에서 검증될 수 있고, 기생전류들이 추출될 수 있다. 물리적 검증 동안, 제작, 전기적 문제들, 리소그래피 문제들, 및 회로에 대한 정확성을 보장하기 위해 체크될 수 있다.
해상도 향상 동안, 설계의 제작을 개선하기 위해 레이아웃 상에 기하학적 조종들이 수행될 수 있다. 마스크 데이터 준비 동안, 설계는 제작 동안 사용되는 마스크들을 생성하기 위해 "테이프아웃" 될 수 있다.
다중게이트 디바이스들의 커스텀 레이아웃의 개관
IC 설계 레이아웃에서 회로 엘리먼트들은 라우팅 격자를 따라 라우팅되는 와이어들을 사용하여 서로 전기적으로 접속될 수 있다. 도 2a 는 본원에 기술된 일부 실시형태들에 따른 라우팅 격자를 도시한다. 금속 트랙들 (202) 은 통상적으로 동등한 간격의 수평 및 수직 라인들의 세트로 배열된다. 2 개의 인접하는 금속 트랙들 간의 거리는 금속 피치로 불린다. 도 2a 에서, 수직 및 수평 금속 피치들은 동일하지만, 일반적인 경우에 반드시 동일할 필요는 없다. 전기 접속이 하나의 회로 엘리먼트의 출력 단자 P1 와 다른 회로 엘리먼트의 입력 단자 P2 사이에 형성되어야만 하는 경우에, 금속 아이어가 도 2a 에 도시된 것과 같은 수평 및 수직 금속 트랙들을 따라 라우팅될 수 있다.
반도체 제작 기술은 핀들이 레이아웃에서 핀 트랙들의 미리 결정된 세트를 따라 위치될 것을 요구할 수도 있다. 도 2b 는 본원에 기술된 일부 실시형태들에 따른 핀 트랙들의 세트를 도시한다. FinFET 디바이스가 IC 설계 레이아웃에서 배치될 때, FinFET 디바이스는 통상적으로 2 개의 제약들을 만족해야만 한다. 먼저, FinFET 디바이스의 핀들은 핀 트랙들을 따라 위치되어야만 한다. 두번째로, 게이트의 단부들은 핀 트랙들과 정렬되어야만 하고, 즉 게이트의 길이는 핀 피치의 배수가 되어야만 한다.
FinFET 디바이스의 소스 및 드레인은 핀 트랙들에 위치되고, 종래의 회로 레이아웃 툴들에서, 게이트에 대한 전기 접촉부들은 핀 트랙들과 정렬되는 것을 주목한다. FinFET 디바이스가 다른 회로 엘리먼트들과 전기적으로 접속될 경우, 와이어는 FinFET 디바이스의 게이트, 소스, 및 드레인 단자들로부터 다른 회로 엘리먼트들의 단자들로 라우팅되어야만 할 것이다. 종래의 회로 레이아웃 툴들은 핀 트랙들에 기초하여 FinFET 디바이스들을 배치한다. 불행하게도, 도 2b 에 도시된 것과 같이, 핀 트랙들 (204) 은 금속 트랙들 (202) 과 정렬하지 않을 수도 있다. 그러므로, 종래의 회로 레이아웃 툴들은, 핀 및 금속 피치들이 매칭하지 않기 때문에, 레이아웃 엔지니어가 필요한 디바이스 접속들을 형성하기 위한 비-최적의 단자 위치들을 발생할 수 있다. 종래의 회로 레이아웃 툴들은 또한 다른 단점들을 갖는다. 종래의 회로 레이아웃 툴들은 레이아웃 엔지니어가 비행경로들 또는 네트 하이라이트들을 사용함으로써 접속들이 요구되는 장소를 예상하는 것을 돕는다. 그러나, FinFET 기술들은 또한 적절한 접속을 획득하기 위해 절단층들을 추가하는 것을 요구하지만, 비행경로들은 레이아웃 형상들이 절단되어야만 하는 장소를 보여주기 위해 사용될 수 없다. 추가로, FinFET 디바이스들이 배치되었다면, 종래의 회로 레이아웃 툴들은 레이아웃 엔지니어가 복잡한 설계 규칙들을 점점 더 충족하면서 레이아웃을 완료하는 것을 돕지 않는다. 종래의 회로 레이아웃 툴들은 소정의 IC 설계 레이아웃이 하나 이상의 설계 규칙들을 위반하는 시기를 지적하지만, IC 설계 레이아웃이 700 페이지들에 달할 수 있는 설계 규칙들의 세트를 위반하는 지를 간단히 인식하는 것은 매우 유용하지 않다. IC 설계 레이아웃 툴은 그 툴이 레이아웃 엔지니어가 제 1장소에서 설계 규칙 위반들의 발생을 감소시키거나 제거하는 것을 도울 수 있는 경우, 훨씬 더 유용할 것이다.
본원에 설명된 일부 실시형태들은, 앞서 언급된 단점들을 가지지 않는 IC 설계 레이아웃 툴들을 제공한다. 구체적으로, 일부 실시형태들은 레이아웃 엔지니어가 FinFET 디바이스들 간의 필요한 접속들을 형성하는 것을 용이하게 한다. 일부 실시형태들에서, FinFET 디바이스들은 핀 트랙들이 아닌 상호접속 트랙들 (즉, 전기 접속들을 라우팅하기 위해 사용되는 격자) 상에 배치될 수 있다. 디바이스들을 상호접속 트랙들 상에 배치한 후에, 디퓨전 영역들이 그 후에, 가장 인접한 핀 트랙으로 스냅핑되고, 따라서 FinFET 디바이스의 경계들을 핀 트랙들과 정렬한다.
일부 실시형태들은 길이의 단위들을 갖는 실수들 대신 (예컨대, 나노미터로 디바이스 풋프린트를 명시하는 대신), 상호접속 트랙들에 명시된 소스/드레인 및 게이트 접속들 및 디바이스 풋프린트들에 대한 파라미터들을 갖는 FinFET 파라미터화 셀 (PCell) 을 특징으로 한다.
모든 가능한 접속들이 상호접속 격자 상에 있다면, 일부 실시형태들은 기존의 레이아웃의 상부에 2 차원 (2D) 컬러-코딩된 스틱 다이어그램을 사용한다. 본 개시물에서 "접속 행렬" 로 불리는 이러한 컬러-코딩된 스틱 다이어그램은 라우팅 채널들을 할당하고, IC 설계에서 금속층으로부터 모든 디바이스들 아래로의 접속을 매우 신속하게 형성하는데 사용될 수 있다. 이는 그 후, 실제 접속들이 라우터에 의해 형성되게 한다.
접속 행렬에서, 컬러는 접속들이 형성되어야만 하는 장소 및 절단들이 네트들에 기초하여 추가되어야만 하는 장소를 보여주기 위해 기존의 형상들에 추가된다. 구체적으로, 폴리실리콘 상의 상반되는 컬러들은 폴리실리콘 절단들이 요구되는 장소를 도시한다. IC 설계 레이아웃에서 기존의 오브젝트들을 컬러링함으로써, 레이아웃 엔지니어는 임의의 클러터 (clutter) 를 GUI 에서의 뷰에 추가하지 않고 접속을 예상할 수 있다. 이는 이미 반향된 레이아웃 뷰에 비행경로들을 추가하는 종래의 IC 설계 레이아웃 툴들과는 대조적이다. 추가로, 인간 시각의 제한들 때문에, (종래의 IC 설계 레이아웃 툴들에서 사용되는) 비행경로들은 통상적으로, 반복적인 컬러들 없이 약 10 개 컬러들 또는 10 개의 고유한 네트들로 제한된다. 종래의 툴들과 대조적으로, 본원에 설명되는 일부 실시형태들은 대략적으로 60 개의 고유한 네트들을 지원하기 위해 컬러링된 형상들에서 점각 패턴들을 사용할 수 있다.
일부 실시형태들에서, 접속 행렬은 레이아웃 엔지니어가 마우스 클릭들을 사용하여 (예컨대, 비아를 추가함으로써) 접속들을 형성하거나 (예컨대, 폴리실리콘을 절단함으로써) 접속들을 차단할 수 있게 하기 위해, FinFET PCell들과 통합될 수 있다. 일부 실시형태들은, 접속들이 DRC (설계 규칙 검사) 규칙들을 위반할 더 이상 유효하지 않은 접속들을 제거하도록 형성되기 때문에, 접속 행렬들을 적응시킴으로써 자동 오류제거 (correct-by-construction) 접속들을 달성할 수 있다. 다음 섹션들은 앞서 설명된 실시형태들 중 일부의 추가의 세부사항들을 제공한다.
커스텀 레이아웃에서 다중게이트 디바이스들의 배치
도 3a 내지 도 3e 는 어떻게 IC 설계 레이아웃 툴의 GUI 가 본원에 기술된 일부 실시형태들에 따라 다중게이트 디바이스들을 배치하는데 사용될 수 있는지를 도시한다. 도 3a 내지 도 3e 는 오직 예시의 목적들을 위한 것이고, 본원에 설명된 실시형태들을 개시된 형태들로 제한하도록 의도되는 것은 아니다.
IC 설계 레이아웃 뷰 (300) 는 IC 설계 레이아웃 툴의 GUI 윈도우에서 도시될 수 있다. 수평의 회색 스트라이프들은 F1 내지 F12 로 라벨링된 핀 트랙들에 대응한다. 각각의 접촉부는 내부에 X 표시가 있는 흰색의 정사각형으로 표현된다. 예를 들어, FinFET 디바이스들 (302 및 304) 에서, 접촉부들 (306 및 308) 은 각각 X 표시가 있는 흰색의 사각형들로 표현된다. 접촉부들 (306 및 308) 은 개별 디퓨전 영역들을 갖는 전기 접속을 생성하기 위한 것이다. 유사한 접촉부들이 게이트와의 전기 접촉부를 생성하기 위해 형성될 수 있다 (예컨대, 도 4d 에서 게이트 구조 (408) 를 위해 도시된 접촉부를 참조한다). 추가로, 게이트들은 통상적으로 수직으로 연장하고, 도 3a 에 도시된 방식으로 종료하지 않는 것을 주목한다 (예컨대, 회로 레이아웃 뷰 (400) 의 상부 에지로부터 하부 에지로 연장하는 게이트 구조 (408) 를 참조한다). 일부 반도체 제작 기술들에서, FinFET 디바이스들의 소스들 및 드레인들은 더미 게이트들을 사용하여 종료된다. 3 개의 수직하는 밝은 적색의 직사각형들은 게이트들에 대응하며 - 중간의 직사각형은 FinFET 디바이스의 실제 게이트이고, 다른 2 개의 게이트들은 소스 및 드레인 영역들을 종료하기 위해 사용되는 더미 게이트들이다. 예를 들어, FinFET 디바이스 (304) 에서, 게이트 (310) 및 더미 게이트들 (316) 은 수직하는 밝은 적색의 직사각형들을 사용하여 표현된다. 디퓨전 영역, 예컨대 FinFET 디바이스 (304) 에서 디퓨전 (312) 은 더 어두운 적색 컬러를 사용하여 표현된다. 로컬 상호접속부들, 예컨대 FinFET 디바이스 (304) 에서의 로컬 상호접속부 (314) 는 녹색으로 표현된다. 결과적으로, 수평의 금속 트랙들은 청색 라인들을 사용하여 표현되고, 수직하는 금속 트랙들은 보라색 라인들을 사용하여 표현된다.
각각의 FinFET 디바이스에서의 접촉부가 디바이스의 나머지에 대하여 상이한 장소에 위치될 수 있는 것을 주목한다. 예를 들어, 접촉부 (308) 는 대략적으로 FinFET 디바이스 (304) 의 상부 및 하부 에지들의 중간에 있지만, 접촉부 (306) 는 FinFET 디바이스 (302) 의 하부 에지에 더 인접한다. 이는 본원에 설명된 일부 실시형태들이 먼저 (접촉부의 위치를 고정시키는) 금속 트랙 상에 FinFET 디바이스를 배치하고, 그 후에 FinFET 디바이스의 디퓨전 영역이 "워블 (wobble)" 하도록 허용되어 (그 접촉부가 상이한 FinFET 디바이스 인스턴스들에 대하여 상이한 위치들에 있게 하는) 가장 인접하는 핀 트랙으로 스탭핑하게 한다.
도 3b 에서, FinFET 디바이스 (350) 는 더미 게이트들 (352), 접촉부 (354), 로컬 상호접속부 (356), 게이트 (358), 및 디퓨전 영역 (360) 을 포함할 수 있다. 도 3c 는 (점선들을 사용하여 예시되는) 라우팅 격자 및 (예컨대, 마우스를 사용하여) IC 설계 레이아웃에서 이동될 수 있는 FinFET 디바이스 (350) 의 인스턴스를 도시하는 GUI 뷰를 예시한다. 레이아웃 엔지니어가 원하는 위치를 선택하면, 레이아웃 엔지니어는 FinFET 디바이스를 배치할 것을 IC 설계 레이아웃 툴에 명령할 수 있다. 명령을 수신하면, IC 설계 레이아웃 툴은, 접촉부가 그 접촉부에 가장 인접한 격자 포인트인 격자 포인트 (362) 와 정렬되도록, FinFET 디바이스를 이동시킬 수 있다. 도 3d 는 격자 포인트 (362) 가 접촉부와 정렬되는 것을 도시한다. 그러나, 도 3d 에 도시된 것과 같이, 디퓨전 영역은 (명확함을 위해 3d 에 도시되지 않은) 핀 격자와 정렬되지 않을 수도 있다. 그 후에, 본원에 설명된 일부 실시형태들은 디퓨전 영역을 핀 격자로 스냅핑할 수 있고, 즉 디퓨전 영역이 핀 격자에서 가장 인접한 핀 트랙들과 정렬되도록 디퓨전 영역을 이동시킬 수 있다. 도 3e 는 디퓨전 영역이 핀 격자로 스냅핑된 후의 뷰를 도시한다. 디퓨전 영역과 관련된 접촉부의 위치는, 디퓨전 영역이 핀 격자로 스냅핑될 때, 접촉부가 이동되지 않기 때문에, 도 3e 에서 변화한 것을 주목한다.
이러한 방식으로, 본원에 설명된 일부 실시형태들은 레이아웃 엔지니어들이 IC 설계 레이아웃에서 FinFET 디바이스들을 신속하고 용이하게 배치할 수 있어서 FinFET 의 접촉부들이 라우팅 격자와 정렬되고 FinFET 디바이스의 디퓨전 영역이 핀 격자와 정렬될 수 있게 한다.
다중게이트 디바이스들의 커스텀 레이아웃에 대한 접속 행렬
다중게이트 디바이스들 (예컨대, FinFET 디바이스들) 이 배치되면, 레이아웃 엔지니어는 디바이스들을 전기적으로 접속할 수 있다. 도 4a 내지 도 4g 는 본원에 기술된 일부 실시형태들에 따른 다중게이트 디바이스들을 용이하고 신속하게 접속하는데 사용될 수 있는 GUI 를 도시한다. 구체적으로, 도 4a 내지 도 4g 는 어떻게 2-입력 멀티플렉서에 대한 FinFET들이 용이하고 신속하게 접속될 수 있는지를 도시한다. 도 4a 내지 도 4g 는 오직 예시의 목적들을 위한 것이고, 본원에 설명된 실시형태들을 개시된 형태들로 제한하도록 의도되는 것은 아니다.
도 4a 에서, 회로 레이아웃 뷰 (400) 는 PMOS FinFET 디바이스들 (402) 의 로우 및 NMOS FinFET 디바이스들 (404) 의 로우를 포함한다. 게이트들은 수직하는 직사각형들을 사용하여 표현된다. 단일 게이트 구조가 PMOS FinFET 디바이스 및 대응하는 NMOS FinFET 디바이스에 대하여 존재하는 것을 주목한다. 예를 들면, 게이트 구조 (408) 는 상부에 PMOS FinFET 디바이스 및 하부에 대응하는 NMOS FinFET 디바이스에 대한 단일의 전기적으로 접속된 게이트를 생성한다. 녹색의 직사각형들은 FinFET 디바이스들의 소스들과 드레인들을 접속하기 위해 사용되는 로컬 상호접속부들을 표현한다.
도 4b 는 어떻게 접속 행렬이 서로 전기적으로 접속될 FinFET 디바이스들의 구조들을 컬러링하는데 사용될 수 있는지를 도시한다. 예를 들면, 녹색의 모든 구조들은 서로 전기적으로 접속되어야만 한다. 도 4b 에서 흰색의 정사각형들은 접촉부가 생성될 수 있거나 폴리실리콘이 절단될 수 있는 위치들이다. 도 4c 는 접속 행렬의 이들 양태들을 도시하기 위해 도 4 에 주석을 단다. 도 4c 에 도시된 것과 같이, 황갈색의 영역들은 공급 전압 접속부들에 대응하고; 녹색, 마젠타, 및 황색 영역들은 2-입력 MUX 의 3 개 입력들 (2 개의 MUX 입력들 및 선택 입력) 에 대응하고; 적색 영역들은 접지 접속부들에 대응하고; 그리고 청색 영역들은 2-입력 MUX 의 출력에 대응한다. 흰색의 정사각형들은 접촉부 및 절단 위치들에 대응한다.
게이트 구조 (408) 의 상부 및 하부 절반들은 상이한 컬러들을 가지며, 이는 그들이 서로 전기적으로 접속되지 않아야만 하는 것을 의미한다. 그러므로, 게이트 구조 (408) 는 상부 PMOS FinFET 디바이스와 하부 NMOS FinFET 디바이스의 게이트들이 서로 전기적으로 접속되지 않도록, 절단되어야 할 것이다 (이는 후속하는 도면에 설명되고 도시된다). 다른 한편으로, 게이트 구조 (410) 는 오직 하나의 컬러를 갖는다. 그러므로, 상부 PMOS FinFET 디바이스와 하부 NMOS FinFET 디바이스의 게이트들이 서로 전기적으로 접속되는 것으로 추정되기 때문에, 게이트 구조 (410) 을 절단할 필요가 없다. 구체적으로, 일부 실시형태들에서, 레이아웃 엔지니어는 흰색의 정사각형을 클릭함으로써 접촉부를 생성하거나 폴리실리콘 (예컨대, 게이트 구조 (408)) 를 절단할 수 있다.
도 4d 는 레이아웃 엔지니어가 접속 행렬을 사용하여 접촉부들을 생성하고 폴리실리콘을 절단한 후의 GUI 뷰를 도시한다. 게이트 구조 (408) 는 중앙에서 절단되었지만, 게이트 구조 (410) 는 절단되지 않은 것을 주목한다. 부가적으로, (비아 구조를 포함하는) 접촉부가 다른 구조들과 전기적으로 접속되어야만 하는 각각의 구조에 대하여 생성된 것을 주목한다. IC 설계 레이아웃에서 다른 층들은 명확함을 위해 도 4d 에 도시되지 않는다. 이들 층들은 도 4e 에 도시된다. 접지 전압 접속에 대응하는 4 개의 적색 영역들이 존재하는 것을 상기한다. 도 4e 에서, 우측에 3 개의 적색 영역들은 로컬 상호접속부들을 통해 서로 전기적으로 접속되었다. 좌측에 나머지 적색 영역은 금속층에서 와이어를 라우팅함으로써 다른 적색 영역들과 전기적으로 접속될 수 있다.
레이아웃 엔지니어가 IC 설계 레이아웃에서 적절한 위치들에서 접촉부들을 생성하고 폴리실리콘을 절단하기 위해 접속 행렬을 사용했다면, 레이아웃 엔지니어는 도 4f 에 도시된 것과 같은 원래의 레이아웃을 참조하기 위해 접속 행렬을 "턴 오프" 할 수 있다. 다음으로, 레이아웃 엔지니어는 IC 설계 레이아웃을 완료하도록 금속 접속들을 라우팅하기 위해 라우터를 사용할 수 있다. 최종 결과가 도 4g 에 도시된다. 도 4g 는 또한, 2-입력 MUX 의 상이한 부분들을 하이라이트하기 위해 주석들 (황색 알파벳) 을 포함한다. 구체적으로, 전력 공급부 접속부는 "vp" 로 주석 표시되었고, 접지 접속부는 "gd" 로 주석 표시되었고, 2 개의 입력들은 "a0" 및 "a1" 로 주석 표시되었고, 출력은 "z" 로 주석 표시되었고, 선택 입력은 "s" 로 주석 표시되었다.
다중게이트 디바이스들의 커스텀 레이아웃을 용이하게 하기 위한 프로세스
도 5a 는 본원에 기술된 일부 실시형태들에 따라 다중게이트 디바이스들을 배치하기 위한 프로세스를 도시한다. 프로세스는 IC 설계 레이아웃에서 다중게이트 디바이스를 배치하기 위한 배치 위치를 수신함으로써 시작할 수 있다 (동작 502). 다음으로, 프로세스는 다중게이트 디바이스의 디바이스 접촉부 (예컨대, 게이트, 소스, 또는 드레인 접촉부) 가 상호접속 트랙들의 세트에 대하여 정렬되도록, IC 설계 레이아웃에서 다중게이트 디바이스를 배치할 수 있으며, 여기서 IC 설계 레이아웃에서의 회로 엘리먼트들 간의 전기 접속들은 상호접속 트랙들을 따라 라우팅된다 (동작 504). 그 후에, 프로세스는 디퓨전 영역이 핀 트랙들의 세트에 대하여 정렬되도록, 다중게이트 디바이스의 디퓨전 영역을 디바이스 접촉부의 위치에 대해 이동시킬 수 있으며, 여기서 각각의 다중게이트 디바이스의 각각의 핀은 핀 트랙 상에 위치된다 (동작 506).
도 5b 는 본원에 기술된 일부 실시형태들에 따라 IC 설계의 커스텀 레이아웃을 용이하게 하기 위한 프로세스를 도시한다. 프로세스는 IC 설계에서 네트들의 세트에서의 각각의 네트에 대하여, 별개의 컬러 패턴을 그 네트에 대응하는 IC 설계의 레이아웃에서 형상들의 세트에 할당함으로써 시작할 수 있고, 여기서 형상들의 세트에서 각각의 형상은 IC 설계에 기초하여 제작될 수 있는 IC 칩에서 물리적 구조에 대응한다 (동작 522). 컬러 패턴은 컬러와 패턴의 조합일 수 있다. 도 4b 에서, 예컨대 "집지" 네트에 대응하는 형상들에는 "단색 적색" 컬러 패턴이 할당되는 반면, "출력" 네트에 대응하는 형상들에는 "단색 청색" 컬러 패턴이 할당된다. "단색" 패턴이 도 4b 에 사용되었지만, GUI 는 일반적으로 임의의 패턴을 사용할 수 있고, 예컨대 GUI 는 상이한 타입들의 해칭 패턴들을 사용할 수 있다. 오직 하나의 컬러가 GUI 에서 형상들을 컬러링하기 위해 사용가능하다면, GUI 는 상이한 네트들에 속하는 형상들을 식별하기 위해 별개의 해칭 패턴들을 사용할 수 있다. 다음으로, 프로세스는 IC 설계 툴의 GUI 에서 IC 설계의 레이아웃을 디스플레이할 수 있고, 여기서 IC 설계의 레이아웃에서 각각의 형상은 그 형상에 할당된 컬러 패턴을 사용하여 IC 설계 툴의 GUI 에 디스플레이된다 (동작 524). 일부 실시형태들에서, 프로세스는 IC 설계 레이아웃에서 다중게이트 디바이스들에 대응하는 형상들에 관한 IC 설계 레이아웃 및 접속 정보를 수신함으로써 시작할 수 있다. 다음으로, 프로세스는 하나 이상의 컬러 패턴들을 가지는 IC 설계 레이아웃에서의 형상들을 컬러링할 수 있고, 여기서 서로 전기적으로 접속될 형상들은 동일한 컬러 패턴을 사용하여 컬러링된다. 그 후에, 프로세스는 컬러링된 형상들을 갖는 IC 설계 레이아웃을 GUI 를 통해 사용자에게 디스플레이할 수 있고, 따라서 사용자가 그 컬러 패턴들에 기초하여 IC 설계 레이아웃에서의 형상들을 전기적으로 접속하는 것을 용이하게 한다.
도 5c 는 본원에 기술된 일부 실시형태들에 따라 IC 설계의 레이아웃에서 접촉부들을 생성하기 위한 프로세스를 도시한다. 프로세스는 전기 접촉부들을 생성하기 위해 IC 설계의 레이아웃에서 GUI 오브젝트들의 세트를 디스플레이함으로써 시작할 수 있고, 여기서 GUI 오브젝트들의 세트에서 각각의 GUI 오브젝트는 IC 설계의 레이아웃에서의 형상에 대응한다 (동작 532). 다음으로, 프로세스는 사용자에 의해 선택되었던 각각의 GUI 오브젝트에 대응하는 각각의 형상으로 전기 접촉부를 생성할 수 있다 (동작 534). 그 후에, 프로세스는 대응하는 GUI 오브젝트들을 선택하는 것에 의해 사용자에 의해 생성되었던 전기 접촉부들 간에 전기 접속들을 생성하기 위해 라우터를 사용할 수 있다 (동작 536). 일부 실시형태들에서, 프로세스는 하나 이상의 다중게이트 디바이스들에서 하나 이상의 형상들을 갖는 전기 접촉부들을 생성하기 위해 IC 설계 레이아웃에서 GUI 오브젝트들을 디스플레이함으로써 시작할 수 있다. 다음으로, 프로세스는 사용자로부터 하나 이상의 GUI 오브젝트들의 선택들을 수신할 수 있다. 프로세스는 사용자에 의해 선택되었던 각각의 GUI 오브젝트에서 전기 접촉부를 생성할 수 있다. 다음으로, 프로세스는 GUI 오브젝트들을 선택함으로써 생성되었던 IC 설계 레이아웃에서 전기 접촉부들 간에 전기 접속들을 생성하기 위해 라우터를 사용할 수 있다.
도 5d 는 본원에 기술된 일부 실시형태들에 따라 IC 설계의 레이아웃에서 하나 이상의 형상들을 절단하기 위한 프로세스를 도시한다. 프로세스는 IC 설계의 레이아웃에서 형상들을 절단하기 위해 IC 설계의 레이아웃에서 GUI 오브젝트들의 세트를 디스플레이함으로써 시작할 수 있고, 여기서 GUI 오브젝트들의 세트에서 각각의 GUI 오브젝트는 적어도 하나의 형상이 절단될 수 있는 IC 설계의 레이아웃에서의 위치에 대응하고, 여기서 2 개의 네트들 간의 쇼트는 2 개의 별개의 컬러 패턴들을 사용하여 컬러링되는 IC 설계의 레이아웃에서 2 개의 인접한 형상들에 대응한다 (동작 542). 다음으로, 프로세스는, 사용자에 의해 선택되었던 각각의 GUI 오브젝트에 대하여, 선택된 GUI 오브젝트에 대응하는 위치에서 적어도 하나의 형상을 절단할 수 있다 (동작 544). 일부 실시형태들에서, 프로세스는 다중게이트 디바이스에서 폴리실리콘 형상을 절단하기 위해 IC 설계 레이아웃에서 GUI 오브젝트들을 디스플레이함으로써 시작할 수 있다. 다음으로, 프로세스는 사용자로부터 하나 이상의 GUI 오브젝트들의 선택을 수신할 수 있다. 그 후에, 프로세스는 사용자에 의해 선택되었던 각각의 GUI 오브젝트에서 다중게이트 디바이스에서 폴리 실리콘 형상을 절단할 수 있다.
용어 "커스텀 레이아웃 시스템" 은 일반적으로 IC 설계들, 특히 다중게이트 디바이스들을 포함하는 IC 설계들에 대한 커스텀 레이아웃을 용이하게 하는 하드웨어-기반의 시스템을 지칭한다. 도 6 은 본원에 기술된 일부 실시형태들에 따른 커스텀 레이아웃 시스템을 도시한다. 커스텀 레이아웃 시스템 (602) 은 프로세서 (604), 메모리 (606), 및 스토리지 디바이스 (608) 를 포함할 수 있다. 구체적으로, 메모리 (606) 에서의 메모리 위치들은 프로세서 (604) 에 의해 어드레싱가능할 수 있고, 따라서 프로세서 (604) 가 메모리 (606) 에 저장된 데이터를 (예컨대, 로딩/저장 명령들을 통해) 액세스하고 (예컨대, 논리/부동 소수점/산술 명령들을 통해) 조작할 수 있게 한다. 커스텀 레이아웃 시스템 (602) 은 디스플레이 디바이스 (614), 키보드 (610), 및 포인팅 디바이스 (612) 에 커플링될 수 있다. 스토리지 디바이스 (608) 는 오퍼레이팅 시스템 (616), 커스텀 레이아웃 소프트웨어 툴 (618), 및 데이터 (620) 를 저장할 수 있다. 데이터 (620) 는 커스텀 레이아웃 소프트웨어 툴 (618) 에 의해 요구되는 입력 및/또는 커스텀 레이아웃 소프트웨어 툴 (618) 에 의해 생성되는 출력을 포함할 수 있다.
커스텀 레이아웃 시스템 (602) 은 본 개시물에서 명시적으로 또는 암시적으로 설명된 하나 이상의 동작들을 자동으로 (또는 사용자의 도움으로) 수행할 수도 있다. 예를 들어, 커스텀 레이아웃 시스템 (602) 은 커스텀 레이아웃 소프트웨어 툴 (618) 을 메모리 (606) 내로 로딩할 수 있고, 그 후에 커스텀 레이아웃 소프트웨어 툴 (618) 은 IC 설계의 커스텀 레이아웃을 생성하고 편집하는데 사용될 수 있다.
앞의 설명은 당업자로 하여금 실시형태들을 실시하고 사용할 수 있도록 제공된다. 개시된 실시형태들에 대한 다양한 수정들은 당업자에게 용이하게 자명할 것이며, 본원에서 정의된 일반적인 원리들은 본 개시물의 사상 또는 범위로부터 일탈함 없이 다른 실시형태들 및 애플리케이션들에 적용가능하다. 따라서, 본 발명은 도시된 실시형태들로 제한되는 것은 아니며, 본원에 개시된 원칙들 및 특징들과 일치하는 최광의 범위에 따르기 위한 것이다.
본 개시물에 설명된 데이터 구조들 및 코드는 컴퓨터 판독가능 저장 매체 및/또는 하드웨어 모듈 및/또는 하드웨어 장치에 부분적으로 또는 전체적으로 저장될 수 있다. 컴퓨터 판독가능 저장 매체는 코드 및/또는 데이터를 저장할 수 있는 디스크 드라이브들, 자기 테이프, CD들 (컴팩트 디스크들), DVD들 (디지털 다기능 디스크들 또는 디지털 비디오 디스크들), 또는 지금 공지된 또는 이후에 개발되는 다른 매체들과 같은, 휘발성 메모리, 비휘발성 메모리, 자기 및 광학 저장 디바이스들을 포함하지만 이에 한정되지 않는다. 본 개시에서 설명된 하드웨어 모듈들 또는 장치들은 주문형 집적회로들 (ASIC들), 필드 프로그래밍가능 게이트 어레이들 (FPGA들), 전용 또는 공유 프로세서들, 및/또는 지금 공지된 또는 이후 개발되는 다른 하드웨어 모듈들 또는 장치들을 포함하지만 이에 한정되지 않는다.
본 개시에서 설명된 방법들 및 프로세스들은 컴퓨터 판독가능 저장 매체 또는 디바이스에 저장된 코드 및/또는 데이터로서 부분적으로 또는 완전히 구현될 수 있어서, 컴퓨터 시스템이 코드 및/또는 데이터를 판독하고 실행할 경우 컴퓨터 시스템이 관련 방법들 및 프로세스들을 수행하게 한다. 그 방법들 및 프로세스들은 또한, 하드웨어 모듈들 또는 장치들에서 부분적으로 또는 완전히 구현될 수 있어서, 하드웨어 모듈들 또는 장치들이 활성화될 경우 관련 방법들 및 프로세스들을 수행하게 한다. 그 방법들 및 프로세스들은 코드, 데이터, 및 하드웨어 모듈들 또는 장치들의 조합을 이용하여 구현될 수 있음을 주목한다.
본 발명의 실시형태들의 상기 설명들은 단지 예시 및 설명의 목적으로만 제시되었다. 이들은 포괄적인 것으로 또는 본 발명을 개시된 형태들로 한정하도록 의도되지 않는다. 이에 따라, 다수의 변형들 및 변동들은 당업자에게 자명할 것이다. 부가적으로, 상기 개시는 본 발명을 한정하도록 의도되지 않는다. 본 발명의 범위는 첨부된 청구항들에 의해 정의된다.

Claims (20)

  1. IC 설계의 커스텀 레이아웃을 용이하게 하는 방법으로서,
    상기 IC 설계에서 네트들의 세트에서의 각각의 네트에 대하여, 상기 네트에 대응하는 상기 IC 설계의 레이아웃에서의 형상들의 세트에 별개의 컬러 패턴을 할당하는 단계로서, 상기 형상들의 세트에서의 각각의 형상은 상기 IC 설계에 기초하여 제작될 수 있는 IC 칩에서의 물리적 구조에 대응하는, 상기 별개의 컬러 패턴을 할당하는 단계; 및
    IC 설계 툴의 그래픽 사용자 인터페이스 (GUI) 에 상기 IC 설계의 레이아웃을 디스플레이하는 단계로서, 상기 IC 설계의 레이아웃에서 각각의 형상은 상기 형상에 할당된 컬러 패턴을 사용하여 상기 IC 설계 툴의 GUI 에 디스플레이되는, 상기 IC 설계의 레이아웃을 디스플레이하는 단계를 포함하는, IC 설계의 커스텀 레이아웃을 용이하게 하는 방법.
  2. 제 1 항에 있어서,
    상기 IC 설계의 레이아웃에서 형상들을 절단하기 위해 상기 IC 설계의 레이아웃에 GUI 오브젝트들의 세트를 디스플레이하는 단계로서, 상기 GUI 오브젝트들의 세트에서 각각의 GUI 오브젝트는 적어도 하나의 형상이 절단될 수 있는 상기 IC 설계의 레이아웃에서의 위치에 대응하고, 2 개의 네트들 간의 쇼트는 2 개의 별개의 컬러 패턴들을 사용하여 컬러링되는 상기 IC 설계의 레이아웃에서의 2 개의 인접한 형상들에 대응하는, 상기 GUI 오브젝트들의 세트를 디스플레이하는 단계; 및
    사용자에 의해 선택되었던 각각의 GUI 오브젝트에 대하여, 선택된 상기 GUI 오브젝트에 대응하는 위치에서 적어도 하나의 형상을 절단하는 단계를 더 포함하는, IC 설계의 커스텀 레이아웃을 용이하게 하는 방법.
  3. 제 1 항에 있어서,
    전기 접촉부들을 생성하기 위해 상기 IC 설계의 레이아웃에 GUI 오브젝트들의 세트를 디스플레이하는 단계로서, 상기 GUI 오브젝트들의 세트에서 각각의 GUI 오브젝트는 상기 IC 설계의 레이아웃에서의 형상에 대응하는, 상기 GUI 오브젝트들의 세트를 디스플레이하는 단계; 및
    사용자에 의해 선택되었던 각각의 GUI 오브젝트에 대응하는 각각의 형상으로 전기 접촉부를 생성하는 단계를 더 포함하는, IC 설계의 커스텀 레이아웃을 용이하게 하는 방법.
  4. 제 3 항에 있어서,
    대응하는 상기 GUI 오브젝트들을 선택하는 것에 의해 상기 사용자에 의해 생성되었던 전기 접촉부들 간의 전기 접속들을 생성하기 위해 라우터를 사용하는 단계를 더 포함하는, IC 설계의 커스텀 레이아웃을 용이하게 하는 방법.
  5. 제 1 항에 있어서,
    각각의 컬러 패턴은 컬러와 패턴의 조합인, IC 설계의 커스텀 레이아웃을 용이하게 하는 방법.
  6. 컴퓨터에 의해 실행될 경우, 상기 컴퓨터로 하여금 집적 회로 (IC) 설계의 커스텀 레이아웃을 용이하게 하는 방법을 수행하게 하는 명령들을 저장하는 비일시적인 컴퓨터 판독가능 저장 매체로서,
    상기 IC 설계의 커스텀 레이아웃을 용이하게 하는 방법은,
    상기 IC 설계에서 네트들의 세트에서의 각각의 네트에 대하여, 상기 네트에 대응하는 상기 IC 설계의 레이아웃에서의 형상들의 세트에 별개의 컬러 패턴을 할당하는 단계로서, 상기 형상들의 세트에서의 각각의 형상은 상기 IC 설계에 기초하여 제작될 수 있는 IC 칩에서의 물리적 구조에 대응하는, 상기 별개의 컬러 패턴을 할당하는 단계; 및
    IC 설계 툴의 그래픽 사용자 인터페이스 (GUI) 에 상기 IC 설계의 레이아웃을 디스플레이하는 단계로서, 상기 IC 설계의 레이아웃에서 각각의 형상은 상기 형상에 할당된 컬러 패턴을 사용하여 상기 IC 설계 툴의 GUI 에 디스플레이되는, 상기 IC 설계의 레이아웃을 디스플레이하는 단계를 포함하는, 비일시적인 컴퓨터 판독가능 저장 매체.
  7. 제 6 항에 있어서,
    상기 IC 설계의 레이아웃에서의 형상들을 절단하기 위해 상기 IC 설계의 레이아웃에 GUI 오브젝트들의 세트를 디스플레이하는 단계로서, 상기 GUI 오브젝트들의 세트에서 각각의 GUI 오브젝트는 적어도 하나의 형상이 절단될 수 있는 상기 IC 설계의 레이아웃에서의 위치에 대응하고, 2 개의 네트들 간의 쇼트는 2 개의 별개의 컬러 패턴들을 사용하여 컬러링되는 상기 IC 설계의 레이아웃에서의 2 개의 인접한 형상들에 대응하는, 상기 GUI 오브젝트들의 세트를 디스플레이하는 단계; 및
    사용자에 의해 선택되었던 각각의 GUI 오브젝트에 대하여, 선택된 상기 GUI 오브젝트에 대응하는 위치에서 적어도 하나의 형상을 절단하는 단계를 더 포함하는, 비일시적인 컴퓨터 판독가능 저장 매체.
  8. 제 6 항에 있어서,
    전기 접촉부들을 생성하기 위해 상기 IC 설계의 레이아웃에 GUI 오브젝트들의 세트를 디스플레이하는 단계로서, 상기 GUI 오브젝트들의 세트에서 각각의 GUI 오브젝트는 상기 IC 설계의 레이아웃에서의 형상에 대응하는, 상기 GUI 오브젝트들의 세트를 디스플레이하는 단계; 및
    사용자에 의해 선택되었던 각각의 GUI 오브젝트에 대응하는 각각의 형상으로 전기 접촉부를 생성하는 단계를 더 포함하는, 비일시적인 컴퓨터 판독가능 저장 매체.
  9. 제 8 항에 있어서,
    대응하는 상기 GUI 오브젝트들을 선택하는 것에 의해 상기 사용자에 의해 생성되었던 전기 접촉부들 간의 전기 접속들을 생성하기 위해 라우터를 사용하는 단계를 더 포함하는, 비일시적인 컴퓨터 판독가능 저장 매체.
  10. 제 6 항에 있어서,
    상기 각각의 컬러 패턴은 컬러와 패턴의 조합인, 비일시적인 컴퓨터 판독가능 저장 매체.
  11. 다중게이트 디바이스들의 커스텀 레이아웃을 용이하게 하는 방법으로서,
    다중게이트 디바이스의 디바이스 접촉부가 상호접속 트랙들의 세트에 대하여 정렬되도록, IC 설계 레이아웃에서 상기 다중게이트 디바이스를 배치하는 단계로서, 상기 IC 설계 레이아웃에서 회로 엘리먼트들 간의 전기 접속들은 상호접속 트랙들을 따라 라우팅되는, 상기 다중게이트 디바이스를 배치하는 단계; 및
    디퓨전 영역이 핀 트랙들의 세트에 대하여 정렬되도록, 상기 디바이스 접촉부의 위치에 대해 상기 다중게이트 디바이스의 디퓨전 영역을 이동시키는 단계로서, 상기 각각의 다중게이트 디바이스의 각각의 핀은 핀 트랙 상에 위치되는, 상기 디퓨전 영역을 이동시키는 단계를 포함하는, 다중게이트 디바이스들의 커스텀 레이아웃을 용이하게 하는 방법.
  12. 제 11 항에 있어서,
    상기 상호접속 트랙들의 세트에서 인접하는 상호접속 트랙들은 서로 제 1 거리만큼 떨어져 있고, 상기 핀 트랙들의 세트에서 인접하는 핀 트랙들은 서로 제 2 거리만큼 떨어져 있는, 다중게이트 디바이스들의 커스텀 레이아웃을 용이하게 하는 방법.
  13. 제 12 항에 있어서,
    상기 다중게이트 디바이스는 핀 전계 효과 트랜지스터 (FinFET) 이고, 상기 제 2 거리는 상기 제 1 거리와 동일하지 않은, 다중게이트 디바이스들의 커스텀 레이아웃을 용이하게 하는 방법.
  14. 제 11 항에 있어서,
    하나 이상의 컬러 패턴들을 가지는 상기 IC 설계 레이아웃에서의 형상들을 컬러링하는 단계를 더 포함하며, 서로 전기적으로 접속될 형상들은 동일한 컬러 패턴을 사용하여 컬러링되는, 다중게이트 디바이스들의 커스텀 레이아웃을 용이하게 하는 방법.
  15. 제 11 항에 있어서,
    하나 이상의 다중게이트 디바이스들에서 하나 이상의 형상들을 갖는 전기 접촉부들을 생성하기 위해 상기 IC 설계 레이아웃에 그래픽 사용자 인터페이스 (GUI) 오브젝트들을 디스플레이하는 단계를 더 포함하는, 다중게이트 디바이스들의 커스텀 레이아웃을 용이하게 하는 방법.
  16. 제 15 항에 있어서,
    사용자에 의해 선택되었던 각각의 GUI 오브젝트에서 전기 접촉부를 생성하는 단계를 더 포함하는, 다중게이트 디바이스들의 커스텀 레이아웃을 용이하게 하는 방법.
  17. 제 16 항에 있어서,
    상기 IC 설계 레이아웃에서 전기 접촉부들 간에 전기 접속들을 생성하기 위해 라우터를 사용하는 단계를 더 포함하는, 다중게이트 디바이스들의 커스텀 레이아웃을 용이하게 하는 방법.
  18. 제 11 항에 있어서,
    상기 다중게이트 디바이스에서 폴리실리콘 형상을 절단하기 위해 상기 IC 설계 레이아웃에 그래픽 사용자 인터페이스 (GUI) 오브젝트들을 디스플레이하는 단계를 더 포함하는, 다중게이트 디바이스들의 커스텀 레이아웃을 용이하게 하는 방법.
  19. 제 18 항에 있어서,
    GUI 오브젝트에서, 상기 GUI 오브젝트의 선택을 수신시 상기 다중게이트 디바이스에서 폴리실리콘 형상을 절단하는 단계를 더 포함하는, 다중게이트 디바이스들의 커스텀 레이아웃을 용이하게 하는 방법.
  20. 제 11 항에 있어서,
    상기 다중게이트 디바이스는 소스, 드레인, 및 게이트 접속 위치들에 대한 파라미터들 및 디바이스 치수들에 대한 파라미터들을 포함하는 파라미터화된 셀에 의해 표현되고, 각각의 파라미터 값은 제 1 거리의 배수로서 명시되는, 다중게이트 디바이스들의 커스텀 레이아웃을 용이하게 하는 방법.
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