TW202303436A - 場可程式化閘陣列(fpga)應用之靜態隨機存取記憶體(sram)裝置 - Google Patents

場可程式化閘陣列(fpga)應用之靜態隨機存取記憶體(sram)裝置 Download PDF

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Abstract

本發明實施例係關於一種裝置，其包含：一第一電晶體，其包含一第一汲極/源極端子；及一第二電晶體，其包含一第一閘極端子。一第一導電路徑經電連接於該第一汲極/源極端子與該第一閘極端子之間。該第一導電路徑包含經電連接於該第一汲極/源極端子與一第一導電層之一第一軌道之間的一第一導電通路及經電連接於該第一導電層之該第一軌道與一第二導電層之一第一軌道之間的一第二導電通路。

Description

場可程式化閘陣列(FPGA)應用之靜態隨機存取記憶體(SRAM)裝置
本發明實施例係有關場可程式化閘陣列(FPGA)應用之靜態隨機存取記憶體(SRAM)裝置。
通常，一靜態隨機存取記憶體(SRAM)具有一記憶體胞元陣列，其包含連接於一上參考電位與一下參考電位之間的電晶體，使得兩個儲存節點之一者儲存待儲存之資訊且另一儲存節點儲存互補資訊。一個SRAM記憶體胞元配置包含六個電晶體，其中各位元之資訊儲存於形成兩個交叉耦合反相器之電晶體之四者上。另兩個電晶體連接至記憶體胞元字線以藉由將記憶體胞元選擇性連接至一位元線BL及一互補位元線(即，一反相位元線) BLB來控制在讀取及寫入操作期間存取記憶體胞元。由於SRAM係揮發性記憶體，所以資料在電源自SRAM移除時丟失。因此，基於SRAM之場可程式化閘陣列(FPGA)裝置包含在斷電時儲存來自SRAM之資料且在通電時將資料載入至SRAM中之額外組件，諸如一組態裝置及非揮發性記憶體。不斷開發基於SRAM之FPGA裝置以提高效能且降低成本。
本發明的一實施例係關於一種記憶體裝置，其包括：一第一電晶體，其包含一第一汲極/源極端子；一第二電晶體，其包含一第一閘極端子；及一第一導電路徑，其電連接於該第一汲極/源極端子與該第一閘極端子之間，其中該第一導電路徑包含電連接於該第一汲極/源極端子與一第一導電層之一第一軌道之間的一第一導電通路及電連接於該第一導電層之該第一軌道與一第二導電層之一第一軌道之間的一第二導電通路。
本發明的一實施例係關於一種記憶體裝置，其包括一靜態隨機存取記憶體，該靜態隨機存取記憶體包含：一第一電晶體，其包含一汲極/源極端子；一第二電晶體，其包含一閘極端子；一導電路徑，其電連接於該汲極/源極端子與該閘極端子之間，該導電路徑包含電連接於該汲極/源極端子與一第一導電層之一第一軌道之間的一第一導電通路、電連接於該第一導電層之該第一軌道與一第二導電層之一軌道之間的一第二導電通路、電連接於該閘極端子與一第三導電層之一第一軌道之間的一第三導電通路及電連接於該第三導電層之該第一軌道與該第二導電層之該軌道之間的一第四導電通路，其中該第一導電層之一第二軌道及該第三導電層之一第二軌道之至少一者與一電源軌及一參考軌之至少一者對準。
本發明的一實施例係關於一種用於形成一記憶體裝置之方法，其包括：在一靜態隨機存取記憶體中提供包含一第一汲極/源極端子之一第一電晶體及包含一第一閘極端子之一第二電晶體；在一第一導電路徑中使一第一導電通路連接於該第一汲極/源極端子與一第一導電層之一第一軌道之間；及使一第二導電通路連接於該第一導電層之該第一軌道與一第二導電層之一軌道之間。
以下揭露提供用於實施所提供標的之不同特徵之諸多不同實施例或實例。下文將描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不意在限制。例如，在以下描述中，使一第一構件形成於一第二構件上方或一第二構件上可包含其中形成直接接觸之該第一構件及該第二構件之實施例，且亦可包含其中額外構件可形成於該第一構件與該第二構件之間使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係為了簡單及清楚且其本身不指示所討論之各種實施例及/或組態之間的一關係。
此外，為方便描述，可在本文中使用空間相關術語(諸如「下面」、「下方」、「下」、「上方」、「上」及其類似者)來描述一元件或構件與另一(些)元件或構件之關係，如圖中所繪示。除圖中所描繪之定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中之不同定向。可依其他方式定向設備(旋轉90度或依其他定向)，且亦可因此解譯本文中所使用之空間相對描述詞。
一基於SRAM之FPGA可根據SRAM規則及技術設計及製造，且用於在斷電時儲存來自SRAM之資料且在通電時將資料載入至SRAM中之一組態裝置根據邏輯規則及技術設計及製造。通常，歸因於SRAM規則及邏輯規則之差異，將基於SRAM之FPGA與組態裝置或其他周邊邏輯裝置(諸如可程式化邏輯裝置)整合係不容易的。例如，歸因於提供於基於SRAM之FPGA與邏輯裝置之間的額外連接區域，功率、效能及面積(PPA)會負面影響技術擴展。此外，其他項目會負面影響PPA，包含具有不同胞元高度之鰭式場效電晶體(finfet)、中段製程(MEOL)圖案均勻性問題及後段製程(BEOL)電源及參考線不與電路對齊或偏離軌道。
為消除此等問題，所揭露實施例規定基於SRAM之FPGA及組態裝置兩者根據邏輯規則及技術設計及製造。用邏輯規則及技術設計及製造之基於SRAM之FPGA更易於與組態裝置及其他周邊邏輯裝置整合。此外，可使基於SRAM之FPGA及組態裝置兩者符合客製邏輯設計規則以滿足PPA目標。
如本文中所使用，「邏輯規則及技術」係指用於設計及佈局一邏輯裝置之規則及技術，且「SRAM規則及技術」係指用於設計及佈局一SRAM之規則及技術。例如，SRAM規則及邏輯規則包含不同間距及/或圖案尺寸。其中，一般而言，邏輯規則可具有比SRAM規則小之間距要求。
在所揭露實施例中，根據邏輯規則及技術設計及製造之基於SRAM之FPGA及組態裝置提供更穩健電源線及參考(接地)線軌道且受益於前段製程(FEOL)、MEOL及BEOL與鄰近邏輯裝置簡單鄰接，使得基於SRAM之FPGA及組態裝置可彼此直接相鄰且相鄰於鄰近邏輯裝置。例如，基於SRAM之FPGA及組態裝置中之finfet具有相同胞元高度，使得整合及直接鄰接係可行的。此外，FEOL/MEOL/BEOL圖案提供線之均勻性及本文中所界定之「空間推動」作為一有限空間內之佈線及佈局之合併。
在一些實施例中，極紫外(EUV)微影用於圖案化FEOL/MEOL/BEOL層。此外，在一些實施例中，根據邏輯規則及技術設計及製造之基於SRAM之FPGA及組態裝置可使用finfet技術實施且在一些實施例中使用堆疊奈米片電晶體技術實施。
所揭露實施例包含根據邏輯規則及技術設計及製造之六電晶體(6T) SRAM電路。6T SRAM電路包含用於節點連接之至BEOL導電層(諸如金屬層)之MEOL接點或通路。所揭露實施例進一步包含6T SRAM電路之一第一電路佈局(胞元A)及6T SRAM電路之一第二電路佈局(胞元B)。在胞元A及胞元B之各者中，6T SRAM電路包含至BEOL導電層之MEOL接點或通路以在6T SRAM電路中提供導電路徑，其係電阻/電容(RC)平衡路徑。SRAM電路中之此等平衡路徑減少失配且提供較佳電路操作裕度。此外，胞元A及胞元B之各者包含與電源及參考(接地)線對準以提供至電源及參考線之更穩健連接之導電軌道，諸如第一金屬層(M0)軌道。在一些實施例中，6T SRAM電路佈局可直接連接(無需跨接線)至其他邏輯裝置，其提供改良PPA。在一些實施例中，EUV微影提供有益於提供至BEOL導電層之MEOL接點或通路之圖案均勻性。
圖1係示意性繪示根據一些實施例之一基於SRAM之FPGA裝置20的一圖式。基於SRAM之FPGA裝置20包含一組態裝置22、一基於SRAM之FPGA 24、一非揮發性記憶體26及一電源管理電路28。組態裝置22及基於SRAM之FPGA 24之各者根據邏輯規則及技術設計及製造。在一些實施例中，基於SRAM之FPGA裝置20經組態以用於一即時時脈系統應用中。
組態裝置22經由通信路徑30電連接至非揮發性記憶體26且經由通信路徑32電連接至電源管理電路28。電源管理電路28經組態以管理至組態裝置22及基於SRAM之FPGA 24之電力。在一些實施例中，非揮發性記憶體26包含快閃記憶體。
組態裝置22進一步電連接至基於SRAM之FPGA 24。在一些實施例中，基於SRAM之FPGA 24經整合至組態裝置22中。在其他實施例中，基於SRAM之FPGA 24位於組態裝置22相鄰處或旁邊。
組態裝置22經組態以在通電時將資料自非揮發性記憶體26載入至基於SRAM之FPGA 24中，且在一些實施例中，組態裝置22經組態以在斷電時將來自基於SRAM之FPGA 24之資料儲存至非揮發性記憶體26中。
用邏輯規則及技術設計及製造之基於SRAM之FPGA 24易於整合至組態裝置22中且電連接至其他邏輯裝置。此外，可使基於SRAM之FPGA 24及組態裝置22兩者符合客製邏輯設計規則以滿足PPA目標。
圖2係示意性繪示根據一些實施例之一SRAM裝置40的一方塊圖。SRAM裝置40根據邏輯規則及技術設計及製造。在一些實施例中，SRAM裝置40類似於基於SRAM之FPGA 24 (如圖1中所展示)。在一些實施例中，SRAM裝置40係圖1之基於SRAM之FPGA裝置20之部分。
SRAM裝置40包含一SRAM記憶體陣列42及位於SRAM記憶體陣列42周邊之周邊電路44。SRAM記憶體陣列42包含複數個SRAM記憶體胞元46。SRAM記憶體胞元46之各者連接至一位元線BL及一互補位元線BLB用於讀取及寫入SRAM記憶體胞元46。
周邊電路44包含位址電路48及輸入/輸出(I/O)電路50。位址電路48用於定址SRAM記憶體胞元46且在一些實施例中包含列及行解碼器電路。I/O電路50用於讀取SRAM記憶體胞元46且輸出感測資料，且用於將輸入資料寫入至SRAM記憶體胞元46中。I/O電路50藉由位元線BL及互補位元線BLB電耦合至SRAM記憶體胞元46，使得資料經由位元線BL及互補位元線BLB自SRAM記憶體胞元46讀取及寫入至SRAM記憶體胞元46中。I/O電路50包含用於讀取及寫入SRAM記憶體胞元46之感測放大器。
圖3A係示意性繪示根據一些實施例之SRAM記憶體胞元46之一者的一圖式。SRAM記憶體胞元46係一6T SRAM記憶體胞元。在其他實施例中，SRAM記憶體胞元46可為一不同SRAM記憶體胞元。在一些實施例中，SRAM記憶體胞元46包含多於六個電晶體。在一些實施例中，SRAM記憶體胞元46包含少於六個電晶體。在一些實施例中，SRAM記憶體胞元46係四電晶體(4T)、八電晶體(8T)或十電晶體(10T)記憶體胞元之一者，且在一些實施例中，SRAM記憶體胞元46包含一類記憶體位元胞元或一構建單元。
6T SRAM記憶體胞元46包含四個n型金屬氧化物半導體(NMOS)場效電晶體及兩個p型金屬氧化物半導體(PMOS)場效電晶體。6T SRAM記憶體胞元46包含由包含一第一PMOS上拉電晶體PU1及一第一NMOS下拉電晶體PD1之一第一PMOS/NMOS電晶體對形成之一第一反相器、由包含一第二PMOS上拉電晶體PU2及一第二NMOS下拉電晶體PD2之一第二PMOS/NMOS電晶體對形成之一第二反相器及包含一第一NMOS通道閘電晶體PG1及一第二NMOS通道閘電晶體PG2之兩個存取電晶體或通道閘。
第一反相器及第二反相器彼此交叉耦合以形成用於資料儲存之一鎖存電路。電晶體PU1及PU2之各者之第一汲極/源極端子52及54耦合至一電源供應VDD，且電晶體PD1及PD2之各者之第一汲極/源極端子56及58耦合至一參考電壓VSS，諸如接地。
第一通道閘電晶體PG1之閘極端子60耦合至一字線WL，且第一通道閘電晶體PG1之一第一汲極源極端子62耦合至位元線BL。此外，通道閘電晶體PG1之一第二汲極/源極端子64在節點Q處耦合至電晶體PU1及PD1之第二汲極/源極端子66及68及PU2及PD2之閘極端子70及72。
第二通道閘電晶體PG2之閘極端子74連接至字線WL，且第二通道閘電晶體PG2之一第一汲極源極端子76連接至互補位元線BLB。此外，通道閘電晶體PG2之一第二汲極/源極端子78在節點QB處耦合至電晶體PU2及PD2之第二汲極/源極端子80及82及PU1及PD1之閘極端子84及86。
在一讀取操作期間，將位元線BL及互補位元線BLB預充電至一預定電壓。字線WL被啟用且一感測放大器(圖中未展示)連接至位元線BL及互補位元線BLB以感測位元線BL及互補位元線BLB上之電壓且輸出儲存資訊。
在一寫入操作期間，將位元線BL及互補位元線BLB設定至對應於待儲存資料之一電壓。位元線及互補位元線輸入驅動器比SRAM記憶體胞元46中之電晶體強，使得當字線被啟用時，寫入電壓超控記憶體胞元中之交叉耦合反相器電壓以寫入SRAM記憶體胞元46.
在一些實施例中，SRAM記憶體胞元46可使用finfet製造且在一些實施例中，SRAM記憶體胞元46可使用堆疊奈米片電晶體製造。
圖3B係示意性繪示根據一些實施例之可用於製造SRAM記憶體胞元46中之一finfet胞元88的一圖式。finfet胞元88包含自諸如一矽基板之一基板90延伸之一鰭片89。鰭片89包含一源極區域及一汲極區域，且諸如氧化物層之一介電層91位於基板90上。一閘極堆疊92 (包含由一閘極導電層(諸如一金屬層)覆蓋之一閘極介電層，諸如氧化物層)位於鰭片89之三側上。
圖3C係示意性繪示根據一些實施例之可用於製造SRAM記憶體胞元46中之一堆疊奈米片電晶體94的一圖式。堆疊奈米片電晶體94係一類型之場效電晶體(fet)，其包含位於一基板96 (諸如一矽基板)上方之複數個堆疊奈米片95a至95c。堆疊奈米片95a至95c之各者包含一源極區域及一汲極區域，且諸如氧化物層之一介電層97位於基板96上。奈米片電晶體94包含呈一環繞式閘極(GAA)架構之堆疊奈米片95a至95c，其中堆疊奈米片95a至95c之各者由一閘極堆疊98分離，閘極堆疊98包含由一閘極導電層(諸如一金屬層)覆蓋之一閘極介電層(諸如氧化物層)。閘極堆疊98環繞堆疊奈米片95a至95c之各者之所有側，藉此形成GAA結構。
術語「奈米片」在本文中用於指明具有奈米級或甚至微米級尺寸且具有一細長形狀之任何材料部分，不論此部分之剖面形狀如何。因此，此術語指明圓形及實質上圓形剖面細長材料部分及包含(例如)一圓柱形形狀或一實質上矩形剖面之樑或條形材料部分兩者。
圖4係示意性繪示根據一些實施例之經組態用於設計及製造本揭露之基於SRAM之FPGA裝置(包含基於SRAM之FPGA裝置20)之一電腦系統100之一實例的一方塊圖。本揭露之積體電路(IC)及裝置之部分或全部設計及製造可由或用電腦系統100執行。在一些實施例中，電腦系統100包含一EDA系統。
在一些實施例中，系統100係包含一處理器102及一非暫時性電腦可讀儲存媒體104之一通用運算裝置。電腦可讀儲存媒體104可編碼有(例如儲存)電腦程式碼，諸如可執行指令106。由處理器102執行指令106提供(至少部分)實施系統100之一部分或全部功能(諸如放置、佈局、佈線、佈局前模擬、佈局後模擬、重新佈線及製造之一最終佈局)之一設計工具。此外，包含製造工具108來進一步佈局及實體實施IC及裝置之設計及製造。在一些實施例中，系統100包含一商用路由器。在一些實施例中，系統100可包含一自動佈局及佈線(APR)系統。
處理器102係藉由一匯流排110電耦合至電腦可讀儲存媒體104且係藉由匯流排110電耦合至一I/O介面112。一網路介面114亦係藉由匯流排110電連接至處理器102。網路介面114經連接至一網路116，使得處理器102及電腦可讀儲存媒體104可使用網路116連接至外部元件。處理器102經組態以執行經編碼於電腦可讀儲存媒體104中之電腦程式碼或指令106，以引起系統100執行系統100的一部分或全部功能。在一些實施例中，處理器102係一中央處理單元(CPU)、一多處理器、一分佈式處理系統、一專用積體電路(ASIC)，及/或一適合處理單元。
在一些實施例中，電腦可讀儲存媒體104係一電子、磁性、光學、電磁、紅外，及/或半導體系統或設備或裝置。例如，電腦可讀儲存媒體104可包含一半導體或固態記憶體、一磁帶、一可抽換電腦磁片、一隨機存取記憶體(RAM)、一唯讀記憶體(ROM)、一硬磁碟，及/或一光碟。在使用光碟的一些實施例中，電腦可讀儲存媒體104可包含一光碟-唯讀記憶體(CD-ROM)、一光碟-讀取/寫入記憶體(CD-R/W)，及/或一數位視訊光碟(DVD)。
在一些實施例中，電腦可讀儲存媒體104儲存經組態以引起系統100執行系統100之一部分或全部功能的電腦程式碼或指令106。在一些實施例中，電腦可讀儲存媒體104亦儲存促進執行系統100之一部分或全部功能的資訊。在一些實施例中，電腦可讀儲存媒體104儲存包含組件庫、數位電路單元庫及資料庫之一或多者的一資料庫118。
EDA系統100包含經耦合至外部電路系統之I/O介面112。在一些實施例中，I/O介面112包含用於將資訊及命令傳送至處理器102之一鍵盤、小鍵盤、滑鼠、軌跡球、軌跡墊、觸控螢幕，及/或游標方向鍵。
網路介面114經耦合至處理器102且允許系統100與網路116通信，一或多個其他電腦系統經連接至網路116。網路介面114可包含：無線網路介面，諸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如ETHERNET、USB或IEEE-1364。在一些實施例中，可在類似於系統100之兩個或更多個系統中執行系統100的一部分或全部功能。
系統100經組態以透過I/O介面112接收資訊。透過I/O介面112接收之資訊包含指令、資料、設計規則、組件及單元庫及/或供處理器102處理之其他參數之一或多者。資訊藉由匯流排110傳送至處理器102。此外，EDA系統100經組態以透過I/O介面112接收與一使用者介面(UI)相關之資訊。此UI資訊可作為一UI 120儲存於電腦可讀儲存媒體104中。
在一些實施例中，系統100之一部分或全部功能經由供一處理器執行之一獨立軟體應用程式實施。在一些實施例中，系統100之一部分或全部功能在作為一額外軟體應用程式之一部分之一軟體應用程式中實施。在一些實施例中，系統100之一部分或全部功能經實施為一軟體應用程式之一插件。在一些實施例中，系統100之至少一個功能經實施為一軟體應用程式，其係一EDA工具之一部分。在一些實施例中，系統100之一部分或全部功能經實施為由系統100使用之一軟體應用程式。在一些實施例中，一佈局圖使用諸如可購自CADENCE DESIGN SYSTEMS公司之VIRTUOSO之一工具或另一適合佈局產生工具來產生。
在一些實施例中，佈線、佈局及其他程序經實現為儲存於一非暫時性電腦可讀記錄媒體中之一程式之功能。一非暫時性電腦可讀記錄媒體之實例包含(但不限於)外部/可抽換及/或內部/內建儲存或記憶體單元，例如一或多個光碟(諸如一DVD)、一磁碟(諸如一硬碟)、一半導體記憶體(諸如一ROM及RAM)及一記憶卡及其類似者。
如上文所提及，系統100之實施例包含用於實施系統100之製程之製造工具108。例如，基於最終佈局，可產生光微影遮罩，其用於藉由製造工具108製造IC及裝置。
結合圖5揭露裝置製造之進一步態樣，圖5係根據一些實施例之一IC製造系統122及與其相關聯之一IC製造流程之一方塊圖。在一些實施例中，基於一佈局圖，使用製造系統122製造一半導體IC之一層中之一或多個半導體遮罩及/或至少一個組件。
在圖5中，IC製造系統122包含在與製造一IC (諸如本文中所描述之IC)相關之設計、開發及製造循環及/或服務中彼此互動之實體，諸如一設計室124、一遮罩室126及一IC製造商/製造者(「晶圓廠」) 128。系統122中之實體藉由一通信網路連接。在一些實施例中，通信網路係一單一網路。在一些實施例中，通信網路係各種不同網路，諸如一內部網路及網際網路。通信網路包含有線及/或無線通信通道。各實體與一或多個其他實體互動且向一或多個其他實體提供服務及/或自一或多個其他實體接收服務。在一些實施例中，設計室124、遮罩室126及IC晶圓廠128之兩者或更多者由一單一較大公司擁有。在一些實施例中，設計室124、遮罩室126及IC晶圓廠128之兩者或更多者共存於一共同設施中且使用共同資源。
設計室(或設計團隊) 124產生一IC設計佈局圖130。IC設計佈局圖130包含各種幾何圖案或針對一IC裝置設計之IC佈局圖。幾何圖案對應於構成待製造半導體結構之各種組件之金屬、氧化物或半導體層之圖案。各種層組合形成各種IC特徵。例如，IC設計佈局圖130之一部分包含形成於一半導體基板(諸如一矽晶圓)中及放置於半導體基板上之各種材料層中之各種IC特徵，諸如對角通路、主動面積或區域、閘極電極、源極、汲極、金屬線、局部通路及用於接合墊之開口。設計室124實施一設計程序以形成一IC設計佈局圖130。IC設計佈局圖130呈現於具有幾何圖案資訊之一或多個資料檔案中。例如，IC設計佈局圖130可依一GDSII檔案格式或DFII檔案格式表示。在一些實施例中，設計程序包含類比電路設計、數位邏輯電路設計、佈局及佈線常式及實體佈局設計之一或多者。
遮罩室126包含資料準備132及遮罩製造134。遮罩室126使用IC設計佈局圖130來製造一或多個遮罩136以用於製造IC或半導體結構之各種層。遮罩室126執行遮罩資料準備132，其中將IC設計佈局圖130轉譯為一代表性資料檔案(RDF)。遮罩資料準備132將RDF提供至遮罩製造134。遮罩製造134包含將RDF轉換為一基板(諸如一遮罩(倍縮光罩) 136或半導體晶圓138)上之一影像之一遮罩寫入器。設計佈局圖130由遮罩資料準備132操縱以符合遮罩寫入器之特性及/或IC晶圓廠128之準則。在圖5中，遮罩資料準備132及遮罩製造134經繪示為單獨元件。在一些實施例中，遮罩資料準備132及遮罩製造134可統稱為遮罩資料準備。
在一些實施例中，遮罩資料準備132包含一光學近接校正(OPC)，其使用微影增強技術來補償像差，諸如可源於繞射、干涉、其他處理效應及其類似者之像差。OPC調整IC設計佈局圖130。在一些實施例中，遮罩資料準備132包含進一步解析度增強技術(RET)，諸如離軸照明、次級解析輔助特徵、相移遮罩、其他適合技術及其類似者或其等之組合。在一些實施例中，亦使用反向微影技術(ILT)，其將OPC視為一反向成像問題。
在一些實施例中，遮罩資料準備132包含一遮罩規則檢查器(MRC)，其用含有某些幾何及/或連接性限制之一組遮罩創建規則檢查已經歷OPC程序之IC設計佈局圖130以確保足夠裕度、解釋半導體製程之可變性及其類似者。在一些實施例中，MRC修改IC設計佈局圖130以補償遮罩製造134期間之限制，其可撤銷由OPC執行之部分修改以滿足遮罩創建規則。
在一些實施例中，遮罩資料準備132包含模擬將由IC晶圓廠128實施之處理之微影程序檢查(LPC)。LPC基於IC設計佈局圖130模擬此處理以創建一模擬製造裝置。LPC模擬中之處理參數可包含與IC製造循環之各種程序相關聯之參數、與用於製造IC之工具相關聯之參數及/或製程之其他態樣。LPC考量各種因數，諸如空中影像對比、焦深(「DOF」)、遮罩誤差放大因數(「MEEF」)、其他適合因數及其類似者或其等之組合。在一些實施例中，在由LPC創建一模擬製造裝置之後，若模擬裝置之形狀不夠接近以無法滿足設計規則，則重複OPC及/或MRC以進一步精進IC設計佈局圖130。
為清楚起見，已簡化遮罩資料準備132之以上描述。在一些實施例中，資料準備132包含用於根據製造規則修改IC設計佈局圖130之額外特徵，諸如一邏輯運算(LOP)。另外，在資料準備132期間施加於IC設計佈局圖130之程序可依各種不同順序執行。
在遮罩資料準備132之後及遮罩製造134期間，基於經修改IC設計佈局圖130製造一遮罩136或一群組之遮罩136。在一些實施例中，遮罩製造134包含基於IC設計佈局圖130執行一或多次微影曝光。在一些實施例中，基於經修改IC設計佈局圖130使用一電子束(e-beam)或多個電子束之一機構在一遮罩(光罩或倍縮光罩)136上形成一圖案。遮罩136可依各種技術形成。在一些實施例中，遮罩136使用二元技術形成。在一些實施例中，一遮罩圖案包含不透明區域及透明區域。用於曝露已塗覆於一晶圓上之影像敏感材料層(例如光阻劑)之一輻射束(諸如一紫外(UV)束)由不透明區域阻擋，且透射穿過透明區域。在一個實例中，遮罩136之二元遮罩版本包含一透明基板(例如熔融石英)及塗覆於二元遮罩之不透明區域中之一不透明材料(例如鉻)。在另一實例中，遮罩136使用一相移技術形成。在遮罩136之一相移遮罩(PSM)版本中，形成於相移遮罩上之圖案中之各種特徵經組態以具有適當相位差以增強解析度及成像品質。在各種實例中，相移遮罩可為衰減PSM或交替PSM。由遮罩製造134產生之(若干)遮罩用於各種程序中。例如，此一(些)遮罩用於一離子植入程序中以在半導體晶圓138中形成各種摻雜區域，用於一蝕刻程序中以在半導體晶圓138中形成各種蝕刻區域，及/或用於其他適合程序中。
在一些實施例中，EUV微影用於圖案化FEOL/MEOL/BEOL層。在一些實施例中，根據邏輯規則及技術設計及製造之基於SRAM之FPGA及組態裝置包含finfet及堆疊奈米片電晶體之一者。在一些實施例中，EUV微影用於製造finfet及堆疊奈米片電晶體。
IC晶圓廠128包含晶圓製造140。IC晶圓廠128係包含用於製造各種不同IC產品之一或多個製造設施之一IC製造企業。在一些實施例中，IC晶圓廠128係一半導體代工廠。例如，可存在用於複數個IC產品之FEOL製造之一製造設施，一第二製造設施可提供MEOL製造，且一第三製造設施可提供用於IC產品互連及封裝之BEOL製造，且一第四製造設施可提供代工廠企業之其他服務。
IC晶圓廠128使用由遮罩室126製造之(若干)遮罩136來製造本揭露之半導體結構或IC 142。因此，IC晶圓廠128至少間接使用IC設計佈局圖130來製造本揭露之半導體結構或IC 142。此外，半導體晶圓138包含一矽基板或其上形成有材料層之其他適當基板，且半導體晶圓138進一步包含各種摻雜區域、介電特徵、多層級互連件及其類似者之一或多者(在後續製造步驟中形成)。在一些實施例中，半導體晶圓138由IC晶圓廠128使用(若干)遮罩136製造以形成本揭露之半導體結構或IC 142。在一些實施例中，IC製造包含至少間接基於IC設計佈局圖130執行一或多次微影曝光。
如上文所描述，所揭露實施例包含根據邏輯規則及技術設計及製造之6T SRAM電路。6T SRAM電路佈局之各者包含至BEOL導電層之MEOL通路以在電路中提供經RC平衡以減少失配且提供較佳電路操作裕度之導電路徑。此外，6T SRAM電路佈局包含與電源及參考線對準以提供至電源及參考線之更穩健連接之導電軌道，且在一些實施例中，6T SRAM電路佈局直接連接(無需跨接線)至其他邏輯裝置，其改良PPA。
圖6係示意性繪示根據一些實施例之一6T SRAM電路佈局200 (本文中亦指稱胞元A)的一圖式。電路佈局200根據邏輯規則及技術而非SRAM規則及技術設計。
電路佈局200係圖3A之6T SRAM記憶體胞元46之一佈局。在其他實施例中，電路佈局200可為一不同SRAM記憶體胞元之一佈局。在一些實施例中，電路佈局200可包含多於六個電晶體。在一些實施例中，電路佈局200可包含少於六個電晶體。在一些實施例中，電路佈局200可為一4T、8T或10T SRAM記憶體胞元之一者之一佈局。
電路佈局200包含6T SRAM記憶體胞元46之四個NMOS電晶體PD1、PD2、PG1及PG2及兩個PMOS電晶體PU1及PU2。PMOS電晶體PU1及NMOS電晶體PD1形成第一反相器，PMOS電晶體PU2及NMOS電晶體PD2形成第二反相器，且NMOS電晶體PG1及PG2係兩個通道閘。
第一反相器及第二反相器經彼此交叉耦合以形成用於資料儲存之鎖存電路。電晶體PU1之一第一汲極/源極端子202經組態以透過一MD層軌道204至一VD通路206至一M0層軌道208至一VIA0通路210及至一M1層軌道212耦合至電源供應電壓VDD。電晶體PU2之一第一汲極/源極端子214經組態以透過一MD層軌道216至一VD通路218至一M0層軌道220至一VIA0通路222及至M1層軌道224耦合至電源供應電壓VDD。在此等之各者中，M0層軌道係M0_a及M0_b之一者，且M1層軌道係M1_a及M1_b之一者。M0_a及M0_b層軌道係金屬層M0之一雙重圖案化程序之部分，且M1_a及M1_b層軌道係金屬層M1之一雙重圖案化程序之部分。
此外，電晶體PD1之一第一汲極/源極端子226經組態以透過一MD層軌道228至一VD通路230及至一M0層軌道232耦合至參考電壓VSS，且電晶體PD2之一第一汲極/源極端子234經組態以透過一MD層軌道236至一VD通路238及至一M0層軌道240耦合至參考電壓VSS。在此等之各者中，M0層軌道係M0_a及M0_b之一者。
第一通道閘電晶體PG1之閘極端子242經組態以透過一閘極通路VD 244至一M0層軌道246至一VIA0通路248及至一M1層軌道250耦合至字線WL，且第一通道閘電晶體PG1之一第一汲極/源極端子252經組態以透過一MD層軌道254至一VD通路256及至一M0層軌道258耦合至位元線BL。在此等中，M0層軌道係M0_a及M0_b之一者，且M1層軌道係M1_a及M1_b之一者。
第二通道閘電晶體PG2之閘極端子260經組態以透過一閘極通路VD 262至一M0層軌道264至一VIA0通路266及至一M1層軌道250耦合至字線WL，且第二通道閘電晶體PG2之一第一汲極/源極端子268經組態以透過一MD層軌道270至一VD通路272及至一M0層軌道274耦合至互補位元線BLB。在此等中，M0層軌道係M0_a及M0_b之一者，且M1層軌道係M1_a及M1_b之一者。
在交叉耦合第一反相器及第二反相器時，第一通道閘電晶體PG1之一第二汲極/源極端子276由電晶體PD1之第二汲極/源極端子276共用或耦合至電晶體PD1之第二汲極/源極端子276且透過MD層軌道280耦合至電晶體PU1之一第二汲極/源極端子278。MD層軌道280透過一VD通路284至一M0層軌道286至一VIA0通路288至一M1層軌道290至一VIA0通路292至一M0層軌道294至一閘極通路VG 296及至閘極端子282在節點Q處進一步耦合至電晶體PU2及PD2之閘極端子282。在此，M0層軌道係M0_a及M0_b之一者，且M1層軌道係M1_a及M1_b之一者。
此外，第二通道閘電晶體PG2之一第二汲極/源極端子298由電晶體PD2之第二汲極/源極端子298共用且耦合至電晶體PD2之第二汲極/源極端子298且透過MD層軌道302耦合至電晶體PU2之一第二汲極/源極端子300。MD層軌道302透過一VD通路306至一M0層軌道308至一VIA0通路310至一M1層軌道312至一VIA0通路314至一M0層軌道316至一閘極通路VG 318及至閘極端子304在節點QB處進一步耦合至電晶體PU1及PD1之閘極端子304。在此，M0層軌道係M0_a及M0_b之一者，且M1層軌道係M1_a及M1_b之一者。
電路佈局200進一步包含兩個虛設PMOS電晶體，其等具有經組態以透過閘極通路322至M0層軌道220耦合至電源電壓VDD之一虛設閘極320及經組態以透過MD層軌道326至VD通路328至M0層軌道208耦合電源電壓VDD之汲極/源極區域324a及324b。
圖7係示意性繪示根據一些實施例之交叉耦合6T SRAM記憶體胞元46之6T SRAM電路佈局200 (胞元A)中之第一反相器及第二反相器之兩個導電路徑330及332的一圖式。導電路徑330及332之各者包含至BEOL導電層之MEOL通路以提供經平衡以具有相同或接近相同RC特性之導電路徑330及332。平衡導電路徑330及332減少交叉耦合失配且提供較佳電路操作裕度。
第一導電路徑330在節點Q處延伸於電晶體PU2及PD2之閘極端子282至之電晶體PU1之第二汲極/源極端子278及第一通道閘電晶體PG1及電晶體PD1之第二汲極/源極端子276之間。第一導電路徑330自閘極端子282通過閘極通路VG 296至M0層軌道294至VIA0通路292至M1層軌道290至VIA0通路288至M0層軌道286至VD通路284至MD層軌道280，其在節點Q處延伸於電晶體PU1之第二汲極/源極端子278及第一通道閘電晶體PG1及電晶體PD1之第二汲極/源極端子276上方。
第二導電路徑332在節點QB處延伸於電晶體PU1及PD1之閘極端子304至電晶體PU2之第二汲極/源極端子300及第二通道閘電晶體PG2及電晶體PD2之第二汲極/源極端子298之間。第二導電路徑332自閘極端子304通過閘極通路VG 318至M0層軌道316至VIA0通路314至M1層軌道312至VIA0通路310至M0層軌道308至VD通路306至MD層軌道302，其在節點QB處延伸於電晶體PU2之第二汲極/源極端子300及第二通道閘電晶體PG2及電晶體PD2之第二汲極/源極端子298上方。
圖8係示意性繪示根據一些實施例之透過第一導電路徑330中之MEOL通路及BEOL導電層之連接之一透視剖面圖的一圖式。
如上文所描述，第一導電路徑330在節點Q處延伸於電晶體PU2及PD2之多晶矽閘極端子282至電晶體PU1之第二汲極/源極端子278及第一通道閘電晶體PG1及電晶體PD1之第二汲極/源極端子276之間。第一導電路徑330自多晶矽閘極端子282通過閘極通路VG 296至M0層軌道294至VIA0通路292至M1層軌道290至VIA0通路288至M0層軌道286至VD通路284至MD層軌道280，其在節點Q處延伸於電晶體PU1之第二汲極/源極端子278及第一通道閘電晶體PG1及電晶體PD1之第二汲極/源極端子276上方。
透過第二導電路徑332中之MEOL通路及BEOL導電層之連接相同於圖8中所繪示之此等連接，使得透過第二導電路徑332中之MEOL通路及BEOL導電層之連接將不單獨繪示。
導電路徑330及332具有包含MEOL通路至BEOL導電層之類似路徑，使得導電路徑330及332經匹配(即，平衡)以具有相同或接近相同RC特性。因此，導電路徑330及332產生類似時序結果，減少交叉耦合失配，且提供較佳電路操作裕度。
圖9係示意性繪示根據一些實施例之另一6T SRAM電路佈局400 (本文中指稱胞元B)的一圖式。電路佈局400係根據邏輯規則及技術而非SRAM規則及技術所設計。
電路佈局400係圖3A之6T SRAM記憶體胞元46之一佈局。在其他實施例中，電路佈局400可為一不同SRAM記憶體胞元之一佈局。在一些實施例中，電路佈局400可包含多於六個電晶體。在一些實施例中，電路佈局400可包含少於六個電晶體。在一些實施例中，電路佈局400可為一4T、8T或10T SRAM記憶體胞元之一者之一佈局。
電路佈局400包含6T SRAM記憶體胞元46之四個NMOS電晶體PD1、PD2、PG1及PG2及兩個PMOS電晶體PU1及PU2。PMOS電晶體PU1及NMOS電晶體PD1形成第一反相器，PMOS電晶體PU2及NMOS電晶體PD2形成第二反相器，且NMOS電晶體PG1及PG2係兩個通道閘。
第一反相器及第二反相器經彼此交叉耦合以形成用於資料儲存之鎖存電路。電晶體PU1之一第一汲極/源極端子402經組態以透過一MD層軌道404至一VD通路406至一M0層軌道408耦合至電源供應電壓VDD。電晶體PU2之一第一汲極/源極端子410經組態以透過一MD層軌道412至一VD通路414至一M0層軌道416耦合至電源供應電壓VDD。在此等之各者中，M0層軌道係M0_a及M0_b之一者。
此外，電晶體PD1之一第一汲極/源極端子418經組態以透過一MD層軌道420至一VD通路422至一M0層軌道424至一VIA0通路426及至一M1層軌道428耦合至參考電壓VSS，且電晶體PD2之一第一汲極/源極端子430經組態以透過一MD層軌道432至一VD通路434至一M0層軌道436至一VIA0通路438及一M1層軌道440耦合至參考電壓VSS。在此等之各者中，M0層軌道係M0_a及M0_b之一者，且M1層軌道係M1_a及M1_b之一者。
第一通道閘電晶體PG1之閘極端子442經組態以透過一閘極通路VG 444至一M0層軌道446至一VIA0通路448及至一M1層軌道450耦合至字線WL，且第一通道閘電晶體PG1之一第一汲極/源極端子452經組態以透過一MD層軌道454至一VD通路456及至一M0層軌道458耦合至位元線BL。在此等之各者中，M0層軌道係M0_a及M0_b之一者，且M1層軌道係M1_a及M1_b之一者。
第二通道閘電晶體PG2之閘極端子460經組態以透過一閘極通路VG 462至一M0層軌道464至一VIA0通路466及至Ml層軌道450耦合至字線WL，且第二通道閘電晶體PG2之一第一汲極/源極端子468經組態以透過一MD層軌道470至一VD通路472及至一M0層軌道474耦合至互補位元線BLB。在此等之各者中，M0層軌道係M0_a及M0_b之一者，且M1層軌道係M1_a及M1_b之一者。
在交叉耦合第一反相器及第二反相器時，第一通道閘電晶體PG1之一第二汲極/源極端子476由電晶體PD1之第二汲極/源極端子476共用或耦合至電晶體PD1之第二汲極/源極端子476且透過MD層軌道480耦合至電晶體PU1之一第二汲極/源極端子478。MD層軌道480透過一VD通路484至一M0層軌道486至一VIA0通路488至一M1層軌道490至一VIA0通路492至一M0層軌道494至一閘極通路VG 496及至閘極端子482在節點Q處進一步耦合至電晶體PU2及PD2之閘極端子482。在此，M0層軌道係M0_a及M0_b之一者，且M1層軌道係M1_a及M1_b之一者。
此外，第二通道閘電晶體PG2之一第二汲極/源極端子498由電晶體PD2之第二汲極/源極端子498共用或耦合至電晶體PD2之第二汲極/源極端子498且透過MD層軌道502耦合至電晶體PU2之一第二汲極/源極端子500。MD層軌道502透過一VD通路506至一M0層軌道508至一VIA0通路510至一M1層軌道512至一VIA0通路514至一M0層軌道516至一閘極通路VG 518及至閘極端子504在節點QB處進一步耦合至電晶體PU1及PD1之閘極端子504。在此，M0層軌道係M0_a及M0_b之一者，且M1層軌道係M1_a及M1_b之一者。
電路佈局400進一步包含兩個虛設PMOS電晶體，其等具有經組態以透過閘極通路522至M0層軌道408耦合至電源電壓VDD之一虛設閘極520及經組態以透過MD層軌道526至VD通路528至M0層軌道416耦合至電源電壓VDD之汲極/源極區域524a及524b。
圖10係示意性繪示根據一些實施例之交叉耦合6T SRAM記憶體胞元46之6T SRAM電路佈局400 (胞元B)中之第一反相器及第二反相器之兩個導電路徑530及532的一圖式。導電路徑530及532之各者包含至BEOL導電層之MEOL通路以提供經平衡以具有相同或接近相同RC特性之導電路徑530及532。平衡導電路徑530及532減少交叉耦合失配且提供較佳電路操作裕度。
第一導電路徑530在節點Q處延伸於電晶體PU2及PD2之閘極端子482至電晶體PU1之第二汲極/源極端子478及第一通道閘電晶體PG1及電晶體PD1之第二汲極/源極端子476之間。第一導電路徑530自閘極端子482通過閘極通路VG 496至M0層軌道494至VIA0通路492至M1層軌道490至VIA0通路488至M0層軌道486至VD通路484至MD層軌道480，其在節點Q處延伸於電晶體PU1之第二汲極/源極端子478及第一通道閘電晶體PG1及電晶體PD1之第二汲極/源極端子476上方。
第二導電路徑532在節點QB處延伸於電晶體PU1及PD1之閘極端子504至電晶體PU2之第二汲極/源極端子500及第二通道閘電晶體PG2及電晶體PD2之第二汲極/源極端子498之間。第二導電路徑532自閘極端子504通過閘極通路VG 518至M0層軌道516至VIA0通路514至M1層軌道512至VIA0通路510至M0層軌道508至VD通路506至MD層軌道502，其在節點QB處延伸於電晶體PU2之第二汲極/源極端子500及第二通道閘電晶體PG2及電晶體PD2之第二汲極/源極端子498上方。
導電路徑530及532之各者包含透過MEOL通路及BEOL導電層之連接。透過第一導電路徑530及第二導電路徑532中之MEOL通路及BEOL導電層之連接類似於圖8中所繪示之連接，使得透過第一導電路徑530及第二導電路徑532中之MEOL通路及BEOL導電層之連接將不單獨繪示。
導電路徑530及532具有包含MEOL通路至BEOL導電層之類似路徑，使得導電路徑530及532經匹配(即，平衡)以具有相同或接近相同RC特性。因此，導電路徑530及532產生類似時序結果，減少交叉耦合失配，且提供較佳電路操作裕度。
包含用邏輯規則及技術設計及製造之6T SRAM電路佈局200 (胞元A)或6T SRAM電路佈局400 (胞元B)之一基於SRAM之FPGA 24更容易與組態裝置及其他周邊邏輯裝置整合。在一些實施例中，包含用邏輯規則及技術設計及製造之6T SRAM電路佈局200 (胞元A)或6T SRAM電路佈局400 (胞元B)之基於SRAM之FPGA 24提供更穩健電源線及參考線連接。此外，包含6T SRAM電路佈局200 (胞元A)或6T SRAM電路佈局400 (胞元B)之基於SRAM之FPGA 24受益於FEOL、MEOL及BEOL與鄰近邏輯裝置簡單鄰接，使得基於SRAM之FPGA 24及組態裝置22可彼此直接相鄰且相鄰於鄰近邏輯裝置。此外，6T SRAM電路佈局200 (胞元A)及6T SRAM電路佈局400 (胞元B)之各者包含與電源線、參考線及位元線對準以提供簡單且穩健連接之導電軌道，諸如M0層軌道。
圖11係示意性繪示根據一些實施例之包含一VDD電源軌600及一VSS參考軌602之6T SRAM電路佈局200 (胞元A)的一圖式。用邏輯規則及技術設計及製造之6T SRAM電路佈局200透過M0層軌道直接連接至VDD電源軌600及VSS參考軌602之各者。
VDD電源軌600電連接至M0層軌道208及220，且剩餘M0層軌道經切割(如以604指示)使得其等不連接至VDD電源軌600。VSS參考軌602電連接至M0層軌道232及240，且剩餘M0層軌道經切割(如以606指示)使得其等不連接至VSS參考軌602。
依此方式，根據邏輯規則及技術設計及製造之6T SRAM電路佈局200穩健連接至VDD電源600及VSS參考602。
圖12係示意性繪示根據一些實施例之包含一VDD電源軌608及一VSS參考軌610之6T SRAM電路佈局400 (胞元B)的一圖式。用邏輯規則及技術設計及製造之6T SRAM電路佈局400透過M0層軌道直接連接至VDD電源軌608及VSS參考軌610之各者。
VDD電源軌608電連接至M0層軌道408及416，且剩餘M0層軌道經切割(如以612指示)使得其等不連接至VDD電源軌608。VSS參考軌610電連接至M0層軌道424及436，且剩餘M0層軌道經切割(如以614指示)使得其等不連接至VSS參考軌610。
依此方式，根據邏輯規則及技術設計及製造之6T SRAM電路佈局400穩健連接至VDD電源608及VSS參考610。
圖13係示意性繪示根據一些實施例之連接至一周邊邏輯電路620之6T SRAM電路佈局200 (胞元A)的一圖式。6T SRAM電路佈局200包含VDD電源軌600。
6T SRAM電路佈局200受益於FEOL、MEOL及BEOL與鄰近邏輯裝置簡單鄰接，使得6T SRAM電路佈局200可整合至或相鄰於組態裝置22及其他鄰近邏輯裝置。此外，6T SRAM電路佈局200包含與電源線、參考線及資料線(諸如位元線BL及互補位元線BLB)對準以提供簡單且穩健連接之導電軌道，諸如M0層軌道。
6T SRAM電路佈局200電連接至VDD電源軌600及VSS參考軌602 (圖13中未展示)。VDD電源軌600電連接至M0層軌道208及220，且剩餘M0層軌道經切割(如以604指示)使得其等不連接至VDD電源軌600。
周邊邏輯電路620電連接至6T SRAM電路佈局200。VDD (VCC)電源透過M0層軌道220及一VDD導電層軌道622且透過M0層軌道208及一VDD導電層軌道624自6T SRAM電路佈局200電連接至周邊邏輯電路620。VSS參考透過M0層軌道240及一VSS導電層軌道626且透過M0層軌道232及一VSS導電層軌道628自6T SRAM電路佈局200電連接至周邊邏輯電路620。包含位元線BL及互補位元線BLB之資料線透過M0層軌道274及BLB導電層軌道630且透過M0層軌道258及一BL導電層軌道632自6T SRAM電路佈局200電連接至周邊邏輯電路620。在一些實施例中，VDD/VCC、VSS、BL及BLB藉由M0層軌道自6T SRAM電路佈局200電連接至周邊邏輯電路620。在一些實施例中，VDD導電層軌道622及624係M0層軌道。在一些實施例中，VSS導電層軌道626及628係M0層軌道。在一些實施例中，BL導電層軌道632係一M0層軌道。在一些實施例中，BLB導電層軌道630係一M0層軌道。
依此方式，根據邏輯規則及技術設計及製造之6T SRAM電路佈局200可整合及連接至周邊邏輯電路620。
圖14係示意性繪示根據一些實施例之連接至一周邊邏輯電路640之6T SRAM電路佈局400 (胞元B)的一圖式。6T SRAM電路佈局400包含VDD電源軌608。
6T SRAM電路佈局400受益於FEOL、MEOL及BEOL與鄰近邏輯裝置簡單鄰接，使得6T SRAM電路佈局400可整合至或相鄰於組態裝置22及其他鄰近邏輯裝置。此外，6T SRAM電路佈局400包含與電源線、參考線及資料線(諸如位元線BL及互補位元線BLB)對準以提供簡單且穩健連接之導電軌道，諸如M0層軌道。
6T SRAM電路佈局400電連接至VDD電源軌608及VSS參考軌610 (圖14中未展示)。VDD電源軌608電連接至M0層軌道416及408，且剩餘M0層軌道經切割(如以612指示)使得其等不連接至VDD電源軌608。
周邊邏輯電路640電連接至6T SRAM電路佈局400。VDD (VCC)電源透過M0層軌道416及一VDD導電層軌道642且透過M0層軌道408及一VDD導電層軌道644自6T SRAM電路佈局400電連接至周邊邏輯電路640。VSS參考透過M0層軌道436及一VSS導電層軌道646且透過M0層軌道424及一VSS導電層軌道648自6T SRAM電路佈局400電連接至周邊邏輯電路640。包含位元線BL及互補位元線BLB之資料線透過M0層軌道474及BLB導電層軌道650且透過M0層軌道458及一BL導電層軌道652自6T SRAM電路佈局400電連接至周邊邏輯電路640。
依此方式，根據邏輯規則及技術設計及製造之6T SRAM電路佈局400可整合及連接至周邊邏輯電路640。
圖15係示意性繪示根據一些實施例之連接一SRAM中之電晶體之一方法的一圖式。在700中，方法包含在SRAM中提供包含一第一汲極/源極端子(276及278之一者)之一第一電晶體(諸如圖3、圖6及圖7中所展示之PG1、PU1及PD1之一者)。在702中，方法包含提供包含一第一閘極端子(節點Q處之282)之一第二電晶體(PU2及PD2之一者)。
在704中，方法包含在一第一導電路徑(330)中使一第一導電通路(諸如圖8中所展示之VD通路284)連接於第一汲極/源極端子(由MD層280覆蓋之276及278之一者)與一第一導電層(M0層軌道286)之間。在706中，方法包含使一第二導電通路(VIA0通路288)連接於第一導電層(M0層軌道286)與一第二導電層(M1層軌道290)之間。
在一些實施例中，方法進一步包含在第一導電路徑(330)中使一第三導電通路(VG通路296)連接於第二電晶體(PU2及PU2之一者)之第一閘極端子(多晶矽閘極282)與一第三導電層(M0層軌道294)之間及使一第四導電通路(VIA0通路292)連接於第二導電層(M1層軌道290)與第三導電層(M0層軌道294)之間。在一些實施例中，第一導電層及第三導電層係相同導電層之不同軌道。在一些實施例中，第一導電層及第三導電層係不同導電層，諸如M0_a及M0_b。在一些實施例中，方法包含將第一導電層及第三導電層之至少一者直接連接至一組態裝置及/或鄰近邏輯裝置。
在一些實施例中，方法包含在SRAM中提供包含一第二汲極/源極端子(298及300之一者)之一第三電晶體(PG2、PU2及PD2之一者)及包含一第二閘極端子(節點QB處之304)之一第四電晶體(PU1及PD1之一者)，其中方法包含在一第二導電路徑(332)中使一第五導電通路連接於第二汲極/源極端子與一第四導電層之間及使一第六導電通路連接於第四導電層與一第五導電層之間。在一些實施例中，第一導電路徑(330)及第二導電路徑(332)具有類似RC特性，使得第一導電路徑(330)及第二導電路徑(332)經平衡以提供減少失配及改良操作裕度。
在一些實施例中，方法包含使用極紫外微影來產生第一電晶體、第二電晶體及第一導電路徑之各者。
因此，所揭露實施例規定包含SRAM記憶體胞元46之組態裝置22及基於SRAM之FPGA 24根據邏輯規則及技術設計及製造。用邏輯規則及技術設計及製造之SRAM記憶體胞元46更容易與組態裝置22及其他周邊邏輯裝置整合。此外，SRAM記憶體胞元46提供更穩健電源線及參考線連接，受益於FEOL、MEOL及BEOL與鄰近邏輯裝置簡單鄰接，且其中FEOL/MEOL/BEOL圖案提供線之均勻性及空間推動，即，在一有限空間內合併佈線及佈局。
所揭露實施例係針對根據邏輯規則及技術設計及製造之一6T SRAM記憶體胞元46。實施例包含一第一6T SRAM電路佈局200 (胞元A)及一第二6T SRAM電路佈局400 (胞元B)。在胞元A及胞元B之各者中，6T SRAM電路包含連接至BEOL導電層之MEOL通路以提供經RC平衡以減少失配且提供較佳電路操作裕度之兩個導電路徑。此外，胞元A及胞元B之各者包含與VDD電源軌及VSS參考軌對準以提供至VDD電源及VSS參考之更穩健連接之導電軌道。另外，6T SRAM電路佈局200及400可直接連接(無需跨接線)至其他邏輯裝置，其提供改良PPA。
根據一些實施例，一種裝置包含：一第一電晶體，其包含一第一汲極/源極端子；及一第二電晶體，其包含一第一閘極端子。一第一導電路徑電連接於該第一汲極/源極端子與該第一閘極端子之間。該第一導電路徑包含電連接於該第一汲極/源極端子與一第一導電層之一第一軌道之間的一第一導電通路及電連接於該第一導電層之該第一軌道與一第二導電層之一第一軌道之間的一第二導電通路。
根據進一步實施例，一種記憶體裝置包含一靜態隨機存取記憶體，其包含：一第一電晶體，其包含一汲極/源極端子；及一第二電晶體，其包含一閘極端子。一導電路徑電連接於該汲極/源極端子與該閘極端子之間。該導電路徑包含電連接於該汲極/源極端子與一第一導電層之一第一軌道之間的一第一導電通路、電連接於該第一導電層之該第一軌道與一第二導電層之一軌道之間的一第二導電通路、電連接於該閘極端子與一第三導電層之一第一軌道之間的一第三導電通路及電連接於該第三導電層之該第一軌道與該第二導電層之該軌道之間的一第四導電通路，其中該第一導電層之一第二軌道及該第三導電層之一第二軌道之至少一者與一電源軌及一參考軌之至少一者對準。
根據又進一步揭露態樣，一種連接一靜態隨機存取記憶體中之電晶體之方法。該方法包含：在該靜態隨機存取記憶體中提供包含一第一汲極/源極端子之一第一電晶體及包含一第一閘極端子之一第二電晶體；在一第一導電路徑中使一第一導電通路連接於該第一汲極/源極端子與一第一導電層之一第一軌道之間；及使一第二導電通路連接於該第一導電層之該第一軌道與一第二導電層之一軌道之間。
本揭露概述各種實施例，使得熟習技術者可較佳理解本揭露之態樣。熟習技術者應瞭解，其可易於將本揭露用作用於設計或修改其他程序及結構以實施相同目的及/或達成本文中所引入之實施例之相同優點的一基礎。熟習技術者亦應意識到，此等等效建構不應背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇的情況下對本文作出各種改變、替換及更改。
20:基於靜態隨機存取記憶體(SRAM)之場可程式化閘陣列(FPGA)裝置 22:組態裝置 24:基於SRAM之FPGA 26:非揮發性記憶體 28:電源管理電路 30:通信路徑 32:通信路徑 40:SRAM裝置 42:SRAM記憶體陣列 44:周邊電路 46:SRAM記憶體胞元 48:位址電路 50:輸入/輸出(I/O)電路 52:第一汲極/源極端子 54:第一汲極/源極端子 56:第一汲極/源極端子 58:第一汲極/源極端子 60:閘極端子 62:第一汲極源極端子 64:第二汲極/源極端子 66:第二汲極/源極端子 68:第二汲極/源極端子 70:閘極端子 72:閘極端子 74:閘極端子 76:第一汲極源極端子 78:第二汲極/源極端子 80:第二汲極/源極端子 82:第二汲極/源極端子 84:閘極端子 86:閘極端子 88:鰭式場效電晶體(finfet)胞元 89:鰭片 90:基板 91:介電層 92:閘極堆疊 94:堆疊奈米片電晶體 95a至95c:堆疊奈米片 96:基板 97:介電層 98:閘極堆疊 100:電腦系統 102:處理器 104:電腦可讀儲存媒體 106:可執行指令 108:製造工具 110:匯流排 112:I/O介面 114:網路介面 116:網路 118:資料庫 120:使用者介面(UI) 122:積體電路(IC)製造系統 124:設計室 126:遮罩室 128:IC晶圓廠 130:IC設計佈局圖 132:遮罩資料準備 134:遮罩製造 136:遮罩 138:半導體晶圓 140:晶圓製造 142:半導體結構/IC 200:6T SRAM電路佈局 202:第一汲極/源極端子 204:MD層軌道 206:VD通路 208:M0層軌道 210:VIA0通路 212:M1層軌道 214:第一汲極/源極端子 216:MD層軌道 218:VD通路 220:M0層軌道 222:VIA0通路 224:M1層軌道 226:第一汲極/源極端子 228:MD層軌道 230:VD通路 232:M0層軌道 234:第一汲極/源極端子 236:MD層軌道 238:VD通路 240:M0層軌道 242:閘極端子 244:閘極通路VD 246:M0層軌道 248:VIA0通路 250:M1層軌道 252:第一汲極/源極端子 254:MD層軌道 256:VD通路 258:M0層軌道 260:閘極端子 262:閘極通路VD 264:M0層軌道 266:VIA0通路 268:第一汲極/源極端子 270:MD層軌道 272:VD通路 274:M0層軌道 276:第二汲極/源極端子 278:第二汲極/源極端子 280:MD層軌道 282:閘極端子 284:VD通路 286:M0層軌道 288:VIA0通路 290:M1層軌道 292:VIA0通路 294:M0層軌道 296:閘極通路VG 298:第二汲極/源極端子 300:第二汲極/源極端子 302:MD層軌道 304:閘極端子 306:VD通路 308:M0層軌道 310:VIA0通路 312:M1層軌道 314:VIA0通路 316:M0層軌道 318:閘極通路VG 320:虛設閘極 322:閘極通路 324a:汲極/源極區域 324b:汲極/源極區域 326:MD層軌道 328:VD通路 330:導電路徑 332:導電路徑 400:6T SRAM電路佈局 402:第一汲極/源極端子 404:MD層軌道 406:VD通路 408:M0層軌道 410:第一汲極/源極端子 412:MD層軌道 414:VD通路 416:M0層軌道 418:第一汲極/源極端子 420:MD層軌道 422:VD通路 424:M0層軌道 426:VIA0通路 428:M1層軌道 430:第一汲極/源極端子 432:MD層軌道 434:VD通路 436:M0層軌道 438:VIA0通路 440:M1層軌道 442:閘極端子 444:閘極通路VG 446:M0層軌道 448:VIA0通路 450:M1層軌道 452:第一汲極/源極端子 454:MD層軌道 456:VD通路 458:M0層軌道 460:閘極端子 462:閘極通路VG 464:M0層軌道 466:VIA0通路 468:第一汲極/源極端子 470:MD層軌道 472:VD通路 474:M0層軌道 476:第二汲極/源極端子 478:第二汲極/源極端子 480:MD層軌道 482:閘極端子 484:VD通路 486:M0層軌道 488:VIA0通路 490:M1層軌道 492:VIA0通路 494:M0層軌道 496:閘極通路VG 498:第二汲極/源極端子 500:第二汲極/源極端子 502:MD層軌道 504:閘極端子 506:VD通路 508:M0層軌道 510:VIA0通路 512:M1層軌道 514:VIA0通路 516:M0層軌道 518:閘極通路VG 520:虛設閘極 522:閘極通路 524a:汲極/源極區域 524b:汲極/源極區域 526:MD層軌道 528:VD通路 530:導電路徑 532:導電路徑 600:VDD電源軌 602:VSS參考軌 604:切割 606:切割 608:VDD電源軌 610:VSS參考軌 612:切割 614:切割 620:周邊邏輯電路 622:VDD導電層軌道 624:VDD導電層軌道 626:VSS導電層軌道 628:VSS導電層軌道 630:BLB導電層軌道 632:BL導電層軌道 640:周邊邏輯電路 642:VDD導電層軌道 644:VDD導電層軌道 646:VSS導電層軌道 648:VSS導電層軌道 650:BLB導電層軌道 652:BL導電層軌道 700:提供包含一第一汲極/源極端子之一第一電晶體 702:提供包含一第一閘極端子之一第二電晶體 704:使一第一導電通路連接於第一汲極/源極端子與一第一導電層之間 706:使一第二導電通路連接於第一導電層與一第二導電層之間 BL:位元線 BLB:互補位元線 PD1:第一n型金屬氧化物半導體(NMOS)下拉電晶體 PD2:第二NMOS下拉電晶體 PG1:第一NMOS通道閘電晶體 PG2:第二NMOS通道閘電晶體 PU1:第一p型金屬氧化物半導體(PMOS)上拉電晶體 PU2:第二PMOS上拉電晶體 Q:節點 QB:節點 VDD:電源供應電壓 VSS:參考電壓 WL:字線
自結合附圖來閱讀之以下詳細描述最佳理解本揭露之態樣。應注意，根據行業標準做法，各種構件未按比例繪製。事實上，為使討論清楚，可任意增大或減小各種構件之尺寸。另外，圖式經繪示為本發明之實施例之實例且不意在限制。
圖1係示意性繪示根據一些實施例之一基於SRAM之FPGA裝置的一圖式。
圖2係示意性繪示根據一些實施例之一SRAM的一方塊圖。
圖3A係示意性繪示根據一些實施例之SRAM記憶體胞元之一者的一圖式。
圖3B係示意性繪示根據一些實施例之可用於製造圖3A之SRAM記憶體胞元中之一finfet胞元的一圖式。
圖3C係示意性繪示根據一些實施例之可用於製造圖3A之SRAM記憶體胞元中之一堆疊奈米片電晶體的一圖式。
圖4係示意性繪示根據一些實施例之經組態用於設計及製造本發明之基於SRAM之FPGA裝置之一電腦系統之一實例的一方塊圖。
圖5係根據一些實施例之一IC製造系統及與其相關聯之一IC製造流程之一方塊圖。
圖6係示意性繪示根據一些實施例之一6T SRAM電路佈局(本文中指稱胞元A)的一圖式。
圖7係示意性繪示根據一些實施例之交叉耦合6T SRAM記憶體胞元之6T SRAM電路佈局(胞元A)中之第一反相器及第二反相器之兩個導電路徑的一圖式。
圖8係示意性繪示根據一些實施例之透過第一導電路徑中之MEOL通路及BEOL導電層之連接之一透視剖面圖的一圖式。
圖9係示意性繪示根據一些實施例之另一6T SRAM電路佈局(本文中指稱胞元B)的一圖式。
圖10係示意性繪示根據一些實施例之交叉耦合6T SRAM記憶體胞元之6T SRAM電路佈局(胞元B)中之第一反相器及第二反相器之兩個導電路徑的一圖式。
圖11係示意性繪示根據一些實施例之包含一VDD電源軌及一VSS參考軌之6T SRAM電路佈局(胞元A)的一圖式。
圖12係示意性繪示根據一些實施例之包含一VDD電源軌及一VSS參考軌之6T SRAM電路佈局(胞元B)的一圖式。
圖13係示意性繪示根據一些實施例之連接至一周邊邏輯電路之6T SRAM電路佈局(胞元A)的一圖式。
圖14係示意性繪示根據一些實施例之連接至一周邊邏輯電路之6T SRAM電路佈局(胞元B)的一圖式。
圖15係示意性繪示根據一些實施例之連接一SRAM中之電晶體之一方法的一圖式。
200:6T SRAM電路佈局
202:第一汲極/源極端子
204:MD層軌
206:VD通路
208:M0層軌
210:VIA0通路
212:M1層軌
214:第一汲極/源極端子
216:MD層軌
218:VD通路
220:M0層軌
222:VIA0通路
224:M1層軌
226:第一汲極/源極端子
228:MD層軌道
230:VD通路
232:M0層軌道
234:第一汲極/源極端子
236:MD層軌道
238:VD通路
240:M0層軌道
242:閘極端子
244:閘極通路VD
246:M0層軌道
248:VIA0通路
250:M1層軌道
252:第一汲極/源極端子
254:MD層軌道
256:VD通路
258:M0層軌道
260:閘極端子
262:閘極通路VD
264:M0層軌道
266:VIA0通路
268:第一汲極/源極端子
270:MD層軌道
272:VD通路
274:M0層軌道
276:第二汲極/源極端子
278:第二汲極/源極端子
280:MD層軌道
282:閘極端子
284:VD通路
286:M0層軌道
288:VIA0通路
290:M1層軌道
292:VIA0通路
294:M0層軌道
296:閘極通路VG
298:第二汲極/源極端子
300:第二汲極/源極端子
302:MD層軌道
304:閘極端子
306:VD通路
308:M0層軌道
310:VIA0通路
312:M1層軌道
314:VIA0通路
316:M0層軌道
318:閘極通路VG
320:虛設閘極
322:閘極通路
324a:汲極/源極區域
324b:汲極/源極區域
326:MD層軌道
328:VD通路

Claims (20)

  1. 一種記憶體裝置，其包括： 一第一電晶體，其包含一第一汲極/源極端子； 一第二電晶體，其包含一第一閘極端子；及 一第一導電路徑，其經電連接於該第一汲極/源極端子與該第一閘極端子之間，其中該第一導電路徑包含： 一第一導電通路，其經電連接於該第一汲極/源極端子與一第一導電層之一第一軌道之間；及 一第二導電通路，其經電連接於該第一導電層之該第一軌道與一第二導電層之一第一軌道之間。
  2. 如請求項1之記憶體裝置，其中該第一導電路徑進一步包含： 一第三導電通路，其經電連接於該第一閘極端子與一第三導電層之一第一軌道之間；及 一第四導電通路，其經電連接於該第二導電層之該第一軌道與該第三導電層之該第一軌道之間。
  3. 如請求項2之記憶體裝置，其中該第一導電層及該第三導電層係相同導電層。
  4. 如請求項2之記憶體裝置，其包括： 一第三電晶體，其包含一第二汲極/源極端子； 一第四電晶體，其包含一第二閘極端子；及 一第二導電路徑，其經電連接於該第二汲極/源極端子與該第二閘極端子之間，其中該第二導電路徑包含： 一第五導電通路，其經電連接於該第二汲極/源極端子與一第四導電層之一第一軌道之間；及 一第六導電通路，其經電連接於該第四導電層之該第一軌道與一第五導電層之一第一軌道之間。
  5. 如請求項4之記憶體裝置，其中該第二導電路徑進一步包含： 一第七導電通路，其經電連接於該第二閘極端子與一第六導電層之一第一軌道之間；及 一第八導電通路，其經電連接於該第五導電層之該第一軌道與該第六導電層之該第一軌道之間。
  6. 如請求項5之記憶體裝置，其中該第一導電層、該第三導電層、該第四導電層及該第六導電層之至少兩者係相同導電層。
  7. 如請求項4之記憶體裝置，其中該第一導電路徑及該第二導電路徑提供減少電阻/電容(RC)失配。
  8. 如請求項1之記憶體裝置，其中該第一導電層及該第二導電層係金屬層。
  9. 如請求項1之記憶體裝置，其中該第一電晶體及該第二電晶體之各者係一finfet及一堆疊奈米片電晶體中之一者。
  10. 一種記憶體裝置，其包括： 一靜態隨機存取記憶體，其包含： 一第一電晶體，其包含一汲極/源極端子； 一第二電晶體，其包含一閘極端子； 一導電路徑，其經電連接於該汲極/源極端子與該閘極端子之間，該導電路徑包含： 一第一導電通路，其經電連接於該汲極/源極端子與一第一導電層之一第一軌道之間； 一第二導電通路，其經電連接於該第一導電層之該第一軌道與一第二導電層之一軌道之間； 一第三導電通路，其經電連接於該閘極端子與一第三導電層之一第一軌道之間；及 一第四導電通路，其經電連接於該第三導電層之該第一軌道與該第二導電層之該軌道之間， 其中該第一導電層之一第二軌道及該第三導電層之一第二軌道中之至少一者與一電源軌及一參考軌中之至少一者對準。
  11. 如請求項10之記憶體裝置，其中該第一導電層之一第三軌道及該第三導電層之一第三軌道中之至少一者經組態以直接連接至鄰近邏輯電路。
  12. 如請求項10之記憶體裝置，其中該靜態隨機存取記憶體經組態以直接鄰接鄰近邏輯裝置。
  13. 如請求項10之記憶體裝置，其包括一組態裝置及一快閃記憶體，其中該組態裝置經組態以在通電時自該快閃記憶體載入該靜態隨機存取記憶體。
  14. 如請求項10之記憶體裝置，其中該第一導電層及該第三導電層係相同導電層。
  15. 一種用於形成一記憶體裝置之方法，其包括： 在一靜態隨機存取記憶體中，提供包含一第一汲極/源極端子之一第一電晶體及包含一第一閘極端子之一第二電晶體； 在一第一導電路徑中，使一第一導電通路連接於該第一汲極/源極端子與一第一導電層之一第一軌道之間；及 使一第二導電通路連接於該第一導電層之該第一軌道與一第二導電層之一軌道之間。
  16. 如請求項15之方法，其包括： 在該第一導電路徑中，使一第三導電通路連接於該第二電晶體之該第一閘極端子與一第三導電層之一第一軌道之間；及 使一第四導電通路連接於該第二導電層之該軌道與該第三導電層之該第一軌道之間。
  17. 如請求項15之方法，其包括： 在該靜態隨機存取記憶體中，提供包含一第二汲極/源極端子之一第三電晶體及包含一第二閘極端子之一第四電晶體； 在一第二導電路徑中，使一第五導電通路連接於該第二汲極/源極端子與一第四導電層之一軌道之間；及 使一第六導電通路連接於該第四導電層之該軌道與一第五導電層之一軌道之間。
  18. 如請求項15之方法，其包括使用極紫外微影製造該第一電晶體、該第二電晶體及該第一導電路徑之各者。
  19. 如請求項15之方法，其包括： 將該第一導電層之一第二軌道及該第三導電層之一第二軌道中之至少一者直接連接至鄰近邏輯裝置。
  20. 如請求項15之方法，其中該靜態隨機存取記憶體係根據邏輯規則及技術而製造。
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