CN113380703A - 制造半导体器件的方法和由此制造的半导体器件 - Google Patents

制造半导体器件的方法和由此制造的半导体器件 Download PDF

Info

Publication number
CN113380703A
CN113380703A CN202110592173.7A CN202110592173A CN113380703A CN 113380703 A CN113380703 A CN 113380703A CN 202110592173 A CN202110592173 A CN 202110592173A CN 113380703 A CN113380703 A CN 113380703A
Authority
CN
China
Prior art keywords
layer
architecture
supra
dummy
structures
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110592173.7A
Other languages
English (en)
Other versions
CN113380703B (zh
Inventor
陈重辉
谢正祥
陈万得
张子敬
陈威志
沈瑞滨
傅敬铭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/196,240 external-priority patent/US20210375762A1/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113380703A publication Critical patent/CN113380703A/zh
Application granted granted Critical
Publication of CN113380703B publication Critical patent/CN113380703B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

制造基于双架构兼容设计的半导体器件的方法包括：在晶体管(TR)层中形成晶体管组件；并执行制造附加组件的以下操作中的一种(A)埋入式电源轨(BPR)类型的架构，(B)非埋入式电源轨(非BPR)类型的架构。步骤(A)包括，在相应的sub‑TR层中形成各个非伪sub‑TR结构，以及在相应的supra‑TR层中形成各个伪supra‑TR结构，该伪结构是相应的第一伪像。步骤(B)包括，在相应的supra‑TR层中形成各个非伪supra‑TR结构，并形成各个伪supra‑TR结构，该伪结构是相应的第二伪像，第一和第二伪像由双架构兼容涉及产生，适合于适应BPR类型的架构。本申请的实施例还涉及半导体器件。

Description

制造半导体器件的方法和由此制造的半导体器件
技术领域
本申请的实施例涉及制造半导体器件的方法和由此制造的半导体器件。
背景技术
集成电路(“IC”)包括一个或多个半导体器件。表示半导体器件的一种方式是将平面图称为布局图。布局图是在设计规则的上下文中生成的。一组设计规则对布局图中的相应图案的放置施加了约束，例如地理/空间约束、连接性约束等。通常，一组设计规则包括与相邻或邻接单元中的图案之间的间距和其他相互作用有关的设计规则的子集，其中，图案表示金属化层中的导体。
通常，一组设计规则特定于工艺/技术节点，通过该设计规则将基于布局图制造半导体器件。设计规则集补偿了相应工艺/技术节点的可变性。这种补偿增加了由布局图产生的实际半导体器件将成为布局图所基于的伪器件的可接受的对应物的可能性。
发明内容
本申请的一些实施例提供了一种制造基于双架构兼容设计的半导体器件的方法，所述方法包括：在半导体器件的晶体管(TR)层中形成一个或多个晶体管的一个或多个组件；以及执行以下操作中的一种：(A)根据用于半导体器件的埋入式电源轨(BPR)类型的架构制造附加组件，所述BPR类型的架构包括晶体管层下方层(sub-TR层)和晶体管层上方层(supra-TR层)；或者(B)根据用于半导体器件的非埋入式电源轨(非BPR)类型的架构制造附加组件，所述非BPR类型的架构包括supra-TR层；以及其中：双架构兼容设计基本上同样适合于适应BPR类型的架构或适应非BPR类型的架构；(A)根据BPR类型的架构制造附加组件包括：在相应的sub-TR层中形成相应地电耦接至所述晶体管组件的各个非伪结构(非伪sub-TR结构)；以及在相应的supra-TR层中形成各个伪结构(伪supra-TR结构)，所述伪结构是由所述双架构兼容设计产生的相应伪像，所述伪像适合于适应非BPR类型的架构；以及(B)根据非BPR类型的架构制造附加组件包括：在相应的supra-TR层中：形成相应地耦接至所述晶体管组件的各个非伪结构(非伪supra-TR结构)；以及形成各个伪结构(伪supra-TR结构)，所述伪结构是由双架构兼容设计产生的相应伪像，所述伪像适合于适应BPR类型的架构。
本申请的另一些实施例提供了一种半导体器件，包括：位于晶体管(TR)层中的相应晶体管组件(TR组件)；以及位于相应的所述晶体管层上方层(supra-TR层)中的：各个非伪结构(非伪supra-TR结构)，所述非伪结构耦接至晶体管组件，并且由于半导体器件具有非埋入式电源轨(非BPR)类型的架构而被包括在内；以及各个伪结构(伪supra-TR结构)，所述伪结构包括为伪像，所述伪像是由于半导体器件的基于双架构兼容设计而产生的，所述伪像基本上同样适合于适应BPR类型的架构或适应非BPR类型的架构。
本申请的又一些实施例提供了一种半导体器件，包括：位于晶体管(TR)层中的相应晶体管组件(晶体管组件)；以及位于相应的所述晶体管层下方层(sub-TR层)中的：各个非伪结构(非伪sub-TR结构)，所述各个非伪结构耦接至所述晶体管组件，并且由于所述半导体器件具有埋入式电源轨(BPR)类型的架构而被包括在内；以及位于相应的所述晶体管层上方层(supra-TR层)中的：各个伪结构(伪supra-TR结构)，所述各个伪结构包括为由半导体器件基于双架构兼容涉及产生的伪像，所述伪像基本上同样适合于适应非BPR类型的架构或适应BPR类型的架构。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的半导体器件100的框图。
图2A、图2B和图2C是根据一些实施例的相应的截面图，图2D和图2E是相应的布局图，并且图2F和图2G是相应的电路图。
图3A、图3B和图3C是根据一些实施例的相应的截面图，图3D和图3E是相应的布局图，并且图3F和图3G是相应的电路图。
图4A、图4B和图4C是根据一些实施例的相应的截面图，图4D和图4E是相应的布局图，并且图4F和图4G是相应的电路图。
图5A、图5B和图5C是根据一些实施例的相应的截面图，图5D和图5E是相应的布局图，并且图5F和图5G是相应的电路图。
图6A、图6B和图6C是根据一些实施例的相应的截面图，图6D和图6E是相应的布局图，并且图6F和图6G是相应的电路图。
图7A、图7B和图7C是根据一些实施例的相应的截面图，图7D和图7E是相应的布局图，并且图7F和图7G是相应的电路图。
图8是根据一些实施例的制造半导体器件的方法的流程图。
图9是根据一些实施例的制造半导体器件的方法的流程图。
图10是根据一些实施例的电子设计自动化(EDA)系统的框图。
图11是根据一些实施例的集成电路(IC)制造系统以及与其相关联的IC制造流程的框图。
图12A至图12B是根据一些实施例的制造半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件、值、操作、材料、布置等的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。考虑其它组件、值、操作、材料、布置等。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
在一些实施例中，在从布局图选择性修剪模式产生第一单架构兼容布局图或第二单架构兼容布局的意义上说，生成了与双架构兼容的布局图，并且其中：第一单架构兼容布局图具有第一类型的架构，即与之兼容；并且第二单架构兼容布局图具有第二类型的架构，即与之兼容。在一些实施例中，第一类型的架构是非埋入式电源轨(non-BPR)类型的架构，并且第二类型的架构是埋入式电源轨(BPR)类型的架构。在一些实施例中，选择性修剪包括在双重架构兼容中的一组图案包括从双重架构兼容布局图中选择性地断开图案，即，选择性地去除图案。
在一些实施例中，表示给定电路设计的双架构兼容布局图具有促进给定电路设计向多种类型的架构的移植(适应)的益处。更具体地，移植(适应)得到促进是因为移植(适应)双架构兼容布局图不需要将新的图案(形状)添加到双架构兼容布局图，也不需要扩展或增加双架构兼容布局图的现有图案(形状)等。而且，双架构兼容布局图的移植(适应)是一种减法工序，该工序从双架构兼容布局图中删减(选择性去除)图案。
在一些实施例中，方法(用于制造基于双架构兼容设计的半导体器件)包括：在晶体管(TR)层中形成晶体管组件，并且并实施(A)根据埋入式电源轨(BPR)类型的架构制造其他组件，该架构包括晶体管层下方层(sub-TR层)和晶体管层上方层(supra-TR层)或(B)根据包括supra-TR层的非埋入式电源轨(non-BPR)类型的架构制造其他组件中的一种；并且其中：双架构兼容设计基本上同样适合于适应BPR类型的架构或适应于非BPR类型的架构；(A)根据BPR类型的架构制造其他组件，包括在相应的sub-TR层中形成各种非伪结构(非伪sub-TR结构)，在相应的supra-TR层中形成各种伪结构(伪的supra-TR结构)，其是由双架构兼容设计产生的相应伪像，适合于适应非BPR类型的架构；(B)根据非BPR类型的架构制造其他组件，包括在相应的supra-TR层中形成各种非伪结构(非伪supra-TR结构)并且形成各种伪结构(伪supra-TR结构)，其是由双架构兼容设计产生的相应伪像，适合于适应BPR类型的架构。
图1是根据一些实施例的半导体器件100的框图。
在图1中，半导体器件100尤其包括区域104和区域106。区域104和106基于相应双架构兼容布局图。
区域104具有非埋入式电源轨(non-BPR)类型的架构。相对于晶体管(TR)层，并且在相应的晶体管层上方层(supra-TR层)中，区域104具有：各种非伪结构(非伪supra-TR结构)，其耦接至晶体管部件，并且之所以包括在内是因为区域104具有非BPR类型的架构；和各种伪结构(伪的supra-TR结构)，其是由相应双架构兼容设计产生的相应伪像，适合于适应埋入式电源轨(BPR)类型的架构，包括伪像对于区域104的制造而言是有利的。换句话说，包括这些伪像是为了与区域102一致，否则该区域102与埋入式电源轨(BPR)类型的架构兼容。
在一些实施例中，区域104还包括各种伪结构(伪sub-TR结构)，其是由双架构兼容设计产生的相应伪像，适合于适应BPR类型的架构，包括伪像对于区域104的制造而言是有利的。换句话说，包括这些伪像是为了与区域104一致，否则该区域104与BPR类型的架构兼容。
区域106具有埋入式电源轨(BPR)类型的架构。相对于晶体管(TR)层，区域106具有：在相应的supra-TR层中的各种伪结构(伪supra-TR结构)，其是是由双架构兼容设计产生的相应伪像，适合于适应非BPR类型的架构，包括伪像对于区域106的制造而言是有利的；以及在相应的晶体管sub-TR层中的各种非伪结构(非伪sub-TR结构)，耦接至晶体管组件，并且之所以包括在内是因为区域106具有BPR类型的架构。换句话说，包括这些伪像是为了与区域106一致，否则该区域106与非BPR类型的架构兼容。
在一些实施例中，在半导体器件100中不存在区域102。在一些实施例中，在半导体器件100中不存在区域104。在一些实施例中，在半导体器件100中不存在区域106。
图2A是根据一些实施例的表示半导体器件的双架构兼容布局图208A的截面图。图2B和图2C是根据一些实施例的表示相应半导体器件208B和208C的相应单架构兼容布局图208B和208C的截面图。图2D和图2E是根据一些实施例的表示相应半导体器件的单架构兼容布局图208D和208E的相应俯视图。图2F和图2G是根据一些实施例的相应电路图208F和208G。
更具体地，图2B、图2D和图2F彼此对应。图2B是从图2A得出的。图2C、图2E和图2G彼此对应，并且图2D是从图2A得出的。在一些实施例中，相应图2A至图2E的布局图208A-208E存储在非暂时性计算机可读介质上(见图10)。
布局图208A包括代表半导体器件的组件的一组图案。此外，在从布局图208A选择性地修剪图案产生具有第一类型架构的第一单架构兼容布局图或具有第二类型的架构的第二单架构兼容布局图的意义上说，布局图208A是双架构兼容的。更具体地，从布局图208A修剪第一子集的图案产生图2B的布局图208B来作为第一布局图，后者表示具有非埋入式电源轨(再次为非BPR)类型架构的半导体器件。从布局图208A修剪第二子集的图案产生布局图208C来作为第二布局图，后者表示具有埋入式电源轨(再次，BPR)类型架构的半导体器件。
在一些实施例中，如上所述，选择性地修剪包括在布局图208A中的一组图案包括选择性地断开布局图208A的图案，即，选择性地从布局图208A去除图案。在一些实施例中，如上所述，选择性地修剪包括在布局图208A中的一组图案包括选择性地对布局图208A进行配对，即，选择性地从布局图208A去除图案。在一些实施例中，如上所述，选择性地修剪包括在布局图208A中的一组图案包括选择性地修整布局图208A，即，选择性地从布局图208A去除图案。
因此，提供了双架构兼容布局图208A，以促进单架构兼容非BPR架构布局图和单架构兼容BPR架构布局图之间的设计移植。在一些实施例中，修剪双架构兼容布局图208A，以使得在相应的最终布局图中表示的最终半导体器件具有缺少BPR的非BPR类型的架构或缺少非BPR的BPR类型的架构。
对图2A至图2C的讨论将参考布局图208A-208C中的图案，就像它们是基于相应布局图208A-208C的相应半导体器件的组件一样。
在一些实施例中，伪结构通常是对半导体器件的功能目的不是主要贡献者的结构。在一些实施例中，伪结构不是半导体器件的逻辑功能、存储器功能、放大功能、缓冲功能、功率成形功能等的主要贡献者。
在一些实施例中，第一类型的伪结构包括在半导体器件中，作为例如对半导体器件的功能目的的第二贡献者，例如通过介于非伪结构之间，即，对半导体器件的功能目的的主要贡献者，并且由此减少非伪结构等之间的串扰(干扰)。
在一些实施例中，第二类型的伪结构包括在半导体器件中，作为对半导体器件的功能目的的第三贡献者，例如，因为包含第二类型的伪结构改善了在制造期间实施的例如化学机械抛光(CMP)的平坦化工艺的结构，并且平坦化的改进结果有利于通过非伪结构(即，对半导体器件功能目的的主要贡献者)改进性能。
在一些实施例中，在基于双架构兼容设计并且配置有双架构设计的两个架构中的第一个的半导体器件的上下文中，第三类型的伪结构包括在半导体器件中。第三类型的伪结构包括在半导体器件中，因为第三类型的伪结构是由双架构兼容设计产生的伪像，其不仅适合于适应第一架构，而且还适合于适应第二架构。
在一些实施例中，第三类型的伪结构同时也是对半导体器件的功能目的的第二或第三贡献者。然而，将第三类型的伪结构包括在半导体器件中的主要原因是因为就半导体器件的制造而言，包括第三类型的伪结构是有利的。也就是说，就与制造第三类型的伪结构相关的工艺特征/方面/步骤而言，形成第三类型的伪结构而不是承担与不形成第三类型的伪结构相关的工艺特征/方面/步骤是有利的。在一些实施例中，第三类型的伪结构包括在半导体器件中，因为与制造第三类型的伪结构相关的工艺特征/方面/步骤相比于否则与不制造第三类型的伪结构相关的工艺特征/方面/步骤而言是有利的。
在图2A中，双架构兼容布局图208A包括晶体管(TR)层，该晶体管(TR)层被示出为沿着第一方向延伸，并且具有相对于垂直于第一方向的第二方向的厚度。在图2A中，第一方向沿着X轴，并且第二方向沿着Z轴。在一些实施例中，第一方向和第二方向是除了相应地沿着X轴和Z轴之外的方向。
在图2A中，相对于Z轴，并且在TR层上方，布局图208A还包括supra-TR层，supra-TR层包括：接触晶体管组件层(MD/MG层)；接触件和金属化间通孔层(VD/VG层)；第一金属化层(M0层)；第一互连层(VIA0层)；第二金属化层(M1层)；第二互连层(VIA1层)；第三金属化层(M2层)；第三互连层(VIA2层)；第四层金属化层(M3层)；第四互连层(VIA3层)；第五金属化层(M4层)；第五互连层(VIA4层)；第六层金属化层(M5层)；第六互连层(VIA5层)；第七层金属化层(M6层)；第七互连层(VIA6层)；第八层金属化层(M7层)；第八互连层(VIA7层)；第九金属化层(M8层)；第九互连层(VIA8层)；第十金属化层(M9层)；第十互连层(VIA9层)；第十一金属化层(M10层)；第十一互连层(VIA10层)；第十二金属化层(M11层)；第十二互连层(VIA11层)；第十三金属化层(M12层)；第十三互连层(VIA12层)；第十四金属化层(M13层)；第十四互连层(VIA13层)；第十五金属化层(M14层)；第十五互连层(VIA14层)；第十六金属化层(M15层)；第十六互连层(VIA15层)；再分布层(RV层)；和焊盘层(AP层)。
在一些实施例中，布局图208A具有更多数量的supra-TR金属化层和相应更大数量的supra-TR互连层。在一些实施例中，布局图208A具有更少的supra-TR金属化层和相应地更少的supra-TR互连层。
相对于Z轴，并且在TR层下方，布局图208A还包括sub-TR层，sub-TR层包括：埋入式接触晶体管组件层(BVD/BVG)；第一埋入式金属化层(BM0层)；第一埋入式互连层(BVIA0层)；第二埋入式金属层(BM1层)；第二埋入式互连层(BVIA1层)；第三埋入式金属化层(BM2层)；第三埋入式互连层(BVIA2层)；第四埋入式金属化层(BM3层)；第四埋入式互连层(BVIA3层)；第五埋入式金属化层(BM4层)；第五埋入式互连层(BVIA4层)；第六埋入式金属化层(BM5层)；埋入式再分布层(BRV层)；和埋入式焊盘层(BAP层)。
参照图2A，在一些实施例中，TR层是半导体材料层，其包括已经被相应地掺杂以用于各种相应目的的区域。更具体地，在图2A中，TR层包括：第一类型的掺杂区域，其被标记为“G”，并且被配置为用作相应晶体管结构的栅极端子(G端子)；以及第二类型的掺杂区域，其被标记为“D”，并且被配置为用作相应晶体管结构的漏极端子(D端子)；第三类型的掺杂区域，其被标记为“S”，并且被配置为用作相应晶体管结构的源极端子(S端子)；第四类型的掺杂区域，其被标记为“B”，并且被配置为用作相应晶体管结构的体偏置端子(B端子)；以及第五类型的掺杂区域，其被标记为TTLV，并且被配置为MD/MG层中的给定MD结构(在下文中讨论)与BVD/BVG层中的相应BVD结构(在下文中讨论)之间的电耦接路径中的导电部分，或MD/MG层中的给定MG结构(在下文中讨论)与BVD/BVG层中的相应BVG结构(在下文中讨论)之间的电耦接路径中的导电部分。第五类型的掺杂区域将被称为晶体管层通孔(TTLV)。在一些实施例中，代替第五类型的掺杂区域，硅通孔(TSV)结构用作MD/MG层中的给定MD结构(再次在下文中讨论)与BVD/BVG层中的相应BVD结构(再次在下文中讨论)之间的电耦接路径中的导电部分，或MD/MG层中的给定MG结构(再次在下文中讨论)与BVD/BVG层中的相应BVG结构(再次在下文中讨论)之间的电耦接路径中的导电部分。为了便于说明，图2A示出了TSV结构而不是第四类型的掺杂区域。
在某些情况下，在掺杂区域之间提供绝缘区域(IR)。在图2A中，列C4和C5之间的绝缘区域的一个实例称为标记IR。在一些实施例中，绝缘区域的一个或多个实例包括介电材料。在一些实施例中，通过将TR层的半导体材料转换成介电材料来形成绝缘区域的实例。在TR层的半导体材料是硅的一些实施例中，绝缘区域的给定实例包括二氧化硅，该二氧化硅已经从硅在TR层中的绝缘区域的位置处生长。
在图2A中，关于supra-TR层，接触晶体管组件层(MD/MG层)包括：一个或多个第一类型的接触结构，每个接触结构被配置为相应地电耦接至TR层中的相应晶体管结构的漏极端子(D)、源极端子(S)、体偏置端子(B)或TR层中的相应TSV结构，第一类型在本文中称为MD接触结构；以及一个或多个第二类型的接触结构，每个接触结构被配置为电耦接至TR层中的相应晶体管结构的栅极端子(G)，第二类型在本文中称为MG接触结构。在一些实施例中，MD接触结构不用于电耦接至TR层中的相应TSV结构，而是MD/MG层还包括一个或多个第三类型的接触结构(未示出)，其被配置为电耦接至TR层中的相应TSV结构。
接触件和金属化间通孔层(VD/VG层)包括：一个或多个第一类型的接触件和金属化间通孔结构，每个结构被配置为电耦接至相应的MD接触结构，该第一类型在本文中称为VD结构；以及一个或多个第二类型的接触件和金属化间通孔结构，每个结构被配置为电耦接至相应的MG接触结构，该第二类型在本文中称为VG接触结构。在一些实施例中，其中，VD/VG层包括一个或多个第三类型的接触结构(未示出)，该第三类型的接触结构被配置为电耦接至TR层中的相应TSV结构，接触件和金属化间通孔层(VD/VG层)还包括一个或多个第三类型的接触件和金属化间通孔结构(未示出)。第三类型的接触件和金属化间通孔结构被配置为电耦接至TR层中的相应TSV结构。
在图2A中，每个金属化层M0-M15包括一个或多个导电段。每个互连层VIA0-VIA14包括一个或多个通孔结构。再分布层包括一个或多个再分布接触结构(RV接触结构)。焊盘层AP包括一个或多个焊盘。
在图2A中，关于sub-TR层，埋入式接触晶体管组件层(BVD/BVG层)包括：一个或多个第一类型的接触结构，每个接触结构被配置为相应地电耦接至TR层中的相应晶体管结构的漏极端子(D)、源极端子(S)、体偏置端子(B)，或TR层中的相应TSV结构，该第一类型在本文中称为BVD接触结构；以及第二类型的一个或多个接触结构，每个接触结构被配置为电耦接至TR层中的相应晶体管结构的栅极端子(G)，该第二类型在本文中称为BVG接触结构。在一些实施例中，BVD接触结构不用于电耦接至TR层中的相应TSV结构，而是BVD/BVG层还包括一个或多个第三类型的接触结构(未示出)，该第三类型的接触结构被配置为电耦接至TR层中的相应TSV结构。
在图2A中，每个埋入式金属化层BM0-BM5包括一个或多个埋入式导电段。每个埋入式互连层BVIA0-BVIA4包括一个或多个埋入式通孔结构。埋入式再分布层BRV包括一个或多个埋入式再分布接触结构(BRV接触结构)。埋入式焊盘层AP包括一个或多个埋入式焊盘。
在图2A中，列出了每个金属化层M0-M15、焊盘层AP、每个埋入式金属化层BM0-BM5和埋入式焊盘层BAP的示例间距，其中每个间距是距离d的单位度量的倍数。例如，图2A中的层M0的间距可以是22d。在一些实施例中，d是一纳米。在一些实施例中，d是除一纳米之外的值。在一些实施例中，不同的间距对应地用于金属化层M0-M15中的一个或多个。
为了讨论的目的，布局图208A被组织成列C1、C2、C3、C4和C5。例如，列C2包括导电路径，该导电路径将焊盘层AP中的焊盘电耦接至层BAP中的埋入式焊盘。列C2中的导电路径包括：焊盘层AP中的焊盘至层BAP中的埋入式焊盘；以及RV层中的RV接触结构；supra-TR单堆叠件通孔(SS_通孔)210A；VD/VG层中的VD结构；MD/MG层中的MD接触结构；TR层中的D端子；BVD/BVG层中的BVD结构；sub-TR SS_通孔；BRV层中的BRV接触结构；埋入式焊盘层BAP中的埋入式焊盘。
在图2A的列C2中，supra-TR SS_通孔210A包括金属化层M0-M15中的相应导电段和互连层VIA0-VIA14的每个中的相应通孔结构。列C2中的sub-TR SS_通孔包括埋入式金属化层BM0-BM5中的相应埋入式导电段和互连层VIA0-VIA14的每个中的相应埋入式通孔结构。
相对于X轴，关于列C2，焊盘层AP中的焊盘、金属化层M0-M15中的导电结构、埋入式金属化层BM0-BM5中的埋入式导电段，或埋入式焊盘层BAP中的埋入式焊盘都没有相应地延伸到列C1中或列C3中。
布局图208A在列C1、C3、C4和C5的每个中包括附加的SS_通孔。但是，为了简化附图，在图2A中未使用相应的参考标号来标出附加的SS_通孔。
列C1包括第一导电路径，该第一导电路径将焊盘层AP中的焊盘电耦接至TR层中的B端子。列C1的第一导电路径包括：焊盘层AP中的焊盘；RV层中的RV接触结构；Supra-TR SS_通孔(跨越金属化层M0-M15和相应的互连层VIA0-VIA14)；VD/VG层中的VD结构；MD/MG层中的MD接触结构；以及TR层中的B端子。
列C1还包括第二导电路径，该第二导电路径电耦接埋入式金属化层BM0中的导电段和埋入式焊盘层BAP中的埋入式焊盘。列C1的第二导电路径包括：sub-TR SS_通孔(跨越埋入式金属化层BM0-M5和相应的埋入式互连层VIA0-VIA4)；BRV层中的BRV接触结构；以及埋入式焊盘层BAP中的埋入式焊盘。关于列C1，列C1的埋入式金属化层BM0中的埋入式导电段电耦接至埋入式焊盘层BAP中的埋入式焊盘。然而，由于列C1在BVD/BVG层中缺少BVD结构，所以埋入式金属化层BM0中的埋入式导电段不电耦接至B端子。因此，在列C1中，B端子不电耦接至埋入式焊盘层BAP中的埋入式焊盘。
相对于X轴，关于列C1，焊盘层AP中的焊盘、金属化层M0-M15中的导电结构、埋入式金属化层BM0-BM5中的埋入式导电段，或埋入式焊盘层BAP中的埋入式焊盘都没有相应地延伸到列C2中。
在图2A中，列C3包括第一导电路径，该第一导电路径将焊盘层AP中的焊盘电耦接至TR层中的G端子。列C3的第一导电路径包括：焊盘层AP中的焊盘；RV层中的RV接触结构；Supra-TR SS_通孔(跨越金属化层M0-M15和相应的互连层VIA0-VIA14)；VD/VG层中的VG结构；MD/MG层中的MG接触结构；以及TR层中的G端子。
关于sub-TR层，列C3包括布线布置，该布线布置包括埋入式金属化层BM0-BM5中的相应导电段和埋入式焊盘层BAP中的埋入式焊盘。埋入式金属化层BM0-BM5中的导电段可用于将信号路由到其他结构(图2A中未示出)。应该注意，列C3的布线布置在BVD/BVG层中缺少BVD结构、在埋入式互连层BVIA0-BVIA4中缺少相应的通孔结构，并且在BRV层中缺少BRV接触结构。因此，列C3中的布线布置不代表列C3中的第二导电路径，否则该第二导电路径可能已经将TR层中的端子C与埋入式焊盘层BAP中的埋入式焊盘电耦接。
相对于X轴，关于列C3，焊盘层AP中的焊盘、金属化层M0-M7中的导电结构、埋入金属化层BM0-BM5中的埋入式导电段，或埋入式焊盘层BAP中的埋入式焊盘都没有相应地延伸到列C2中或列C4中。相对于X轴，金属化层M8和M9中的导电结构相应地延伸到列C4中，但不延伸到列C2中。
在布局图208A中，列C4包括：第一导电路径，其电耦接层M7中的导电段和埋入式焊盘层BAP中的埋入式焊盘。列C4中的第一导电路径包括：第一supra-TR-SS_通孔(跨越金属化层M0-M7和相应的互连层VIA0-VIA6)；VD/VG层中的VD结构；MD/MG层中的MD接触结构；TR层中的S端子；BVD/BVG层中的BVD结构；sub-TR SS_通孔；BRV层中的BRV接触结构；以及埋入式焊盘层BAP中的埋入式焊盘。列C4还包括第二supra-TR-SS_通孔(跨越金属化层M8-M9和相应的互连层VIA8)。
列C4还包括金属化层M8和M9中的导电段以及互连层VIA8中的相应通孔结构，这些通孔结构包括在通孔柱212A中，如下所述。相对于X轴，金属化层M8和M9中的导电结构相应地延伸到列C5中，但不延伸到列C3中。
列C4还包括布线布置，该布线布置包括金属化层M10-M15中的相应导电段和焊盘层AP中的焊盘。金属化层M10-M15中的导电段可用于将信号路由到其他结构(图2A中未示出)。应该注意，列C4的布线布置在互连层VIA9-VIA14中缺少相应的通孔结构，并且在RV层中缺少RV接触结构。因此，列C4中的布线布置不代表列C4中的第二导电路径。
相对于X轴，关于列C4；焊盘层AP中的焊盘、金属化层M0-M7中的导电结构、埋入式金属化层BM0-BM5中的埋入式导电段，或埋入式焊盘层BAP中的埋入式焊盘都没有相应地延伸到列C3或列C5中；并且金属化层M8和M9中的导电结构相应地延伸到列C3和C4的每个中；以及金属化层M10-M15中的导电结构相应地延伸到列C5中，但不延伸到列C3中。
在布局图208A中，列C5包括：第一导电路径，其电耦接层M9中的导电段和埋入式焊盘层BAP中的埋入式焊盘。列C5中的第一导电路径包括：supra-TR SS_通孔(跨越金属化层M0-M9和相应的互连层VIA0-VIA8)；VD/VG层中的VD结构；MD/MG层中的MD接触结构；TR层中的TSV结构；BVD/BVG层中的BVD结构；sub-TR SS_通孔；BRV层中的BRV接触结构；以及埋入式焊盘层BAP中的埋入式焊盘。
在布局图208A中，列C4的第二supra-TR SS_通孔(其跨越金属化层M8-M9和相应的互连层VIA8)和列C5的第二supra-TR SS_通孔(其跨越金属化层M0-M9和相应的互连层(VIA0-VIA8)一起表示supra-TR通孔柱212A。
在一些实施例中，诸如supra-TR通孔柱212A的通孔柱是指并联连接的多个SS_通孔的布置。在一些实施例中，相对于沿着Y轴测量的长度，通孔柱的“支脚”是对称的。在一些实施例中，相对于沿着Y轴测量的长度，通孔柱的“支脚”是不对称的。在一些实施例中，在通孔柱代替给定的导电路径内的唯一SS_通孔的情况下，与使用唯一SS_通孔相比，通孔柱的使用减小了给定导电路径的电阻，这提供了性能优势，例如，在定时和信号传播延迟方面。然而，存在关于使用通孔柱的权衡，例如，因为与使用唯一SS_通孔相比，通孔柱在半导体器件的几何形状内需要额外的空间，这可能使布线更加困难，并增加了半导体器件的整体尺寸。使用通孔柱反映了一个决定，即优势大于权衡。
在列C5中，金属化层M8和M9中的导电结构相应地延伸到列C4中，并且进一步延伸超过列C4到列C3中。这样，通孔柱212A是较大的通孔柱的一部分，该较大的通孔柱不仅包括通孔柱212A，而且还包括列C3的Supra-TR SS_通孔(跨越金属化层M0-M15和相应的互连层VIA0-VIA14)。
列C5还包括布线布置，该布线布置包括金属化层M10-M15中的相应导电段和焊盘层AP中的焊盘。金属化层M10-M15中的导电段可用于将信号路由到其他结构(图2A中未示出)。应该注意，列C5的布线布置在互连层VIA9-VIA14中缺少相应的通孔结构，并且在RV层中缺少RV接触结构。因此，列C5中的布线布置不代表列C5中的第二导电路径。
相对于X轴，关于列C5；金属化层M0-M7中的导电结构、埋入式金属化层BM0-BM5中的埋入式导电段，或埋入式焊盘层BAP中的埋入式焊盘都没有延伸到列C4中；并且金属化层M8和M9中的导电结构相应地延伸到列C4中(如上所述)；并且金属化层M10-M15中的导电结构延伸到列C5中。
再者，根据图2A的布局图208A，图2A是双架构兼容的并且可选择性地修剪以产生图2B的单架构兼容布局图208B或图2C的单架构兼容布局图208C。单架构兼容布局图208B具有非埋入式电源轨(non-BPR)类型的架构。单架构兼容布局图208C具有埋入式电源轨(BPR)类型的架构。布局图208A被配置为与非BPR类型的架构和BPR类型的架构一致。
图2B是根据一些实施例的单架构兼容布局图208B的截面图。
单架构兼容布局图208B表示去耦电容器电路，其具有非埋入式电源轨(non-BPR)类型的架构。从图2A至图2B，为了与非BPR类型的架构一致，从布局图208A中删减结构(图案)。
在图2B中，作为用非BPR类型的架构配置布局图208B的一部分，各个sub-TR层中的所有结构已经从列C1-C5中去除，留下TR层和supra-SS结构。在一些实施例中，去除了少于提及的sub-TR层中的所有结构，即，保留了提及的sub-TR层中的一些但不是全部结构。然而，在保留了提及的sub-TR层中的一些但不是全部结构的这样的实施例中，至少去除了列C2、C4和C5中的BVD结构。
在图2B中，同样作为用非BPR类型的架构配置布局图208B的一部分，位于图2B中的列C4和C5之间并且在图2A中由参考标号标出的金属化层M8和M9的每个中的部分已经被去除。从布局图208A中去除部分214A产生图2B中的以下内容：列C3-C4中的通孔柱212B；C5列中的SS_通孔210B。
列C5中的SS_通孔210B是supra-TR伪结构，并且被视为布局图208B的伪像，该布局图基于双架构兼容布局图208A。这样，包括SS_通孔210B以与布局图208B保持一致，否则与BPR类型的架构兼容。在一些实施例中，因为SS_通孔210B保持浮置，所以伪SS_通孔210B被称为伪结构。在一些实施例中，伪SS_通孔210B被称为supra-TR伪结构，因为SS_通孔210B不形成至或来自布局图208B中的有源组件的导电路径的一部分。与supra-TR伪SS_通孔210B相反，布局图208B中的其他supra-TR结构被称为supra-TR非伪结构。虽然这样的伪结构是伪像，即第三类伪结构的实例，但是，在一些实施例中，这种伪结构在某种意义上具有实用性，即，这种伪结构用作布局图208B基于双架构兼容布局图208A的指示。
在图2B中，从Z轴观察，给定结构的覆盖区是相对于X轴和Y轴(在图2A中未示出)的由给定结构占据的面积。在图2B中，supra-TR伪SS_通孔210B的覆盖区基本上包含在布局图208B的组件的总覆盖区内，这些组件位于TR层中，即，列C1中的B端子、列C2中的D端子、列C3中的G端子、列C4中的S端子以及列C5中的TSV。相对于X轴，supra-TR伪SS_通孔210B相对于布局图208B的组件不对称地定位，这些组件位于TR层中，即列C1中的B端子、列C2中的D端子、列C3中的G端子、列C4中的S端子以及列C5中的TSV。
图2B还包括象形文字220B。象形文字220B是布局图208B的简化表示，它反映了布局图208B：表示具有非BPR类型的架构的器件；并且包括supra-TR非伪结构和supra-TR伪结构，但是缺少sub-TR非伪结构和sub-TR伪结构。
图2C是根据一些实施例的布局图208C的截面图。
布局图208C是具有埋入式电源轨(BPR)类型的架构的去耦电容器电路。从图2A至图2C，为了与BPR类型的架构一致，从布局图208A中删减结构(图案)。因此，布局图208C保留了sub-TR结构。在sub-TR非伪结构中，布局图包括sub-TR SS_通孔212G。
在图2C中，作为用BPR类型的架构配置布局图208C的一部分，去除了一些supra-TR层中的各个结构。更具体地，在图2C中，从列C1-C5去除金属化层M10-M15、相应的互连层VIA9-VIA14、RV层中和AP层中的所有结构。在一些实施例中，去除了少于提及的supra-TR层中的所有结构，即，保留了提及的supra-TR层中的一些但不是全部结构。然而，在保留了提及的supra-TR层中的一些但不是全部结构的这样的实施例中，至少去除互连层VIA9与列C2、C2和C3中的每个的相交处的通孔结构。
关于列C3，去除金属化层M10-M15、相应的互连层VIA9-VIA14、RV层和AP层中的所有结构使得在列C3、C4和C5中具有一部分。
图2C还包括象形文字220C。象形文字220C是反映了布局图208C的简化表示：表示具有BPR类型架构的器件；并且包括supra-TR非伪结构和sub-TR非伪结构，但是缺少supra-TR伪结构和sub-TR伪结构。
再者，图2D是布局图208D的俯视图，其对应于图2B的布局图208B的截面图。布局图208D在层M9下方的层中不包括图案。在其他图案中，布局图208D包括“M9(VSS)”图案，其表示图2D的金属化层M9中的提供VSS的导电段。在布局图208E中，M9(VSS)图案下方的一些空白用参考标号218D标出。在一些实施例中，在布局图的上下文中，并且进一步在布局图的给定层/层级的上下文中，术语“空白”是指其中不存在图案的区域，即，区域缺少图案。虽然布局图208D在层M9下方的层中不包括图案，但是在图2D中示出了伪结构210B的大致下层位置(如果另外包括的话)。
再者，图2E是布局图208E的截面图，其对应于图2C的布局图208C的截面图。布局图208E不包括层M9下方的图案。相对于图2D，除了其它之外，在图2D的布局图208D中对应于空白208D的区域中添加了表示图2C的通孔柱212C的部分的一个或多个图案318E。虽然布局图208E不包括层M9下方的图案，但是图2E中示出了sub-TR SS_通孔210C(2)、210C(4)和210C(5)的大致下层位置，以及sub-TR SS_通孔的VD不合格版本210C(3)’(如果另外包括的话)。
关于图2F，电路图208F是电容性耦接电路，其包括：电容器配置的晶体管P1，其为PMOS，并且耦接在第一参考电压和第二参考电压之间。晶体管P1的各部分与图2B的各列之间的对应关系在电路图208F中标出。在一些实施例中，第一参考电压是VDD，并且第二参考电压是VSS。在一些实施例中，第一参考电压和第二参考电压是不同于相应电压VDD和VSS的一些。
在图2F中，晶体管P1的栅极端子连接到第一节点，并且晶体管P1的漏极端子、源极端子和体偏置端子中的每个都连接到VDD。图2F与图2B相关，包括以下方式：在图2B中，对于图2B中的列C1和C2中的每个，焊盘层AP中的焊盘电性耦接至VDD；对于图2B中的列C3，焊盘中的焊盘耦接至第一节点；并且关于列C4，图2B的金属化层M7中的导电段通过未在图2F中示出的布线装置电耦接至VDD。
图2G与图2F类似，并且因此，电路图208G是电容耦合电路，其包括图2F的电容器配置的晶体管PI。晶体管P1的各部分与图2C的各列之间的对应关系在电路图208G中标出。然而，因为电路图208G对应于图2C的布局图208C，所以后者具有BPR型架构，电路图208G中的晶体管P1的栅极端子连接至图2G中的第一节点；并且sub-TR SS_通孔212G耦接在第一节点和VSS之间。
图3A是根据一些实施例的表示半导体器件的双架构兼容布局图308A的截面图。图3B和图3C是根据一些实施例的表示相应半导体器件的相应单架构兼容布局图308B和308C的截面图。图3D和图3E是根据一些实施例的表示相应半导体器件的单架构兼容布局图308D和308E的相应俯视图。图3F和图3G是根据一些实施例的相应电路图308F和308G。
更具体地，图3B、图3D和图3F彼此对应。图3C、图3E和图3G彼此对应。在一些实施例中，相应图3A至图3E的布局图308A-308E存储在非暂时性计算机可读介质上(见图10)。
图3A-图3E遵循与图2A-图2G相似的标号方案。尽管对应，但某些组件也有所不同。为了帮助识别相对应但仍然具有差异的组件，标号约定对图3A-图3E使用3序列标号，而图2A-图2G使用2序列标号。例如，图3A中的项目312A是通孔柱的实例，并且图2A中的相应项目212A是通孔柱的实例，并且其中：相似性反映在公共根_12A中；并且差异反映在图3A中相应的前导数字3和图2A中的2中。为了简洁起见，讨论将更多地集中在图3A-图3E和图2A-图2G之间的差异上，而不是相似性上。
再者，图3A的截面图是布局图308A的截面图。布局图308A是双架构兼容的并且可以选择性地修剪以产生图3B的单架构兼容布局图308B(其表示具有非BPR类型的架构的高电阻(HiR)结构)或图3C的单架构兼容布局图308C(其表示具有BPR类型的架构的HiR结构)。
为了讨论的目的，布局图308A被组织成列C1、C2、C3、C4和C5。例如，列C1包括导电路径，该导电路径将焊盘层AP中的焊盘电耦接至层BAP中的埋入式焊盘。其中，列C1中的导电路径包括：supra-TR SS_通孔310A(1)，其跨越金属化层M0-M15和相应的互连层VIA0-VIA14；以及sub-TR SS_通孔，其跨越埋入式金属化层BM0-BM5和相应的埋入式互连层BVIA0-BVIA4。
其中，列C2包括跨越金属化层M7-M9和相应的互连层VIA7-VIA8的supra-TR SS_通孔310A(2)。
在布局图308A中，金属化M8-M9中的导电段从列C2延伸到列C1，结果是列C2的supra-TR SS_通孔310A(2)和列C1的supra-TR SS_通孔310A(1)共同表示第一supra-TR通孔柱312A。在列C4和列C3的一部分中找到第二supra-TR通孔柱。相对于Y轴为对称轴，第二supra-TR通孔柱是镜像对称的对应物。
在图3A中，互连层VIA6中的高电阻段从列C2延伸到列C3并穿过列C3，并继续进入列C4。高电阻段的第一端在列C2中，并且电耦接至第一supra-TR通孔柱312A。高电阻段的第二端在列C2中，并且电耦接至第二supra-TR通孔柱。
图3A还包括：列C2-C5的金属化层M10-M15中的布线布置；列C2-C4的金属化层M0-M16中的布线布置；以及列C2-C5的埋入式金属化层BM0-BM5中的布线布置。
再者，图3B是根据一些实施例的布局图308B的截面图，该布局图308B是具有非BPR类型的架构的HiR结构。
布局图308B是具有非埋入式电源轨(non-BPR)类型的架构的HiR结构。参照图3A至图3B，为了与非BPR类型的架构一致，从布局图308A中删减结构(图案)。
在图3B中，作为用非BPR类型的架构配置布局图308B的一部分，已经从列C1-C5中去除了各个sub-TR层中的所有结构，留下了TR层和supra-SS结构。在一些实施例中，去除了少于提及的sub-TR层中的所有结构，即，保留了提及的sub-TR层中的一些但不是全部结构。然而，在保留了提及的sub-TR层中的一些但不是全部结构的这样的实施例中，但是至少去除了列C1中的BVD结构。
在图3B中，同样作为用非BPR类型的架构配置布局图308B的一部分，已经去除了互连层VIA6和列C1的相交处的通孔结构316A。从布局图308A去除通孔结构316A产生图3B中的以下内容：列C1-C2中的supra-TR第一通孔柱312B，其跨越金属化层M7-M15和相应的互连层VIA7-VIA14；以及列C1中的第一supra-TR SS_通孔310B，其跨越金属化层M0-M6和相应的互连层VIA0-VIA5。
列C1中的supra-TR第一SS_通孔是supra-TR伪结构，并且被视为基于双架构兼容布局图308A的布局图308B的伪像。这样，包括列C1中的第一supra-TR SS_通孔是为了与布局图308B保持一致，否则与BPR类型的架构兼容。与列C1中的supra-TR第一SS_通孔相反，布局图308B中的其他supra-TR结构被称为supra-TR非伪结构。尽管这样的伪结构是伪像，即第三种类型的伪结构的实例，但是，在某些实施例中，这种伪结构在某种意义上具有实用性，因为这种伪结构可以用作布局图308B基于双架构兼容布局图308A的指示。
图3B还包括象形文字320B。象形文字320B是布局图308B的简化表示，它反映了布局图308B：表示具有非BPR类型的架构的器件；并且包括supra-TR非伪结构和supra-TR伪结构，但是缺少sub-TR非伪结构和sub-TR伪结构。
再者，图3C是根据一些实施例的布局图308C的截面图，该布局图308C是具有BPR类型的架构的HiR结构。
布局图308C是具有埋入式电源轨(BPR)类型的架构的HiR结构。从图3A至图3C，为了与BPR类型的架构一致，从布局图308A中删减结构(图案)。
在图3C中，作为用BPR类型的架构配置布局图308C的一部分，一些supra-TR层中的各个结构已被去除。更具体地，在图3C中，已经从列C1-C5中去除了金属化层M10-M15、相应的互连层VIA9-VIA14、RV层中和AP层中的所有结构。在一些实施例中，去除了少于提及的supra-TR层中的所有结构，即，保留了提及的supra-TR层中的一些但不是全部结构。然而，在保留了提及的supra-TR层中的一些但不是全部结构的这样的实施例中，至少去除了互连层VIA9和列1的相交处的通孔结构。
关于列C3，去除金属化层M10-M15、相应的互连层VIA9-VIA14、RV层和AP层中的所有结构，产生了在列C3、C4和C5中具有部分的通孔柱312C。
在图3C中，列C1中的sub-TR伪SS_通孔的覆盖区基本上包含在布局图308B的组件的总覆盖区中，这些组件位于TR层中，即列C1中的TSV、列C2-C4中的G端子和C5列中的TSV。相对于X轴，列C1中的sub-TR伪SS_通孔相对于布局图208B中的组件不对称地定位，这些组件位于TR层中，即列C1中的TSV、列C2-C4中的G端子和C5列中的TSV。
图3C还包括象形文字320C。象形文字320C是布局图308C的简化表示，它反映了布局图308C：表示具有BPR类型架构的器件；并且包括supra-TR非伪结构和sub-TR非伪结构，但是缺少supra-TR伪结构和sub-TR伪结构。
再者，图3D是布局图308D的俯视图，其对应于图3B的布局图308B的截面图。布局图308D在层VIA6下方的层中不包括图案。在布局图308E中，列C1中的一些空白用参考数字318D标出。在图3D中示出了列C1中的用于互连层VIA6的切割图案(CP)的大致位置。尽管布局图308D不包括层VIA6下方的图案，但是在图2D中示出了supra-TR SS_通孔310B的大致位置(如果另外包括的话)。
再者，图3E是布局图308E的俯视图，其对应于图3C的布局图308C的截面图。布局图308E在层VIA6下方的层中不包括图案。相对于图3D，除了别的以外，表示图3C的通孔柱312C的部分的图案已经添加到对应于图3D的布局图308D中的空白308D的区域中。虽然布局图308E不包括层VIA6下方的图案，但是在图2E中仍示出了sub-TR SS_通孔310C的大致位置(如果另外包括的话)。
关于图3F，电路图308F包括具有高电阻(HiR)的电阻器。电路图308F的各部分与图3C的各列之间的对应关系在电路图308F中标出。在电路图308F中，从HiR电阻器的左端子开始的路径包括：第一节点，其在列C2中具有supra-TR部分；以及第二节点，其在列C1中具有supra-TR部分。在电路图308F中，从HiR电阻的右端子开始的路径包括：第三节点，其在列C4中具有supra-TR部分；以及第四节点，其在列C5中具有supra-TR部分。
图3G类似于图3F，并且因此电路图308G包括具有高电阻(HiR)的电阻器。电路图308G的各部分与图3C的各列之间的对应关系在电路图308G中标出。然而，由于电路图308G对应于图3C的布局图308C，因此，后者具有BPR型架构，至电路图308G中的HiR电阻器的左端子的路径包括：第一节点，其在列C2中具有supra-TR部分；以及第二节点，其在列C1中具有supra-TR部分，以及第二节点和第三节点之间的sub-TR SS_通孔310C(在列C1中)。至电路图308G中的HiR电阻器的右端子的路径包括：第四节点，其在列C4中具有supra-TR部分；以及第五节点，其在列C5中具有supra-TR部分。
图4A是根据一些实施例的表示半导体器件的双架构兼容布局图408A的截面图。图4B和图4C是根据一些实施例的表示相应半导体器件的单架构兼容布局图408B和408C的截面图。图4D和图4E是根据一些实施例的表示相应半导体器件的单架构兼容布局图408D和408E的相应俯视图。图4F和图4G是根据一些实施例的相应电路图408F和408G。
更具体地，图4A、图4B和图4D彼此对应。图4A、图4C和图4E彼此对应。在一些实施例中，相应图4D和图4E的电路图408D和408E存储在非暂时性计算机可读介质上(见图10)。
图4A-图4E遵循与图2A-图2G相似的标号方案。尽管对应，但某些组件也有所不同。为了帮助识别相对应但仍然具有差异的组件，标号约定对图4A-图4E使用4序列标号，而图2A-图2G使用2序列标号。例如，图4A中的项目412A是通孔柱的实例，并且图2A中的相应项目212A是通孔柱的实例，并且其中：相似性反映在公共根_12A中；并且差异反映在图4A中相应的前导数字4和图2A中的2中。为了简洁起见，讨论将更多地集中在图4A-图4E和图2A-图2G之间的差异上，而不是相似性上。
再者，图4A的截面图是布局图408A的截面图。布局图408A是双架构兼容的并且可选择性地修剪以产生图4B的单架构兼容布局图408B(其表示具有非BPR类型架构的金属氧化物金属(MOM)器件，例如，MOM电容器)或图4C的单架构兼容布局图408C(其表示具有BRP类型架构的MOM装置，例如MOM电容器)。
为了讨论的目的，布局图408A被组织成列C1、C2、C3、C4、C5和C6。例如，列C1包括第一导电路径，其将焊盘层AP中的焊盘电耦接至层BAP中的埋入式焊盘。其中，列C1中的第一导电路径包括：跨越金属化层M0-M15和相应的互连层VIA0-VIA14的supra-TR SS_通孔410A(1)；跨越金属化层M7-M9和相应的互连层VIA6-VIA8的supra-TR SS_通孔410A(1)；supra-TR SS_通孔410A(2)，跨越金属化层M7-M9和相应的互连层VIA7-VIA8；sub-TR SS_通孔s26(1)和426(2)，其相应地跨越埋入式金属化层BM0-BM5和相应的埋入式互连层BVIA0-BVIA4。
此外，列C6包括第二导电路径，该第二导电路径将焊盘层AP中的焊盘电耦接至层BAP中的埋入式焊盘。其中，列C6中的第二导电路径包括：supra-TR SS_通孔，跨越金属化层M0-M15和相应的互连层VIA0-VIA14；以及sub-TR SS_通孔，跨越埋入式金属化层BM0-BM5和相应的埋入式互连层BVIA0-BVIA4。
再者，图4B是根据一些实施例的布局图408B的截面图，布局图408B是具有非BPR类型架构的MOM电容器。
在图4B中，作为用非BPR类型的架构配置布局图408B的一部分，已经从列C1-C5中去除了各个sub-TR层中的所有结构。在一些实施例中，去除了少于提及的sub-TR层中的所有结构，即，保留了提及的sub-TR层中的一些但不是全部结构。然而，在保留了提及的sub-TR层中的一些但不是全部结构的这样的实施例中，至少去除了列C1和C6中的BVD结构。
在图4B中，同样作为用非BPR类型的架构配置布局图408B的一部分，去除了互连层VIA6和列C1的相交处的第一通孔结构416A。而且，去除了互连层VIA6和列C6的相交处的第二通孔结构。从布局图408A中去除第一通孔结构416A和第二通孔结构在图4B中产生以下内容：在列C1-C2中的第一supra-TR第一通孔柱412B(1)，其跨越金属化层M7-M15和相应的互连层VIA6-VIA14；列C5-C6中的第二supra-TR第一通孔柱412B(2)，其跨越金属化层M7-M15和相应的互连层VIA7-VIA14；列C1中的第一supra-TR SS_通孔424(1)，其跨越金属化层M0-M6和相应的互连层VIA0-VIA5；列C6中的第二supra-TR SS_通孔424(2)，其跨域金属化层M0-M6和相应的互连层VIA0-VIA5。
相应列C1-C6中的supra-TR第一SS_通孔424(1)和424(2)中的每个都是supra-TR伪结构，并且被视为基于双架构兼容布局图408A的布局图408B的伪像。这样，包括列C1中的supra-TR第一SS_通孔424(1)和列C6中的supra-TR第一SS_通孔424(2)是为了与布局图408B保持一致，否则与BPR类型的架构兼容。与伪的supra-TR第一SS_通孔424(1)和424(2)相反，在相应列C1和C6中的supra-TR第一SS_通孔(形成通孔柱412B(1)和412B(2)的相应部分)称为supra-TR非伪结构。尽管这种伪结构是伪像，即第三类型伪结构的实例，但是，在某些实施例中，这种伪结构在某种意义上具有实用性，因为这种伪结构可作为布局图408B基于双架构兼容布局图408A的指示。
图4B还包括象形文字420B。象形文字420B是布局图408B的简化表示，它反映了布局图408B：表示具有非BPR类型的架构的器件；并且包括supra-TR非伪结构和supra-TR伪结构，但是缺少sub-TR非伪结构和sub-TR伪结构。
再者，图4C是根据一些实施例的布局图408C的截面图，布局图408C是具有BPR类型的架构的MOM电容器。
在图4C中，作为用BPR类型的架构配置布局图408C的一部分，一些supra-TR层中的各个结构已被去除。更具体地，在图4C中，已经从列C1-C5中去除了金属化层M10-M15、相应的互连层VIA9-VIA14、RV层中和AP层中的所有结构。在一些实施例中，去除了少于提及的supra-TR层中的所有结构，即，保留了提及的supra-TR层中的一些但不是全部结构。然而，在保留了提及的supra-TR层中的一些但不是全部结构的这样的实施例中，至少去除了互连层VIA9与列C1和C6中的每个的相交处的通孔结构。布局图408C包括电容器的底部端子422(2)和顶部端子422(1)。
关于列C1，去除金属化层M10-M15、相应的互连层VIA9-VIA14、RV层和AP层中的所有结构产生在列C1和C2中具有部分的第一通孔柱412C(1)以及在列C5和C6中具有部分的第二通孔柱412C(2)。
图4C还包括象形文字420C。象形文字420C是布局图408C的简化表示，它反映了布局图408C：表示具有BPR类型架构的器件；并且包括supra-TR非伪结构和sub-TR非伪结构，但是缺少supra-TR伪结构和sub-TR伪结构。
再者，图4D是布局图408D的俯视图，其对应于图4B的布局图408B的截面图。布局图408D在层M7上方和层M0下方的层中不包括图案。简化了布局图408，以集中于MOM电容器的极板。然而，在图4D中示出了列C1中的伪supra-TR SS_通孔424(1)和列C6中的伪supra--TRSS_通孔424(1)的大致位置。
再者，图4E是布局图408E的俯视图，其对应于图4C的布局图408C的截面图。布局图408E在层M7上方的层中不包括图案。简化了布局图408，以集中于MOM电容器的极板。然而，图4E中示出了结构的大致位置(如果另外包括的话)如下：列C1中的伪sub-TR SS_通孔426(1)的位置；以及列C6中的伪sub-TR-SS_通孔426(2)的位置。
关于图4F，电路图408F包括电容器C。电路图408F的各部分与图4A的各列之间的对应关系在电路图408F中标出。在电路图408F中，从电容器C的底部端子422(2)开始的路径包括：supra-TR通孔柱412B(1)，该supra-TR通孔柱412B(1)在列C2和C1的每个中包括supra-TR部分。在电路图408F中，从电容器C的顶部端子422(1)开始的路径包括supra-TR通孔柱412B(2)，该supra-TR通孔柱412B(2)在列C5和C6的每个中包括supra-TR部分。
图4G类似于图4F，并且因此电路图408G包括电容器C。电路图408G的各部分与图4C的各列之间的对应关系在电路图408F中标出。在电路图408G中，从电容器C的底部端子422(2)开始的路径包括：supra-TR通孔柱412C(1)，该supra-TR通孔柱412C(1)在列C2和C1的每个中包括supra-TR部分；以及sub-TR SS_通孔426(1)，在列C1中具有部分。在电路图408F中，从电容器C的顶部端子422(1)开始的路径包括：supra-TR通孔柱412C(2)，该supra-TR通孔柱412C(2)包括列C5和C6的每个中的supra-TR部分；以及sub-TR SS_通孔426(2)，在列C6中具有部分。
图5A是根据一些实施例的表示半导体器件的双架构兼容布局图508A的截面图。图5B和图5C是根据一些实施例的相应单架构兼容布局图508B和508C的截面图。图5D和图5E是根据一些实施例的表示相应半导体器件的单架构兼容布局图508D和508E的相应俯视图。图5F和图5G是根据一些实施例的相应电路图508F和508G。
图5A-图5C遵循与图2A-图2G相似的标号方案。尽管对应，但某些组件也有所不同。为了帮助识别相对应但仍然具有差异的组件，标号约定对图5A-图5E使用5序列标号，而图2A-图2G使用2序列标号。例如，图5A中的项目512A是通孔柱的实例，并且图2A中的相应项目212A是通孔柱的实例，并且其中：相似性反映在公共根_12A中；并且差异反映在图5A中相应的前导数字5和图2A中的2中。为了简洁起见，讨论将更多地集中在图5A-图5E和图2A-图2G之间的差异上，而不是相似性上。
再者，图5A的截面图是布局图508A的截面图。布局图508A是双架构兼容的并且可选择性地修剪以产生图5B的单架构兼容布局图508B(其表示具有非BPR类型的架构的电感器)或图5C的单架构兼容布局图508C(其表示具有BPR类型的架构的电感器)。
为了讨论的目的，布局图508A被组织成列C1、C2、C3、C4和C5。列C1包括第一导电路径，其将supra-TR通孔柱512A(1)的第一端电耦接至sub-TR通孔柱512A(2)的的第一端。其中，列C1中的第一导电路径包括：supra-TR SS_通孔510A，其跨越金属化层M0-M13和相应的互连层VIA0-VIA13；以及sub-TR SS_通孔510A(3)，其跨越埋入式金属化层BM0-BM3和相应的埋入式互连层BVIA0-BVIA3。列C5包括第二导电路径，该第二导电路径将supra-TR第一通孔柱512A(1)的第二端电耦接至sub-TR第二通孔柱512A(2)的第二端。其中，列C5中的第二导电路径包括：supra-TR SS_通孔510A(2)，其跨越金属化层M0-M13和相应的互连层VIA0-VIA13；以及sub-TR SS_通孔510A(4)，其跨越埋入式金属化层BM0-BM3和相应的埋入式互连层BVIA0-BVIA3。
再者，图5B是根据一些实施例的布局图508B的截面图，布局图508B是具有非BPR类型架构的电感器。
在图5B中，作为用非BPR类型的架构配置布局图508B的一部分，已经从列C1-C5中去除了各个sub-TR层中的所有结构。在一些实施例中，去除了少于提及的sub-TR层中的所有结构，即，保留了提及的sub-TR层中的一些但不是全部结构。然而，在保留了提及的sub-TR层中的一些但不是全部结构的这样的实施例中，至少去除了列C1和C5中的BVD结构。其中，布局图508B包括非伪supra-TR结构，非伪supra-TR结构包括：supra-TR SS_通孔510B(1)和510B(2)；以及非伪supra-TR通孔柱512A(1)。
图5B还包括象形文字520B。象形文字520B是布局图508B的简化表示，它反映了布局图508B：表示具有非BPR类型架构的器件；并且包括supra-TR非伪结构，但是缺少supra-TR伪结构，并且缺少sub-TR非伪结构和sub-TR伪结构。
再者，图5C是根据一些实施例的布局图508C的截面图，布局图508C是具有BPR类型架构的电感器。
在图5C中，作为用BPR类型的架构配置布局图508C的一部分，已经去除了一些supra-TR层中的各个结构。更具体地，在图5C中，已经从列C1-C5中去除了金属化层M10-M15、相应的互连层VIA9-VIA14、RV层中和AP层中的所有结构。在一些实施例中，去除了少于提及的supra-TR层中的所有结构，即，保留了提及的supra-TR层中的一些但不是全部结构。然而，在保留了提及的supra-TR层中的一些但不是全部结构的这样的实施例中，至少去除了互连层VIA9与列C1和C5中的每个的相交处的通孔结构。关于列C1，去除金属化层M10-M15、相应的互连层VIA9-VIA14、RV层和AP层中的所有结构产生通孔柱512C(2)。
在图5C中，同样作为用BPR类型的架构配置布局图508C的一部分，去除了以下附加结构：在列C1和C5的每个中的VD结构；C1和C5列的每个中的MD结构；在列C1和互连层VIA0-VIA8的相交处的通孔结构；以及在列C5和互连层VIA0-VIA8的相交处的通孔结构。通过去除附加结构，在柱C1和金属化层M0-M9的相交处产生supra-TR布线布置。其中，布局图508C包括伪supra-TR结构(包括supra-TR SS_通孔510C(1)和510C(2))和非伪sub-TR结构，包括：sub-TR SS_通孔510C(3)和510C(4)；以及sub-TR通孔柱512C(2)。
图5C还包括象形文字520C。象形文字520C是布局图508C的简化表示，它反映了布局图508C：表示具有BPR类型架构的器件；并且包括supra-TR非伪结构和sub-TR非伪结构，但是缺少supra-TR伪结构和sub-TR伪结构。
再者，图5D是布局图508D的俯视图，其对应于图5B的布局图508B的截面图。
布局图508D在层M14下方的层中不包括图案，并且表示层M14、M15或AP的一个。尽管布局图508D在层M14下方的层中不包括图案，但是图5D中示出了列C1中的非伪supra-TRSS_通孔510B(1)和列C5中的非伪supra-TR SS_通孔510B(2)的大致下层位置(如果另外包括的话)。
再者，图5E是布局图508E的俯视图，其对应于图5C的布局图508C的截面图。布局图508E在层BM4上方的层中不包括图案，并且表示层BM4、BM5或BAP的一个。尽管布局图508E在层BM4上方的层中不包括图案，但是图5D中示出了C1列中的非伪sub-TR SS_通孔510C(3)和C5列中的非伪supra-TR SS_通孔510C(4)的大致上层位置(如果另外包括的话)。
关于图5F，电路图508F包括电感器IND。电路图508F的各部分与图5B的各列之间的对应关系在电路图508F中标出。从电路图508F中的电感器IND的顶部端子开始的路径包括supra-TR通孔柱510B(1)，supra-TR通孔柱510B(1)包括列C1中的supra-TR部分，最终以TTLV结束。从电路图508F中的电感器IND的底部端子开始的路径包括supra-TR通孔柱510B(2)，supra-TR通孔柱510B(2)包括列C6中的supra-TR部分，最终以TTLV结束。
图5G类似于图5F，电路图508G包括电感器IND。电路图508G的各部分与图5C的各列之间的对应关系在电路图508G中标出。从电路图508G中的电感器IND的顶部端子开始的路径包括sub-TR通孔柱510C(3)，sub-TR通孔柱510C(3)包括列C1中的sub-TR部分，最终以TTLV结束。从电路图508G中的电感器IND的底部端子开始的路径包括sub-TR通孔柱510C(2)，sub-TR通孔柱510C(2)包括列C6中的sub-TR部分，最终以TTLV结束。
图6A是根据一些实施例的表示半导体器件的双架构兼容布局图608A的截面图。图6B和图6C是根据一些实施例的相应单架构兼容布局图608B和608C的截面图。图6D和图6E是根据一些实施例的表示相应半导体器件的单架构兼容布局图608D和608E的相应俯视图。图6F和图6G是根据一些实施例的相应电路图608F和608G。
图6A-图6C遵循与图2A-图2G相似的标号方案。尽管对应，但某些组件也有所不同。为了帮助识别相对应但仍然具有差异的组件，标号约定对图6A-图6E使用6序列标号，而图2A-图2G使用2序列标号。例如，图6A中的项目612A是通孔柱的实例，并且图2A中的相应项目212A是通孔柱的实例，并且其中：相似性反映在公共根_12A中；并且差异反映在图6A中相应的前导数字6和图2A中的2中。为了简洁起见，讨论将更多地集中在图6A-图6E和图2A-图2G之间的差异上，而不是相似性上。
再者，图6A的截面图是布局图608A的截面图。布局图608A是双架构兼容的并且可选择性地修剪以产生图6B的单架构兼容布局图608B(其表示具有非BPR类型的架构的金属-绝缘体-金属(MIM)器件，例如电容器)或图6C的单架构兼容布局图608C(其表示具有BPR类型的架构的MIM电容器)。在一些实施例中，MIM电容器是超高密度(SHD)类型的MIM电容器(SHDMIM电容器)。
为了讨论的目的，布局图608A被组织成列C1、C2、C3和C4。例如，列C4包括第一导电路径，其将焊盘层AP中的焊盘电耦接至层BAP中的埋入式焊盘。其中，列C4中的第一导电路径包括：第一supra-TR第一SS_通孔612A(1)，其跨越金属化层M0-M15和相应的互连层VIA0-VIA14；以及第一sub-TR第一SS_通孔，其跨越埋入式金属化层BM0-BM5和相应的埋入式互连层BVIA0-BVIA4。
在图6A中，列C3包括第二导电路径，其将焊盘层AP中的焊盘电耦接至层BAP中的埋入式焊盘。其中，列C3中的第二导电路径包括：第二supra-TR第二SS_通孔610A(2)，其跨越金属化层M0-M15和相应的互连层VIA0-VIA14；以及第二sub-TR第二SS_通孔，其跨越埋入式金属化层BM0-BM5和相应的埋入式互连层BVIA0-BVIA4。共同地，supra-TR第一SS_通孔610A(1)和第二supra-TR第一通孔柱612A(2)表示supra-TR通孔柱612A。
列C1包括第三导电路径，其将焊盘层AP中的焊盘电耦接至层BAP中的埋入式焊盘。其中，列C3中的第三导电路径包括：第三supra-TR第二SS_通孔，其跨越金属化层M0-M15和相应的互连层VIA0-VIA14；以及第三sub-TR第二SS_通孔，其跨越埋入式金属化层BM0-BM5和相应的埋入式互连层BVIA0-BVIA4。
布局图608A还包括在列C2和RV层的相交处的supra-TR超高密度(SHD)MIM结构，以及在列C2和BRV层的相交处的sub-TR SHDMIM结构。supra-TR SHDMIM结构的相应部分电耦接至列C1和C3的每个中的RV接触结构。sub-TR SHDMIM结构的相应部分电耦接至列C1和C3的每个中的BRV接触结构。
再者，图6B是根据一些实施例的布局图608B的截面图，布局图608B是具有非BPR类型架构的MIM电容器。
在图6B中，作为用非BPR类型的架构配置布局图608B的一部分，已经从列C1-C4中去除各个sub-TR层中的所有结构。在一些实施例中，去除了少于提及的sub-TR层中的所有结构，即，保留了提及的sub-TR层中的一些但不是全部结构。然而，在保留了提及的sub-TR层中的一些但不是全部结构的这样的实施例中，至少去除了列C1、C3和C4中的BVD结构。
图6B还包括象形文字620B。象形文字620B是布局图608B的简化表示，它反映了布局图608B：表示具有非BPR类型架构的器件；并且包括supra-TR非伪结构，但是缺少supra-TR伪结构、supra-TR非伪结构和sub-TR伪结构。
再者，图6C是根据一些实施例的布局图608C的截面图，布局图608C是具有BPR类型架构的MOM电容器。
在图6C中，作为用BPR类型的架构配置布局图608C的一部分，已经去除了一些supra-TR层中的各个结构。更具体地，在图6C中，已经从列C1-C5中去除了金属化层M10-M15、相应的互连层VIA9-VIA14、RV层和AP层中的所有结构。在一些实施例中，去除了少于提及的supra-TR层中的所有结构，即，保留了提及的supra-TR层中的一些但不是全部结构。然而，在保留了上述的supra-TR层中的一些但不是全部结构的这样的实施例中，至少去除了互连层VIA9与列C1、C3和C5的每个的相交处的通孔结构。
通过去除互连层VIA9及以上中的supra-TR结构，得到以下结果：列C4中的supra-TR SS_通孔(跨越金属化层M0-M9和相应的互连层VIA0-VIA8)，其是supra-TR伪结构；以及列C4中的sub-TR SS通孔(跨越埋入式金属化层BM0-BM5和相应的埋入式互连层BVIA0-BVIA4)，其是sub-TR伪结构。应该注意，列C4中的supra-TR伪结构和列C4中的sub-TR伪结构通过列C4处的TR层中的TSV结构电耦接。这样的伪结构被视为布局图608B的基于双架构兼容布局图608A的伪像。尽管这种伪结构是伪像，即第三类伪结构的实例，但是，在某些实施例中，这种伪结构在某种意义上具有实用性，因为这种伪结构可作为布局图608C基于双架构兼容布局图608A的指示。
在图6C中，列C4中的supra-TR伪结构和sub-TR伪结构的覆盖区基本上包含在布局图608C的组件的总覆盖区内，这些组件在TR层中，即列C1、C3和C4的每个中的TSV。相对于X轴，列C4中的supra-TR伪结构和sub-TR伪结构相对于布局图208B中的位于TR层中的组件(即，列C1、C3和C4的每个中的TSV)不对称地定位。
图6C还包括象形文字620C。象形文字620C是布局图608C的简化表示，其反映了布局图608C：表示具有BPR类型架构的器件；并且包括supra-TR非伪结构、supra-TR伪结构、sub-TR非伪结构和sub-TR伪结构。
再者，图6D是布局图608D的俯视图，其对应于图6B的布局图608B的截面图。布局图608D包括层RV中的图案。尽管布局图608D不包括除RV层之外的其他层中的图案，但是，在图6D中示出了C1列中的下层非伪sup-TR SS_通孔s610B(1)、C3列中的610B(2)和C4列中的610B(3)的大致(如果另外包括的话)。
再者，图6E是布局图608E的俯视图，其对应于图6C的布局图608C的截面图。布局图608E包括层BRV中的图案。尽管布局图608E不包括除了层BRV之外的其他层中的图案，但是在6D中示出了列C1中的上层非伪sub-TR SS_通孔610C(4)、列C3列中的610C(5)和C4列中的610C(6)以及C1列中的上层非伪sup-TR SS_通孔610C(1)、C3列中的610C(2)和C4列中的610C(3)(如果另外包括的话)的大致位置。
关于图6F，电路图608F包括MIM0型电容器MIM。电路图608F的各部分与图6B的各列之间的对应关系在电路图608F中标出。从电路图608F中的电容器MIM的顶部端子开始的路径包括列C1中的supra-TR通孔柱610B(1)，最终以TTLV结束。从电路图608F中的电容器MIM的底部端子开始的路径包括列C3中的supra-TR通孔柱610B(2)和列C6中的supra-TR通孔柱610B(3)，最终以TTLV结束。
图6G类似于图6F，电路图608G包括电容器MIM。电路图608G的各部分与图6C的各列之间的对应关系在电路图608G中标出。从电路图608G中的电容器MIM的顶部端子开始的路径包括列C1中的sub-TR通孔柱610C(3)和列C1中的supra-TR通孔柱610C(1)。从电路图608G中的电容器MIM的底部端子开始的路径包括列C6中的sub-TR通孔柱610C(2)和supra-TRA通孔柱610C(2)。
图7A是根据一些实施例的表示半导体器件的双架构兼容布局图708A的截面图。图7B和图7C是根据一些实施例的相应单架构兼容布局图708B和708C的截面图。图7D和图7E是根据一些实施例的单架构兼容布局图708D和708E的相应俯视图。图7F和图7G是根据一些实施例的相应电路图708F和708G。
更具体地，图7B、图7D和图7F彼此对应。图7C、图7E和图7G彼此对应。在一些实施例中，相应图7D和图7E的布局图708D和708E存储在非暂时性计算机可读介质上(见图10)。
图7A-图7G的标号方案与图2A-图2G标号方案相似。尽管对应，但某些组件也有所不同。为了帮助识别相对应但仍然具有差异的组件，标号约定对图7A-图7C使用7序列标号，而图2A-图2G使用2序列标号。例如，图7A中的项目710A是SS_通孔的实例，并且图2A中的相应项目210A是SS_通孔的实例，并且其中：相似性反映在公共根_10A中；并且差异反映在图7A中相应的前导数字7和图2A中的2中。为了简洁起见，讨论将更多地集中在图7A-图7C和图2A-图2G之间的差异上，而不是相似性上。
再者，图7A的截面图是布局图708A的截面图。布局图708A是双架构兼容的并且可选择性地修剪以产生图7B的单架构兼容布局图708B(其表示具有非BPR类型的架构的金属氧化物半导体场效应晶体管(MOSFET))或图7C的单架构兼容布局图708C(其表示具有BPR类型的架构的MOSFET)。为了讨论的目的，布局图708A被组织成列C1、C2、C3、C4、C5和C6。
再者，图7B是根据一些实施例的布局图708B的截面图，布局图708B是具有非BPR类型架构的MOSFET。
在图7B中，作为用非BPR类型的架构配置布局图708B的一部分，已经从列C1-C5中去除了各个sub-TR层中的所有结构。布局图708B包括列C1中的supra-TR SS_通孔718B(1)和列C6中的710B(2)。在一些实施例中，去除了少于提及的sub-TR层中的所有结构，即保留了提及的sub-TR层中的一些但不是全部结构。然而，在保留了提及的sub-TR层中的一些但不是全部结构的这样的实施例中，至少去除了列C1和C6中的BVD结构。
图7B还包括象形文字720B。象形文字720B是布局图708B的简化表示，它反映了布局图708B：表示具有非BPR类型架构的器件；并且包括supra-TR非伪结构，但是缺少supra-TR伪结构、sub-TR非伪结构和sub-TR伪结构。
再者，图7C是根据一些实施例的布局图708C的截面图，该布局图708C是具有BPR类型架构的电感器。
在图7C中，作为用BPR类型的架构配置布局图708C的一部分，已经去除了一些supra-TR层中的各个结构。更具体地，在图7C中，已经从列C1-C5中去除了金属化层M10-M15、相应的互连层VIA9-VIA14、RV层和AP层中的所有结构。
图7C还包括象形文字720C。象形文字720C是布局图708C的简化表示，它反映了布局图708C：表示具有BPR类型架构的器件；并且包括supra-TR非伪结构和sub-TR非伪结构，但是缺少supra-TR伪结构和sub-TR伪结构。
再者，图7D是布局图708D的俯视图，其对应于图7B的布局图708B的截面图。为了简化，布局图708D包括TR层、层M0和层VD/VG中的图案。
再者，图7E是布局图708E的俯视图，其对应于图7C的布局图708C的截面图。为了简化，布局图708E包括TR层、层M0和层VD/VG中的图案。尽管布局图708E不包括除了TR层、层M0和层VD/VG中的图案之外的图案，但是在图7E中示出了层BVD/BVG中的BVD结构和层BM0210B中的结构的底层位置(如果另外包括的话)
参照图7F，电路图708F包括电路728，例如反相器电路。电路图708F的各部分与图7B的各列之间的对应关系在电路图708F中标出。向电路728提供第一参考电压(例如VDD)的路径包括列C1中的supra-TR SS_通孔710B(1)。向电路728提供第二参考电压(例如VSS)的路径包括列C6中的supra-TR SS_通孔710B(2)。
参照图7G，电路图708G包括电路728，例如反相器电路。电路图708G的各部分与图7C的各列之间的对应关系在电路图708G中标出。向电路728提供第一参考电压(例如VDD)的路径包括列C1中的supra-TR SS_通孔710C(1)和sub-TR SS_通孔710C(3)。向电路728提供第二参考电压(例如VSS)的路径包括列C6中的supra-TR_SS_通孔710C(2)和sub-TR SS_通孔710C(4)。
图8是根据一些实施例的制造半导体器件的方法800的流程图。
根据一些实施例，方法800例如可以使用EDA系统1000(图10，下面讨论的)和集成电路(IC)、制造系统1100(图11，下面讨论的)来实施。可以根据方法800制造的半导体器件的示例包括图1的半导体器件100、与本文公开的各个布局图相对应的半导体器件等。
在图8中，方法800包括框802-804。在框802处，生成布局图，其中，该布局图包括本文公开的一个或多个布局图等。根据一些实施例，框802例如可以使用EDA系统1000(图10，下面讨论的)来实现。流程从框802进行至框804。
在框804处，基于布局图，进行以下至少之一：(A)制造一个或多个光刻曝光；或(B)制造一个或多个半导体掩模；或(C)制造半导体器件的层中的一个或多个组件。参见下面图11的讨论。
图9是根据一些实施例的制造半导体器件的方法的流程图。
更具体地，图9的流程图示出了根据一些实施例的包括在图8的框802中的附加框。在图9中，框802包括框902-908。在框902处，在布局图的晶体管层中产生表示晶体管的相应组件的图案。晶体管层中的晶体管的组件的示例是图2A的TR层中的B端子、D端子、G端子和S端子。流程从框902进行至框904。
在框904处，在晶体管层上方的布局图的相应层中生成表示supra-TR结构的图案，该图案将与具有非埋入式电源轨(non-BPR)架构的半导体器件一致，并且将与具有埋入式电源轨(BPR)架构的半导体器件一致。这种supra-TR结构的实例是图2A的列C1-C5的每个中的supra-TR结构。从框904，流程进行至框906。
在框906处，在与具有BPR架构的半导体器件一致的晶体管层(sub-TR层)下方的布局图的相应层中生成表示sub-TR结构的图案。这种sub-TR结构的示例是图2A的列C1-C5的每个中的sub-TR结构。从框906，流程进行至框908。
在框908处，执行以下操作之一：当半导体器件具有非BPR架构时，则去除表示与BPR类型架构一致的sub-TR结构的图案；或者，如果半导体器件将具有BPR架构，则去除表示与非BPR架构一致的supra-TR结构的图案。去除表示sub-TR结构的图案以与非BPR类型的架构一致的示例是去除表示图2A的布局图208A的sub-TR结构的图案作为生产图2B的布局图208B的一部分。已经去除了代表supra-TR结构的一些图案以与BPR类型的架构一致的示例是已经从图2A的布局图208A的列C1-C5去除了表示金属化层M10-M15、相应的互连层VIA9-VIA14、RV层和AP层中的supra-TR结构的所有图案作为生产图2C的布局图208V的一部分。
按标号顺序，图10在图9之后。然而，代替将讨论转至图10，而是将讨论转至图12A至图12B。在图12A-图12B讨论之后，讨论将返回至图10和图11。
根据一些实施例，图12A-图12B的方法例如可以使用集成电路(IC)、制造系统1100(图11，下面讨论的)来实施。可以根据方法800制造的半导体器件的示例包括图1的半导体器件100、与本文公开的各个布局图相对应的半导体器件等。
图12A-图12B的方法包括框1202-1206和1236。
在框1202处，基于通过删减掉双架构兼容而生成的单架构兼容布局图，在半导体器件的晶体管层中形成晶体管的组件。形成在晶体管层中的组件的示例包括对应于图2A、图2C的G、D、S或B端子或TTLV的组件。流程从框1202进行至框1204。
在框1204中，流程可以进行至框1206或框1236，如框1204所示被示为逻辑异或流(XOR-flow)符号。讨论接下来转至框1206，但是讨论将返回框1236。因此，这里，假定流程从框1204行进至框1206。
从框1204到框1206的流程反映了单架构兼容布局图具有BPR类型的架构，该架构包括sub-TR层和supra-TR层。因此，在框1206处，根据包括sub-TR层和supra-TR层的BPR类型的架构制造附加组件。BPR类型的架构的示例包括与图2C、图3C、图4C、图5C、图6C、图7C等的布局图相对应的半导体器件。框1206包括框1208-1220。流程进行至框1208。
在框1208中，在相应的sub-TR层中，形成各个非伪sub-TR结构并将其耦接至TR层中的相应晶体管组件。非伪sub-TR结构的示例包括与图2C中的通孔柱210C(4)、图3C中的通孔柱310C、图4C中的通孔柱426C(1)和426C(2)、图5C中的SS_通孔510C(3)和510C(4)、图6C中的SS_通孔610C(4)和610C(5)、图7C中的SS_通孔710C(3)和710C(4)等相对应的结构。从框1208，流程进行至框1210。
在框1210处，在相应的supra-TR层中，形成各个伪supra-TR结构，其是由双架构设计产生的相应伪像，其适合于适应非BPR类型的架构。伪supra-TR结构的示例包括与图2C的列C1中的supra-TR SS_通孔、图5C中的SS_通孔510C(1)和510C(2)、图6C中的SS_通孔610(C)等相对应的结构。从框1210，流程进行至框1212。
在框1212处，在相应的sub-TR层中，形成各个伪sub-TR结构，其是由双架构设计产生的相应伪像，适合于适应非BPR类型的架构。伪sub-TR结构的示例包括与图6C中的sub-TRSS_通孔610C(6)等相对应的结构。从框1212，流程进行到图12B的框1214。
在图12B的框1214处，流程可以进行至框1216或框1218或框1220，如框1204所示被显示为逻辑或流符号。讨论接下来转到框1216，但是讨论将返回框1218和1220中的每个。因此，这里，假定流程从框1214行进至框1216。
在框1216处，各个伪supra-TR结构相对于各个非伪sub-TR结构不对称地定位。相对于各个非伪sub-TR结构非对称定位的伪supra-TR结构的示例包括对应于相对于非伪sub-TR SS通孔610C(4)和610C(5)等非对称地定位的伪supra-TR_SS_通孔610C(3)的结构。
代替地，假定流程从框1214进行到框1218，然后在框1218处，各个伪supra-TR结构相对于各个非伪sub-TR结构对称地定位。相对于各个非伪sub-TR结构对称地定位的伪supra-TR结构的示例包括对应于相对于图5C中的sub-TR SS_通孔510C(3)和510C(4)等对称地定位的supra-TR SS_通孔510C(1)和510C(2)的结构。
代替地，假定流程从框1214进行到框1220，然后在框1220处，将各个伪supra-TR结构和/或各个sub-TR结构的总覆盖区配置为包含在TR层中的相应组件的总覆盖区内。
现在将讨论返回到框1204，代替地，假定流程从框1204进行到框1236。包含在TR中的相应组件的覆盖区内的各个伪supra-TR结构的总覆盖区的示例包括对应于图2C、图3C、图4C、图5C、图6C、图7C等的布局图的伪supra-TR结构的总覆盖区。
从框1204到框1206的流程反映了单架构兼容布局图具有非BPR类型的架构，其包括supra-TR层。因此，在框1236处，根据包括supra-TR层的非BPR类型的架构来制造附加组件。BPR类型的架构的示例包括与对应于图2B、图3B、图4B、图5B、图6B、图7B等的布局图的半导体器件。框1236包括框1238-1240、1244和框1248-2250。流程进行到框1238。
在框1238处，在相应的supra-TR层中，形成各个非伪sub-TR结构并将其耦接至TR层中的相应晶体管组件。非伪supra-TR结构的示例包括与图2B中的通孔柱212B和SS_通孔210B、图3B中的通孔柱312B、图4B中的通孔柱412B(1)和412B(2)以及底部端子422(2)和顶部端子422(1)、图5B中的SS_通孔519B(1)和510B(2)、图6B中的SS_通孔610B(1)、610B(2)和610B(3)、图7C中的SS_通孔710B(1)和710B(2)等相对应的结构。从框1238，流程进行到图12B的框1244。
在图12B的框1244处，流程可以进行到框1246或框1248或框1250，如框1244所示被示为逻辑或流符号。讨论接下来转到框1246，但是讨论将返回框1248和1250中的每个。因此，这里，假定流程从框1244行进至框1246。
在框1246处，各个伪supra-TR结构相对于各个非伪supra-TR结构不对称地定位。相对于各个非伪的supra-TR结构不对称地定位的伪supra-TR结构的示例包括对应于相对于非伪sub-TR通孔柱310B(1)和310B(2)等不对称地定位的伪supra-TR SS_通孔310B的结构。
代替地，假定流程从框1244行进到框1248，然后在框1248处，各个伪supra-TR结构相对于各个非伪supra-TR结构对称地定位。相对于非伪supra-TR结构对称地定位的伪supra-TR结构的示例包括对应于相对于图4B中的非伪supra-TR通孔柱414B(1)和412B(2)对称地定位的伪supra-TR SS_通孔424B(1)和424B(2)的结构。
代替地，假定流程从框1244行进至框1250，然后在框1250处，将各个伪supra-TR结构的总覆盖区配置为包含在TR层中的相应组件的覆盖区内。包含在TR层中的相应组件的覆盖区内的各个伪supra-TR结构的总覆盖区的示例包括对应于图2B、图3B、图4B、图5B、图6B、图7B等的布局图的伪supra-TR结构的总覆盖区。
图10是根据一些实施例的电子设计自动化(EDA)系统1000的框图。
在一些实施例中，EDA系统1000包括自动布局布线(APR)系统。例如，根据一些实施例，使用EDA系统1000可实现根据一个或多个实施例的本文描述的设计布局图的方法。
在一些实施例中，EDA系统1000是通用计算设备，其包括硬件处理器1002和非暂时性计算机可读存储介质1004。存储介质1004等编码有，即存储计算机程序代码706，即，一组可执行指令。处理器1002执行指令1006表示(至少部分地)EDA工具，该EDA工具本文根据一个或多个实施例描述的方法(下文中，所提及的工艺和/或方法)的部分或全部。
处理器1002经由总线1008电耦接至计算机可读存储介质1004。处理器1002还通过总线1008电耦接至I/O接口1010。网络接口1012还经由总线1008电连接到处理器1002。网络接口1012连接到网络1014，使得处理器1002和计算机可读存储介质1004能够经由网络1014连接到外部元件。处理器1002被配置为执行编码在计算机可读存储介质1004中的计算机程序代码1006，以使系统1000可用于执行所提及的工艺和/或方法的部分或全部。在一个或多个实施例中，处理器1002是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储介质1004是电子、磁、光学、电磁、红外和/或半导体系统(或装置或设备)。例如，计算机可读存储介质1004包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质1004包括光盘-只读存储器(CD-ROM)、光盘-读/写器(CD-R/W)和/或数字视频光盘(DVD)。
在一个或多个实施例中，存储介质1004存储计算机程序代码1006，其被配置为使系统1000(其中这种执行表示(至少部分地)EDA工具)可用于实施所提及的工艺和/或方法的部分或全部。在一个或多个实施例中，存储介质1004还存储有助于实施所提及的工艺和/或方法的部分或全部的信息。在一个或多个实施例中，存储介质1004存储包括如本文公开的这种标准单元的标准单元库1007。在一个或多个实施例中，存储介质1004存储对应于本文公开的一个或多个布局的一个或多个布局图1009。
EDA系统1000包括I/O接口1010。I/O接口1010耦接至外部电路。在一个或多个实施例中，I/O接口1010包括键盘、小键盘、鼠标、跟踪球、触控板、触摸屏和/或光标方向键，以用于将信息和命令传送到处理器1002。
EDA系统1000还包括耦接至处理器1002的网络接口1012。网络接口1012允许系统1000与网络1014通信，其中，一个或多个其它计算机系统连接到网络1014。网络接口1012包括无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，在两个或更多个系统1000中实现所提及的工艺和/或方法的部分或全部。
系统1000被配置为通过I/O接口1010接收信息。通过I/O接口1010接收的信息包括指令、数据、设计规则、标准单元库和/或用于通过处理器1002处理的其它参数中的一个或多个。通过总线1008将信息传送到处理器1002。EDA系统1000被配置为通过I/O接口1010接收与UI有关的信息。该信息作为用户界面(UI)1042存储在计算机可读介质1004中。
在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为用于由处理器执行的独立软件应用程序。在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为作为附加软件应用程序的一部分的软件应用程序。在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为软件应用程序的插件。在一些实施例中，所提及的工艺和/或方法中的至少一个被实现为EDA工具的一部分的软件应用程序。在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为EDA系统1000使用的软件应用程序。在一些实施例中，使用诸如可用的
Figure BDA0003089988110000401
(来自于CADENCE DESIGN SYSTEMS，Inc)或其它合适的布局生成工具的工具生成包括标准单元的布局图。
在一些实施例中，该工艺被实现为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的实例包括但不限于外部/可移动和/或内部/内置存储器或存储器单元，例如，光盘(诸如DVD)、磁盘(诸如硬盘)、半导体存储器(诸如ROM、RAM、存储卡)等中的一个或多个。
图11是根据一些实施例的集成电路(IC)制造系统1100及其相关的IC制造流程的框图。在一些实施例中，基于布局图，使用制造系统1100制造(A)一个或多个半导体掩模或(B)半导体集成电路的层中的至少一个组件中的至少一个。
在图11中，IC制造系统1100包括在设计、开发和制造周期中彼此交互的实体，诸如设计室1120、掩模室1130和IC制造厂/制造商(“fab”)1150和/或与制造IC器件1160有关的服务。系统1100中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其它实体交互，并向一个或多个其它实体提供服务和/或从一个或多个其它实体接收服务。在一些实施例中，设计室1120、掩模室1130和IC制造厂1150中的两个或多个由单个较大的公司拥有。在一些实施例中，设计室1120、掩模室1130和IC制造厂1150中的两个或多个共存于公共设施中并使用公共资源。
设计室(或设计团队)1120生成IC设计布局1122。IC设计布局1122包括为IC器件1160设计的各种几何图案。几何图案对应于构成要制造的IC器件1160的各种组件的金属、氧化物或半导体层的图案。各个层结合形成各种IC部件。例如，IC设计布局1122的部分包括形成在半导体衬底(诸如硅晶圆)中的各种IC部件，例如有源区域、栅电极、源极和漏极、层间互连的金属线或通孔、以及用于接合焊盘的开口；以及设置在半导体衬底上的各个材料层。设计室1120实现适当的设计程序以形成IC设计布局1122。设计程序包括逻辑设计、物理设计或布局布线中的一个或多个。IC设计布局1122呈现在具有几何图案的信息的一个或多个数据文件中。例如，可以以GDSII文件格式或DFII文件格式表示IC设计布局1122。
掩模室1130包括数据准备1132和掩模制造1144。掩模室1130使用IC设计布局图1122来制造一个或多个掩模，以用于根据IC设计布局1122制造IC器件1160的各个层。掩模室1130实施掩模数据准备1132，其中IC设计布局图1122被转换为代表性数据文件(“RDF”)。掩模数据准备1132向掩模制造1144提供RDF。掩模制造1144包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，诸如掩模(中间掩模)或半导体晶圆。掩模数据准备1132操纵设计布局图1122以符合掩模写入器的特定特性和/或IC制造1150的要求。在图11中，掩模数据准备1132和掩模制造1144被示为单独的元件。在一些实施例中，掩模数据准备1132和掩模制造1144可以统称为掩模数据准备。
在一些实施例中，掩模数据准备1132包括光学邻近校正(OPC)，其使用光刻增强技术来补偿诸如可能由衍射、干涉、其它工艺效应等引起的图像误差。OPC调整IC设计布局图1122。在一些实施例中，掩模数据准备1132包括进一步的分辨率增强技术(RET)，诸如离轴照射、子分辨率辅助部件、相移掩模、其它合适的技术等或它们的组合。在一些实施例中，还使用反向光刻技术(ILT)，其将OPC视为反向成像问题。
在一些实施例中，掩模数据准备1132包括掩模规则检查器(MRC)，其中，该掩模规则检查器(MRC)利用包括特定的几何和/或连接限制的掩模创建规则组检查已经经历了OPC中的工艺的IC设计布局图1122，以确保足够的裕度，从而解决半导体制造工艺中的变化性等。在一些实施例中，MRC修改IC设计布局图1122以补偿掩模制造1144期间的限制，这可以取消OPC实施的部分修改以满足掩模创建规则。
在一些实施例中，掩模数据准备1132包括光刻工艺检查(LPC)，其模拟将由IC制造厂1150实施的处理以制造IC器件1160。LPC基于IC设计布局图1122模拟该处理以创建诸如IC器件1160的模拟制造的器件。LPC模拟中的处理参数可以包括与IC制造周期的各个工艺相关的参数，与用于制造IC的工具相关的参数和/或制造工艺的其它方面。LPC考虑了各种因素，诸如空间图像对比度、焦点深度(“DOF”)、掩模误差增强因子(“MEEF”)、其它合适因素等或它们的组合。在一些实施例中，在通过LPC创建模拟制造的器件之后，如果模拟器件的形状不够接近而无法满足设计规则，则将重复OPC和/或MRC以进一步改进IC设计布局图1122。
应当理解，为了简明，已经简化了掩模数据准备1132的上述描述。在一些实施例中，数据准备1132包括诸如逻辑操作(LOP)的额外的特征以根据制造规则修改IC设计布局图1122。此外，可以以各种不同的顺序执行在数据准备1132期间应用于IC设计布局图1122的工艺。
在掩模数据准备1132之后并且在掩模制造1144期间，基于修改的IC设计布局图1122制造掩模1145或掩模组1145。在一些实施例中，掩模制造1144基于IC设计布局图1122来实施一个或多个光刻曝光。在一些实施例中，电子束(e束)或多个电子束的机制用于基于修改的IC设计布局图1122在掩模(光掩模或中间掩模)1145上形成图案。可以采用各种技术来形成掩模1145。在一些实施例中，使用二元技术形成掩模1145。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如光刻胶)的辐射束(诸如紫外(UV)束)被不透明区域阻挡并透过透明区域。在一个实例中，二元掩模1145包括透明衬底(例如，石英玻璃)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一实例中，使用相移技术形成掩模1145。在掩模1145的相移掩模(PSM)版本中，形成在相移掩模上的图案中的各个部件配置为具有适当的相位差以提高分辨率和成像质量。在各个实例中，相移掩模可以是衰减型PSM或交替型PSM。通过掩模制造1144所生成的掩模用于各个工艺中。例如，这种掩模可以用于离子注入工艺中以在半导体晶圆1153中形成各种掺杂区域，用于蚀刻工艺中以在半导体晶圆1153中形成各种蚀刻区域，和/或用于其它合适的工艺中。
IC制造厂1150包括被配置为对半导体晶圆1153执行各个制造操作的制造工具1152，从而根据掩模(例如掩模1145)制造IC器件1160。在各个实施例中，制造工具1152包括一个或多个晶圆步进器、离子注入器、光刻胶涂布器、工艺室，例如CVD室或LPCVD炉、CMP系统、等离子体蚀刻系统、晶圆清洁系统或能够执行本文所讨论的一个或多个合适的制造工艺的其他制造设备。
IC制造厂1150使用由掩模室1130制造的掩模(或多个掩模)1145来制造IC器件1160。因此，IC制造厂1150至少间接地使用IC设计布局图1122来制造IC器件1160。在一些实施例中，使用掩模(或多个掩模)1145由IC制造厂1150制造半导体晶圆1153以形成IC器件1160。在一些实施例中，IC制造包括至少间接地基于IC设计布局图1122实施一个或多个光刻曝光。半导体晶圆1153包括其上形成有材料层的硅衬底或其它适当的衬底。半导体晶圆1152还包括各种掺杂区域、介电部件、多层互连件等中的一个或多个(在后续的制造步骤中形成)。
例如，在以下专利中发现关于集成电路(IC)制造系统(例如，图11的系统1100)及其相关的IC制造流程的细节：于2016年2月9日授权的第9,256,709号美国专利、于2015年10月1日发表的美国预授权出版号为20150278429的美国专利、于2014年2月6日发表的美国预授权出版号为20140040838的美国专利以及于2007年8月21日授权的第7,260,442号美国专利，其每个专利的全部内容结合于此作为参考。
在实施例中，制造半导体器件的方法，该方法包括：在晶体管(TR)层中形成一个或多个晶体管的相应一个或多个组件；在晶体管层上方的相应接触件层(supra-TR接触件层)中，形成与一个或多个晶体管的一个或多个组件中的选定端子部分相对应的一个或多个supra-TR接触结构；在晶体管层下方的相应接触件层(sub-TR接触件层)中，形成与一个或多个晶体管的一个或多个组件中的选定端子部分相对应的一个或多个sub-TR接触结构；在supra-TR接触件层上方的金属化层和相应交错的supra-互连层(supra-TR金属化层和相应交错的supra-TR互连层)中，形成相应supra-TR导电段和相应supra-TR通孔结构的一个或多个supra-TR堆叠件，其表示用于对应地电耦合至一个或多个supra-TR接触结构的一个或多个supra-TR通孔柱；在sub-TR接触件层下面的金属化层和相应的交错互连层(sub-TR金属化层和相应的交错sub-TR互连层)中，形成相应sub-TR导电结构和相应sub-TR通孔结构的一个或多个sub-TR堆叠件，其表示用于对应地电耦合至一个或多个sub-TR接触结构的一个或多个sub-TR通孔柱；在supra-TR金属化层的最上面一个上方的再分布层(supra-TR再分布层)中，形成相应地电耦接至一个或多个supra-TR堆叠件的相应的一个或多个supra-TR再分布通孔(supra-TR RV)结构；在sub-TR金属化层的最下面一个下方的再分布层(supra-TR再分布层)中，形成相应地电耦接至一个或多个sub-TR堆叠件的相应的一个或多个sub-TR再分布通孔(sub-TR RV)结构；在sub-TR再分布层上方的supra接合焊盘层中，形成用于电耦接的一个或多个supra-TR接合焊盘；在sub-再分布层下方的sub-TR接合焊盘层中，形成相应地电耦接至一个或多个sub-TR RV结构的相应sub-TR接合焊盘；以及执行以下操作之一：如果半导体器件被指定为具有埋入式电源轨(BPR)类型的架构，则从去除从中央supra-TR金属化层到最上面supra-TR金属化层以及相应的supra-TR互连层中的一个或多个sub-TR堆叠件的至少一些部分，或至少一些一个或多个supra-TR RV结构或至少一些一个或多个supra-接合焊盘；或如果半导体器件被指定为具有非埋入式电源轨(non-BPR)类型的架构，则去除至少一些一个或多个sub-TR接触结构，或至少一些一个或多个sub-RV结构或至少一些一个或多个sub-接合焊盘，或至少一些一个或多个sub-接合焊盘，或一个或多个sub-TR堆叠件的至少一些部分。在实施例中，去除一个或多个sub-TR接触结构或一个或多个sub-RV结构或一个或多个sub-接合焊盘的至少一些，或一个或多个sub-TR堆叠件的部分去除：基本上去除所有一个或多个sub-TR接触结构、一个或多个sub-RV结构、一个或多个sub-接合焊盘以及一个或多个sub-TR堆叠件。
在实施例中，半导体器件包括：位于晶体管(TR)层中的相应晶体管组件(TR组件)；以及位于相应的晶体管层上方层(supra-TR层)中的：各个非伪结构(非伪supra-TR结构)，该结构耦接至晶体管组件，并且由于半导体器件具有非埋入式电源轨(非BPR)类型的架构而被包括在内；以及各个伪结构(伪supra-TR结构)，这些伪结构包括为伪像，这些伪像由于半导体器件基于双架构兼容设计而产生的，其基本上同样适合于适应BPR类型的架构或适应非BPR类型的架构。
在实施例中，半导体器件还包括：位于相应的晶体管层下方层(sub-TR层)中的：各个伪结构(伪sub-TR结构)，其为由半导体器件的基于双架构兼容设计产生的伪像，其基本上同样适合于适应BPR类型的架构或适应非BPR类型的架构。在实施例中，半导体器件是金属-绝缘体-金属(MIM)电容器；或半导体器件是MIM二极管。在实施例中，半导体器件是：去耦电容器电路；高电阻结构；金属氧化物金属电容器；MOM二极管；金属-绝缘体-金属(MIM)电容器；或MIM二极管。在实施例中，TR层和supra-TR层中的每个基本上在垂直的第一方向和第二方向上延伸；并且该supra-TR层沿着基本垂直于第一方向和第二方向中的每个的第三方向堆叠，并且相对于第一和第二方向中的至少一个，各个伪supra-TR结构相对于各个非伪supra-TR结构不对称地定位。在实施例中，该半导体器件是：去耦电容器(DECAP)电路；高电阻(HiR)结构；金属-绝缘体-金属(MIM)电容器；或MIM二极管。在实施例中，TR层和supra-TR层中的每个基本上在垂直的第一方向和第二方向上延伸；并且该supra-TR层沿着基本垂直于第一方向和第二方向中的每个的第三方向堆叠；并且相对于第一方向或第二方向中的至少一个，各个伪supra-TR结构相对于各个非伪supra-TR结构对称地定位。在实施例中，半导体器件是：金属氧化物金属(MOM)电容器；或MOM二极管。在实施例中，TR层和supra-TR层中的每个基本上在垂直的第一方向和第二方向上延伸；sub-TR层在第三方向上堆叠，该第三方向基本上垂直于第一方向和第二方向中的每个；从第三方向看，给定结构的覆盖区是由给定结构所占据的相对于第一方向和第二方向的面积；以及各个伪supra-TR结构的总覆盖区基本上包含在相应TR组件的总覆盖区内。
在实施例中，半导体器件包括：位于晶体管(TR)层中的相应晶体管组件(晶体管组件)；以及位于相应的晶体管层下方层(sub-TR层)中的：各个伪结构(伪sub-TR结构)，该结构耦接至晶体管组件，并且由于半导体器件具有埋入式电源轨(BPR)类型的架构而被包括在内；以及位于相应的晶体管层上方层(supra-TR层)中的：各个伪结构(伪supra-TR结构)，其包括为用于与半导体器件一致，否则与非埋入式电源轨(非BPR)类型的架构兼容。在实施例中，半导体器件是：电感器；金属-绝缘体-金属(MIM)电容器；或MIM二极管。在实施例中，TR层、sub-TR层和supra-TR层中的每个基本上在垂直的第一方向和第二方向上延伸；sub-TR层和supra-TR层在基本上垂直于第一方向和第二方向的每个的第三方向上堆叠；并且相对于第一方向或第二方向中的至少一个，各个伪supra-TR结构相对于各个非伪sub-TR结构不对称地定位。在实施例中，半导体器件是：金属-绝缘体-金属(MIM)电容器；或MIM二极管。在实施例中，半导体器件还包括：位于相应的晶体管层下方层(sub-TR层)中的：与半导体器件一致的各个伪结构(伪sub-TR结构)，否则具有非BPR类型架构的半导体器件。在实施例中，TR层、sub-TR层和supra-TR层中的每个基本上在垂直的第一方向和第二方向上延伸。sub-TR层和supra-TR层在基本上垂直于第一方向和第二方向的每个的第三方向上堆叠；以及相对于第一方向或第二方向中的至少一个，各个伪sub-TR结构相对于各个非伪sub-TR结构不对称地定位。在实施例中，半导体器件是：金属-绝缘体-金属(MIM)电容器；或MIM二极管。在实施例中，TR层、sub-TR层和supra-TR层中的每个基本上在垂直的第一方向和第二方向上延伸；sub-TR层和supra-TR层在基本上垂直于第一方向和第二方向的每个的第三方向上堆叠；以及相对于第一方向或第二方向中的至少一个，各个伪supra-TR结构相对于各个非伪sub-TR结构对称地定位。在实施例中，半导体器件是电感器。在实施例中，TR层和supra-TR层中的每个基本上在垂直的第一方向和第二方向上延伸；sub-TR层在基本上垂直于第一方向和第二方向中的每个的第三方向上堆叠；从第三方向看，给定结构的覆盖区是由给定结构所占据的相对于第一方向和第二方向的面积；以及各个伪sub-TR结构的总覆盖区基本上包含在相应TR组件的总覆盖区内。在实施例中，半导体器件是金属-绝缘体-金属(MIM)电容器；或半导体器件是MIM二极管。
在实施例中，制造基于双架构兼容设计的半导体器件的方法包括：在用于半导体器件的晶体管(TR)层中形成一个或多个晶体管的一个或多个组件；并执行以下操作中的一种(A)根据半导体器件的埋入式电源轨(BPR)类型的架构制造附加组件，该BPR类型的架构包括位于晶体管层下方的层(sub-TR层)和位于晶体管层上方的层(supra-TR层)；(B)根据用于半导体器件的非埋入式电源轨(非BPR)类型的架构制造附加组件，该非BPR类型的架构包括supra-TR层；并且其中：双架构兼容设计基本上同样适合于适应BPR类型的架构或适应非BPR类型的架构；(A)根据BPR类型的架构制造附加组件包括，在相应的sub-TR层中形成相应地电耦接至晶体管组件的各个非伪结构(非伪sub-TR结构)，以及在相应的supra-TR层中形成各个伪结构(伪supra-TR结构)，该伪结构是由双架构兼容设计产生的相应伪像，适合于适应非BPR类型的架构；以及(B)根据非BPR类型的架构制造附加组件包括，在相应的supra-TR层中形成相应地耦接至晶体管组件的各个非伪结构(非伪supra-TR结构)，并形成各个伪结构(伪supra-TR结构)，该伪结构是由双架构兼容设计产生的相应伪像，适合于适应BPR类型的架构。
在一些实施例中，TR层和supra-TR层中的每个基本上在垂直的第一方向和第二方向上延伸；该supra-TR层沿着基本垂直于第一方向和第二方向中的每个的第三方向堆叠；以及(B)根据非BPR类型的架构制造其他组件还包括，相对于第一方向和第二方向中的至少一个，将各个伪supra-TR结构相对于各个非伪supra-TR结构非对称地定位，或者，相对于第一方向和第二方向中的至少一个，将各个伪supra-TR结构相对于各个非伪supra-TR结构对称地定位。在一些实施例中，TR层和supra-TR层中的每个基本上在垂直的第一方向和第二方向上延伸；(A)supra-TR层或(B)sub-TR层中的至少一个在基本上垂直于第一方向和第二方向中的每个的第三方向上堆叠；从第三方向看，给定结构的覆盖区是由给定结构所占据的相对于第一方向和第二方向的面积；以及(A)根据BPR类型的架构制造附加组件还包括，将各个伪sub-TR结构的总覆盖区配置为基本上包含在相应TR组件的总覆盖区内；或者(B)根据非BPR类型的架构制造附加组件还包括，将各个伪supra-TR结构的总覆盖区配置为基本上包含在相应TR组件的总覆盖区内。在一些实施例中，(A)根据BPR类型的架构制造附加组件还包括：在相应的sub-TR层中，形成各个伪结构(伪sub-TR结构)，这些伪结构将是由双架构兼容设计产生的相应伪像，适合于适应非BPR类型的架构。在一些实施例中，TR层、sub-TR层和supra-TR层中的每个基本上在垂直的第一方向和第二方向上延伸；sub-TR层和supra-TR层在基本上垂直于第一方向和第二方向的第三方向上堆叠；以及(A)根据BPR类型的架构制造附加组件还包括，相对于第一方向或第二方向中的至少一个，将各个伪sub-TR结构相对于非伪sub-TR结构不对称地定位，或者，相对于第一方向或第二方向中的至少一个，将各个伪supra-TR结构相对于非伪sub-TR结构对称地定位。在一些实施例中，(A)根据BPR类型的架构制造附加组件使得半导体器件是电感器；金属-绝缘体-金属(MIM)电容器；或MIM二极管。
在一些实施例中，(B)根据非BPR类型的架构制造附加组件使得半导体器件为：去耦电容器电路；高电阻结构；金属氧化物金属(MOM)电容器；或MOM二极管；金属-绝缘体-金属(MIM)电容器；或MIM二极管。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造基于双架构兼容设计的半导体器件的方法，所述方法包括：
在半导体器件的晶体管(TR)层中形成一个或多个晶体管的一个或多个组件；以及
执行以下操作中的一种：
(A)根据用于半导体器件的埋入式电源轨(BPR)类型的架构制造附加组件，所述埋入式电源轨类型的架构包括晶体管层下方层(sub-TR层)和晶体管层上方层(supra-TR层)；或者
(B)根据用于半导体器件的非埋入式电源轨(非BPR)类型的架构制造附加组件，所述非埋入式电源轨类型的架构包括所述晶体管层上方层；以及
其中：
双架构兼容设计基本上同样适合于适应埋入式电源轨类型的架构或适应非埋入式电源轨类型的架构；
(A)根据埋入式电源轨类型的架构制造附加组件包括：
在相应的晶体管层下方层中形成相应地电耦接至所述晶体管组件的各个非伪结构(非伪sub-TR结构)；以及
在相应的晶体管层上方层中形成各个伪结构(伪supra-TR结构)，所述伪supra-TR结构是由所述双架构兼容设计产生的相应伪像，所述伪像适合于适应非埋入式电源轨类型的架构；以及
(B)根据非埋入式电源轨类型的架构制造附加组件包括：
在相应的晶体管层上方层中：
形成相应地耦接至所述晶体管组件的各个非伪结构(非伪supra-TR结构)；以及
形成各个伪结构(伪supra-TR结构)，所述伪supra-TR结构是由双架构兼容设计产生的相应伪像，所述伪像适合于适应埋入式电源轨类型的架构。
2.根据权利要求1所述的方法，其中：
所述晶体管层和所述晶体管层上方层中的每个基本上在垂直的第一方向和第二方向上延伸；
所述晶体管层上方层沿着基本垂直于所述第一方向和所述第二方向中的每个的第三方向堆叠；以及
(B)根据非埋入式电源轨类型的架构制造其他组件还包括：
相对于所述第一方向和所述第二方向中的至少一个，将所述各个伪supra-TR结构相对于所述各个非伪supra-TR结构非对称地定位；或者
相对于所述第一方向和所述第二方向中的至少一个，将所述各个伪supra-TR结构相对于所述各个非伪supra-TR结构对称地定位。
3.根据权利要求1所述的方法，其中：
所述晶体管层和所述晶体管层上方层中的每个基本上在垂直的第一方向和第二方向上延伸；
(A)所述晶体管层上方层或(B)所述晶体管层下方层中的至少一个在基本上垂直于所述第一方向和所述第二方向中的每个的第三方向上堆叠；
从所述第三方向看，给定结构的覆盖区是由所述给定结构所占据的相对于所述第一方向和所述第二方向的面积；以及
(A)根据埋入式电源轨类型的架构制造附加组件还包括：
将所述各个伪sub-TR结构的总覆盖区配置为基本上包含在相应TR组件的总覆盖区内；或者
(B)根据非埋入式电源轨类型的架构制造附加组件还包括：
将所述各个伪supra-TR结构的总覆盖区配置为基本上包含在相应TR组件的总覆盖区内。
4.根据权利要求1所述的方法，其中，(A)根据埋入式电源轨类型的架构制造附加组件还包括：
在相应的晶体管层下方层中，
形成各个伪结构(伪sub-TR结构)，所述伪结构将是由所述双架构兼容设计产生的相应伪像，所述伪像适合于适应所述非埋入式电源轨类型的架构。
5.根据权利要求4所述的方法，其中：
所述晶体管层、所述晶体管层下方层和所述晶体管层上方层中的每个基本上在垂直的第一方向和第二方向上延伸；
所述晶体管层下方层和所述晶体管层上方层在基本上垂直于所述第一方向和所述第二方向的第三方向上堆叠；以及
(A)根据埋入式电源轨类型的架构制造附加组件还包括：
相对于所述第一方向或所述第二方向中的至少一个，将所述各个伪sub-TR结构相对于所述各个非伪sub-TR结构不对称地定位；或者
相对于所述第一方向或所述第二方向中的至少一个，将所述各个伪supra-TR结构相对于所述各个非伪sub-TR结构对称地定位。
6.根据权利要求1所述的方法，其中：
(A)根据埋入式电源轨类型的架构制造附加组件使得半导体器件是：
电感器；
金属-绝缘体-金属(MIM)电容器；或
金属-绝缘体-金属二极管。
7.根据权利要求1所述的方法，其中：
(B)根据非埋入式电源轨类型的架构制造附加组件使得半导体器件是：
去耦电容器电路；
高电阻结构；
金属氧化物金属(MOM)电容器；
金属氧化物金属二极管；
金属-绝缘体-金属(MIM)电容器；或
金属-绝缘体-金属二极管。
8.一种半导体器件，包括：
位于晶体管(TR)层中的相应晶体管组件(TR组件)；以及
位于相应的所述晶体管层上方层(supra-TR层)中的：
各个非伪结构(非伪supra-TR结构)，所述非伪结构耦接至晶体管组件，并且由于半导体器件具有非埋入式电源轨(非BPR)类型的架构而被包括在内；以及
各个伪结构(伪supra-TR结构)，所述伪结构包括为伪像，所述伪像是由于半导体器件的基于双架构兼容设计而产生的，所述伪像基本上同样适合于适应埋入式电源轨类型的架构或适应非埋入式电源轨类型的架构。
9.根据权利要求8所述的半导体器件，还包括：
位于相应的所述晶体管层下方层(sub-TR层)中的：
各个伪结构(伪sub-TR结构)，所述各个伪结构包含为由双架构兼容设计产生的伪像，所述伪像适合于适应埋入式电源轨类型的架构。
10.一种半导体器件，包括：
位于晶体管(TR)层中的相应晶体管组件(晶体管组件)；以及
位于相应的所述晶体管层下方层(sub-TR层)中的：
各个非伪结构(非伪sub-TR结构)，所述各个非伪结构耦接至所述晶体管组件，并且由于所述半导体器件具有埋入式电源轨(BPR)类型的架构而被包括在内；以及
位于相应的所述晶体管层上方层(supra-TR层)中的：
各个伪结构(伪supra-TR结构)，所述各个伪结构包括为由半导体器件基于双架构兼容涉及产生的伪像，所述伪像基本上同样适合于适应非埋入式电源轨类型的架构或适应埋入式电源轨类型的架构。
CN202110592173.7A 2020-05-28 2021-05-28 制造半导体器件的方法和由此制造的半导体器件 Active CN113380703B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063031409P 2020-05-28 2020-05-28
US63/031,409 2020-05-28
US17/196,240 2021-03-09
US17/196,240 US20210375762A1 (en) 2020-05-28 2021-03-09 Method of fabricating semiconductor devices having different architectures and semiconductor devices fabricated thereby

Publications (2)

Publication Number Publication Date
CN113380703A true CN113380703A (zh) 2021-09-10
CN113380703B CN113380703B (zh) 2024-05-07

Family

ID=77574852

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110592173.7A Active CN113380703B (zh) 2020-05-28 2021-05-28 制造半导体器件的方法和由此制造的半导体器件

Country Status (4)

Country Link
KR (1) KR102427530B1 (zh)
CN (1) CN113380703B (zh)
DE (1) DE102021107950A1 (zh)
TW (1) TWI766704B (zh)

Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020061608A1 (en) * 2000-11-20 2002-05-23 Kenichi Kuroda Semiconductor device and a method of manufacturing the same and designing the same
CN1499624A (zh) * 2002-10-31 2004-05-26 ��ʿͨ��ʽ���� 具有伪结构的半导体器件
US20100216396A1 (en) * 2009-02-16 2010-08-26 Rocky Anthony Fernandez Integrated System and Method for Enabling Mobile Commerce Transactions using "Contactless Identity Modules in Mobile Handsets"
US20120261722A1 (en) * 2011-04-12 2012-10-18 Tang Sanh D Stack Of Horizontally Extending And Vertically Overlapping Features, Methods Of Forming Circuitry Components, And Methods Of Forming An Array Of Memory Cells
US20180040629A1 (en) * 2016-08-02 2018-02-08 SK Hynix Inc. Semiconductor device and manufacturing method thereof
WO2019035945A1 (en) * 2017-08-16 2019-02-21 Tokyo Electron Limited METHOD AND DEVICE FOR INCORPORATING SINGLE DIFFUSION BREAK IN NANOCANAL STRUCTURES OF FET DEVICES
US20190081061A1 (en) * 2017-09-14 2019-03-14 Micron Technology, Inc. Device, A Method Used In Forming A Circuit Structure, A Method Used In Forming An Array Of Elevationally-Extending Transistors And A Circuit Structure Adjacent Thereto
US20190080969A1 (en) * 2017-09-12 2019-03-14 Mediatek Inc. Semiconductor structure with buried power rail, integrated circuit and method for manufacturing the semiconductor structure
US20190148407A1 (en) * 2017-11-14 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including standard cells
WO2019152026A1 (en) * 2018-01-31 2019-08-08 Intel Corporation Asymmetrical device terminals for 3d interconnection of a stacked device
US20190259698A1 (en) * 2018-02-17 2019-08-22 Sandisk Technologies Llc Interconnects containing serpentine line structures for three-dimensional memory devices and methods of making the same
US20190386011A1 (en) * 2018-06-15 2019-12-19 Imec Vzw Semiconductor device and method of forming semiconductor device
US20190393147A1 (en) * 2018-06-25 2019-12-26 Intel Corporation Core fill to reduce dishing and metal pillar fill to increase metal density of interconnects
US20200075489A1 (en) * 2018-09-05 2020-03-05 Tokyo Electron Limited Power distribution network for 3d logic and memory
US20200105671A1 (en) * 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid power rail structure
US20200135718A1 (en) * 2018-10-29 2020-04-30 Tokyo Electron Limited Architecture for monolithic 3d integration of semiconductor devices

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US20150145041A1 (en) * 2013-11-22 2015-05-28 International Business Machines Corporation Substrate local interconnect integration with finfets
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US9465906B2 (en) 2014-04-01 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integrated circuit manufacturing
JP6449082B2 (ja) * 2014-08-18 2019-01-09 ルネサスエレクトロニクス株式会社 半導体装置
US10078715B2 (en) * 2016-02-25 2018-09-18 Synopsys, Inc. Integrated circuit design using generation and instantiation of circuit stencils
KR102512988B1 (ko) * 2016-05-11 2023-03-22 삼성전자주식회사 비아 플러그를 포함하는 반도체 소자
EP3343614A3 (en) * 2016-12-29 2018-10-31 IMEC vzw Standard cell for vertical transistors
US10446555B2 (en) * 2017-08-31 2019-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Buried metal track and methods forming same
CN112771655A (zh) * 2018-09-28 2021-05-07 株式会社索思未来 半导体集成电路装置以及半导体封装件构造

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020061608A1 (en) * 2000-11-20 2002-05-23 Kenichi Kuroda Semiconductor device and a method of manufacturing the same and designing the same
CN1499624A (zh) * 2002-10-31 2004-05-26 ��ʿͨ��ʽ���� 具有伪结构的半导体器件
US20100216396A1 (en) * 2009-02-16 2010-08-26 Rocky Anthony Fernandez Integrated System and Method for Enabling Mobile Commerce Transactions using "Contactless Identity Modules in Mobile Handsets"
US20120261722A1 (en) * 2011-04-12 2012-10-18 Tang Sanh D Stack Of Horizontally Extending And Vertically Overlapping Features, Methods Of Forming Circuitry Components, And Methods Of Forming An Array Of Memory Cells
US20180040629A1 (en) * 2016-08-02 2018-02-08 SK Hynix Inc. Semiconductor device and manufacturing method thereof
WO2019035945A1 (en) * 2017-08-16 2019-02-21 Tokyo Electron Limited METHOD AND DEVICE FOR INCORPORATING SINGLE DIFFUSION BREAK IN NANOCANAL STRUCTURES OF FET DEVICES
US20190080969A1 (en) * 2017-09-12 2019-03-14 Mediatek Inc. Semiconductor structure with buried power rail, integrated circuit and method for manufacturing the semiconductor structure
US20190081061A1 (en) * 2017-09-14 2019-03-14 Micron Technology, Inc. Device, A Method Used In Forming A Circuit Structure, A Method Used In Forming An Array Of Elevationally-Extending Transistors And A Circuit Structure Adjacent Thereto
US20190148407A1 (en) * 2017-11-14 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including standard cells
WO2019152026A1 (en) * 2018-01-31 2019-08-08 Intel Corporation Asymmetrical device terminals for 3d interconnection of a stacked device
US20190259698A1 (en) * 2018-02-17 2019-08-22 Sandisk Technologies Llc Interconnects containing serpentine line structures for three-dimensional memory devices and methods of making the same
US20190386011A1 (en) * 2018-06-15 2019-12-19 Imec Vzw Semiconductor device and method of forming semiconductor device
US20190393147A1 (en) * 2018-06-25 2019-12-26 Intel Corporation Core fill to reduce dishing and metal pillar fill to increase metal density of interconnects
US20200075489A1 (en) * 2018-09-05 2020-03-05 Tokyo Electron Limited Power distribution network for 3d logic and memory
US20200105671A1 (en) * 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid power rail structure
US20200135718A1 (en) * 2018-10-29 2020-04-30 Tokyo Electron Limited Architecture for monolithic 3d integration of semiconductor devices

Also Published As

Publication number Publication date
KR102427530B1 (ko) 2022-08-01
DE102021107950A1 (de) 2021-12-02
TWI766704B (zh) 2022-06-01
CN113380703B (zh) 2024-05-07
TW202201678A (zh) 2022-01-01
KR20210148900A (ko) 2021-12-08

Similar Documents

Publication Publication Date Title
CN110795906A (zh) 半导体装置及其制造方法与产生布局图的系统
CN110970368A (zh) 产生集成电路单元布局图的方法
CN110993599A (zh) 集成电路及其形成方法和用于设计集成电路的系统
CN111199130B (zh) 半导体器件及其制造方法和系统
CN111199915A (zh) 制造半导体元件的方法
TWI710105B (zh) 半導體結構以及產生半導體元件的佈局圖的方法及系統
CN110858588A (zh) 制造半导体元件的方法
CN114823712A (zh) 集成电路器件及形成方法
US11296070B2 (en) Integrated circuit with backside power rail and backside interconnect
US20240090190A1 (en) Semiconductor device including unilaterally extending gates and method of forming same
CN113536727B (zh) 存储器器件及制造半导体器件的方法
CN113270366A (zh) 集成电路的形成方法
US11929360B2 (en) Power cell for semiconductor devices
CN113380703B (zh) 制造半导体器件的方法和由此制造的半导体器件
CN115114883A (zh) 设计集成电路的方法及系统
CN113327922A (zh) 集成电路
US20210375762A1 (en) Method of fabricating semiconductor devices having different architectures and semiconductor devices fabricated thereby
US20220336360A1 (en) Diagonal vias in semiconductor structures
US11984441B2 (en) Integrated circuit with backside power rail and backside interconnect
US11967596B2 (en) Power rail and signal conducting line arrangement
US20230009894A1 (en) Integrated circuit and method of forming the same
US20240055029A1 (en) Cell structures and power routing for integrated circuits
US20230043245A1 (en) High voltage guard ring semiconductor device and method of forming same
CN115497959A (zh) 集成电路及其制造方法
CN114944386A (zh) 单片三维集成电路装置及其设计布局的创建方法与系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant