KR20130069097A - 반도체 장치의 제조방법 - Google Patents

반도체 장치의 제조방법 Download PDF

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Abstract

본 발명은 MTJ 소자를 형성하기 위한 패터닝공정 신뢰성을 높인 자기저항 소자를 구비한 반도체 장치의 제조방법을 제공한다. 본 발명은 기판에 하부전극용 금속막을 형성하는 단계; 상기 하부전극 금속막을 화학적기계적 연마 공정으로 예정된 제1 두께로 형성하는 단계; 상기 하부전극 금속막을 습식 식각공정으로 예정된 제2 두께로 형성하는 단계; 상기 하부전극 금속막 상에 MTJ 소자를 위한 다수의 층을 형성하는 단계; 상기 MTJ 소자를 위한 다수의 층 상에 상부전극을 형성하는 단계; 및 상기 상부전극을 식각마스크로 상기 MTJ 소자를 위한 다수의 층 및 상기 하부전극 금속막을 식각하여 MTJ 소자 및 하부전극을 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.

Description

반도체 장치의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조방법에 관한 것으로, 보다 자세하게는 자기저항 소자를 구비한 반도체 장치의 제조방법에 관한 것이다.
현재 널리 사용되고 있는 대표적인 반도체 메모리 소자인 디램(DRAM)의 경우, 고속 동작과 고집적이 가능하다는 장점이 있는 반면에, 휘발성 메모리로서 전원이 꺼지면 데이터를 잃게 될 뿐만 아니라 동작 중에도 계속하여 데이터의 리프레쉬(REFRESH)를 통해 재기록해야 하므로 전력 손실 측면에서 큰 단점이 있다. 한편, 비휘발성과 고집적을 특징으로 하는 플래쉬(FLASH) 메모리는 동작 속도가 느린 단점이 있다. 이에 대하여, 자기저항 차이를 이용하여 정보를 저장하는 자기저항 메모리는 비휘발성 및 고속 동작의 특성을 가지면서도 고집적이 가능하다는 장점이 있다.
자기저항 메모리는 강자성체 간의 자화(Magnetization) 방향에 따른 자기저항 변화를 이용하여 데이터를 저장하는 비휘발성 메모리 소자를 말한다. 자기저항소자는 두 자성층의 스핀 방향(즉, 자기모멘텀의 방향)이 같은 방향이면 저항이 작고 스핀 방향이 반대이면 저항이 큰 특징이 있다. 이와 같이 자기저항소자가 자성층의 자화 상태에 따라 셀의 저항이 달라지는 사실을 이용하여, 자기저항 메모리 는 데이터를 저장한다. 최근에 자기저항소자로는 MTJ(Magnetic Tunneling Junction) 소자가 널리 사용되고 있다.
MTJ 구조의 자기저항 메모리는 일반적으로 강자성층/절연층/강자성층 구조로 되어 있다. 첫번째 강자성체층을 지나가는 전자가 터널링 장벽(Tunneling Barrier)으로 사용된 절연층을 통과할 때 두번째 강자성체층의 자화 방향에 따라 터널링 확률이 달라진다. 즉, 두 강자성층의 자화방향이 평행일 경우 터널링 전류는 최대가 되고, 반평행할 경우 최소가 된다. 예를 들어, 터널링 전류에 딸 정해지는 저항값이 클 때 데이터 '1'(또는 '0')이, 그리고 저항값이 작을 때 데이터 '0'(또는 '1')이 기록된 것으로 간주할 수 있다. 여기서, 두 강자성층 중 한 층은 자화 방향이 고정된 고정자화층으로, 그리고 나머지 하나는 외부 자기장 또는 전류에 의해 자화 방향이 반전되는 자유자화층이라 일반적으로 칭한다.
MTJ 소자를 제조하는데 있어서서 발생된 어려움은 MTJ 소자를 구성하는 강자성층/절연층/강자성층은 패터닝하기 쉽지 않다는 것이다. 또한, MTJ 소자는 스트레스에 매우 민감한 물질이기 때문에, 패터닝 이후에도 데미지를 입지 않도록 보호막을 형성해야 하는 문제가 있다.
본 발명은 MTJ 소자를 형성하기 위한 패터닝공정 신뢰성을 높인 자기저항 소자를 구비한 반도체 장치의 제조방법을 제공한다.
본 발명은 기판에 하부전극용 금속막을 형성하는 단계; 상기 하부전극 금속막을 화학적기계적 연마 공정으로 예정된 제1 두께로 형성하는 단계; 상기 하부전극 금속막을 습식 식각공정으로 예정된 제2 두께로 형성하는 단계; 상기 하부전극 금속막 상에 MTJ 소자를 위한 다수의 층을 형성하는 단계; 상기 MTJ 소자를 위한 다수의 층 상에 상부전극을 형성하는 단계; 및 상기 상부전극을 식각마스크로 상기 MTJ 소자를 위한 다수의 층 및 상기 하부전극 금속막을 식각하여 MTJ 소자 및 하부전극을 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
본 발명은 기판에 하부전극용 금속막을 형성하는 단계; 상기 하부전극 금속막을 화학적기계적 연마 공정으로 예정된 제1 두께로 형성하는 단계; 상기 하부전극 금속막을 건식 식각 공정으로 예정된 제2 두께로 형성하는 단계; 상기 하부전극 금속막 상에 MTJ 소자를 위한 다수의 층을 형성하는 단계; 상기 MTJ 소자를 위한 다수의 층 상에 상부전극을 형성하는 단계; 및 상기 상부전극을 식각마스크로 상기 MTJ 소자를 위한 다수의 층 및 상기 하부전극 금속막을 식각하여 MTJ 소자 및 하부전극을 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
본 발명에 의한 반도체 장치의 제조방법은 MTJ 소자의 제조공정 신뢰성의 향상을 기대할 수 있다. 특히,MTJ 소자의 패터닝 공정에서 신뢰성이 향상된다.
도1a 및 도1b는 본 발명을 설명하기 위한 것으로 반도체 장치의 제조 공정 단면도.
도2a 내지 도2d는 본 발명의 실시예에 따른 반도체 장치의 제조공정을 도시한 공정단면도.
도3a 내지 도3d는 본 발명의 제2 실시예에 따른 반도체 장치의 제조공정을 도시한 공정단면도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1a 및 도1b는 본 발명을 설명하기 위한 것으로 반도체 장치의 제조 공정 단면도이다.
도1a를 참조하여 살펴보면, 반도체 장치의 제조방법은 먼저 콘택플러그(11)가 형성된 하부층(10)상에 하부전극용 금속막(12)을 형성한다. 하부전극용 금속막(12)는 티타늄질화막으로 할 수 있다. 하부전극용 금속막(12)은 화학적기계적 연마공정을 이용하여 진행한다.
이어서, 하부전극용 금속막(12) 상에 MTJ 소자를 구성하기 위한 다수의 층(13)을 형성한다. MTJ 소자를 구성하기 위한 다수의 층(13)은 강자성체막과 터널절연막 및 강자성체 막을 포함할 수 있다.
MTJ 소자를 구성하기 위한 다수의 층(13) 상에 상부전극용 제1 내지 제3 금속막(14,15,16)을 형성한다. 제1 내지 제3 금속막(14,15,16)은 루테늄막, 텅스텐막, 탄탈륨막을 각각 사용할 수 있다.
상부전극용 제1 내지 제3 금속막(14,15,16) 상부에 절연막(17)을 형성하고, 그 상부에 카본막(18)을 형성한다. 카본막(18) 상부에 감광막 패턴(19)을 형성한다.
도1b를 참조하여 살펴보면, 감광막 패턴(19)을 식각마스크로 하여 카본막(18)을 패터닝한다. 패터닝된 카본막(18)을 식각마스크로 하여 상부전극용 제2 및 제3 금속막(15,16)을 패터닝하여 상부전극(15a,16a)을 형성한다. 이 공정에서 절연막(17a)도 패터닝된다.
이어서 도1c에 도시된 바와 같이, 상부전극(15a,16a)을 이용하여 상부전극용 제1 금속막(14), MTJ 소자를 구성하기 위한 다수의 층(13) 및 하부전극용 금속막(12)을 패터닝하여, 상부전극(14a), MTJ 소자(13a) 및 하부전극(12a)을 형성한다.
이어서, 도1d에 도시된 바와 같이, 하부전극(12a), MTJ(13a) 및 상부전극(14a, 15a, 16a)을 덮을 수 있도록 캡핑층(20)을 형성한다. 캡핑층(20)은 실리콘질화막을 이용할 수 있다. 캡핑층(20)은 상부전극(14a, 15a, 16a) 상에 형성될 절연막(미도시)을 관통하여 상부전극(14a, 15a, 16a)과 연결되는 콘택플러그를 형성하는 후속공정에서 MTJ(13a)에 데미지가 가해지는 것을 막기 위한 층이다.
지금까지 살펴본 MTJ 소자를 구비하는 반도체 장치의 제조공정에서 MTJ 소자를 위한 패터닝 공정 및 하부전극 패터닝에서, 상부전극(15a,16a)이 식각마스크 역할도 한다. 따라서, 상부전극(15a,16a)의 두께는 패턴할 하부전극과 MTJ 패터닝에 따라 정해지게 된다.
하부전극으로 사용되는 티타늄질화막의 두께가 너무 두꺼우면, 예를 들어 50Å이상이 되면, 상부전극의 두께가 충분히 두꺼워야 하부전극 패터닝이 가능해진다. 그러나, 하부전극으로 사용되는 티타늄질화막의 두께가 50Å이상이 되면, MTJ 소자를 위한 패터닝 공정 시간이 너무 증가되는 문제가 있다. 화학적기계적연마 공정만으로 하부전극용 금속막(12)을 50Å이하로 균일하게 형성하는 것이 쉽지 않다.또한, 상부전극의 두께가 너무 두꺼워져 버리면, 그 상부전극의 패터닝을 위한 카본막의 두께가 너무 두꺼워지는 문제도 생긴다.
본 발명은 이를 해결하기 위해, 하부전극으로 사용되는 금속막의 두께를 충분히 줄이는 공정을 진행한 뒤에 MTJ 소자의 패터닝 공정을 진행하는 반도체 장치의 제조방법을 제안한다.
도2a 내지 도2d는 본 발명의 실시예에 따른 반도체 장치의 제조공정을 도시한 공정단면도이다.
도2a를 참조하여 살펴보면, 본 실시예에 따른 반도체 장치의 제조방법은 먼저, 콘택플러그(31)가 형성된 하부층(30)에 하부전극용 금속막(32)을 형성한다. 하부전극용 금속막(32)은 티타늄질화막을 이용할 수 있다.
하부전극용 금속막(32)의 평탄화는 화학적기계적 연마 공정을 이용하여 진행한다. 예를 들어, 200Å 정도 남긴다. 이어서, 화학적기계적 연마공정을 이용하여 하부전극용 금속막(32)을 50Å정도 되도록 한다.
이어서 도2b를 참조하여 습식식각 용액(33)을 이용하여 습식식각공정을 이용하여 하부전극용 금속막(32)의 두께를 예정된 범위로 줄인다.
화학적기계적 연마공정은 그 공정의 한계상 50Å정도 하부전극용 금속막(32)을 남기기는 것이 매우 어렵다. 그러나 전술한 바대로 후속공정에서 진행될 하드마스크 역할을 하는 상부전극을 이용한 MTJ 패터닝 공정과, 하부전극 패터닝 공정을 신뢰성 있게 진행하려면, 하부전극용 금속막(32)을 50Å 정도가 되도록 남겨야 한다.
따라서, 본 실시예에 따른 반도체 제조방법에서는 화학적기계적 연마공정을 이용하여 200Å 정도 하부전극용 금속막(32)을 형성하고, 계속해서 습식 식각 공정을 이용하여 하부전극용 금속막(32)을 50Å 정도가 되도록 한다. 이와 같이 함으로서, 상부전극을 이용하여 진행하는 MTJ 패터닝 공정과, 하부전극 패터닝 공정의 공정 신뢰성을 향상시킬 수 있다.
만약, 화학적기계적연마 공정으로 하부전극용 금속막(32)의 두께를 최대한 줄이게 되면, 하부 전극과 연결되는 컨택플러그와 절연층 사이의 평탄도가 열화되 면서 그 상부에 형성되는 금속막이 안정적으로 형성되기 어렵다. 그러나, 본 실시예에 같이, 화학적기계적연마 공정과 습식식각 공정을 이용하여 원하는 두께로 하부전극용 금속막(32)의 두께를 만들게 되면, 하부전극용 금속막(32)의 평판도를 크게 개선할 수 있다. 따라서, 하부전극용 금속막(32) 상부에 배치되는 막을 보다 안정적으로 형성시킬 수 있다.
계속해서 도2c를 참조하여 살펴보면, 하부전극용 금속막(32)상에 MTJ 소자를 구성하기 위한 다수의 층(33)을 형성한다. MTJ 소자를 구성하기 위한 다수의 층(33)은 강자성체막과 터널절연막 및 강자성체 막을 포함할 수 있다.
MTJ 소자를 구성하기 위한 층들(33)은 고정막/터널절연막/자유막을 포함할 수 있으며, 다양한 형태의 막이 적층되어 구현될 수 있다. 고정막은 자화방향이 고정되는 막이며, 자유막은 자화방향이 저장되는 데이터에 따라 변경되는 막을 말한다. 고정막은 피닝막과 핀드막을 포함할 수 있다.
피닝막은 핀드막의 자화방향을 고정시키는 역할을 수행하는 것으로, 반강자성(antiferromagnetic)을 갖는 물질을 사용하여 형성할 수 있다. 예를 들어, 반강자성을 갖는 물질로는 IrMn, PtMn, MnO, MnS, MnTe, MnF2, FeF2, FeCl2, FeO, CoCl2, CoO, NiCl2 또는 NiO 등을 사용할 수 있다. 피닝막은 상술한 반강자성 물질들 중 어느 하나로 이루어진 단일막으로 형성하거나, 또는 이들이 적층된 적층막으로 형성할 수 있다.
피닝막에 의하여 자화방향이 고정된 핀드막과, 자유막은 강자성(ferromagnetic)을 갖는 물질을 사용하여 형성할 수 있다. 예를 들어, 강자성을 갖는 물질로는 Fe, Co, Ni, Gd, Dy, NiFe, CoFe, MnAs, MnBi, MnSb,CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 또는 Y3Fe5O12 등을 사용할 수 있다. 이때, 핀드막 및 자유막은 상술한 강자성 물질들 중 어느 하나로 이루어진 단일막으로 형성하거나, 이들이 적층된 적층막으로 형성할 수 있다.
또한, 핀드막 및 자유막은 상술한 강자성 물질들 중 어느 하나와 루테늄막(Ru)이 적층된 적층막으로 형성할 수 있다(예컨대, CdFe/Ru/CoFe). 또한, 핀드막 및 자유막은 강자성막, 반강자성 커플링 스페이서막(anti-ferromagnetic coupling spacer layer) 및 강자성막이 순차적으로 적층된 합성 반강자성막(synthetic anti-ferromagnetic layer, SAF layer)으로 형성할 수도 있다. 터널절연막은 핀드막과 자유막 사이의 터널링장벽(tunneling barrier)으로 작용하며, 절연특성을 갖는 물질은 모두 사용할 수 있다. 예를 들어, 터널절연막은 마그네슘산화막(MgO)으로 형성할 수 있다.
계속해서 살펴보면, MTJ 소자를 구성하기 위한 다수의 층(33)상에 상부전극용 제1 내지 제3 금속막(35,36,37)을 형성한다. 제1 내지 제3 금속막(35,36,37)은 루테늄막, 텅스텐막, 탄탈륨막을 각각 사용할 수 있다.
제1 내지 제3 금속막(35,36,37) 상부에 절연막(38)을 형성하고, 그 상부에 카본막(39)을 형성한다. 카본막(39) 상부에 감광막 패턴(40)을 형성한다.
도2d를 참조하여 살펴보면, 감광막 패턴(40)를 식각마스크로 하여 카본막(39)을 패터닝한다. 패터닝된 카본막(39)을 식각마스크로 하여 상부전극용 제1 내지 제3 금속막(35,36,37)을 패터닝하여 상부전극(35a,36a,37a)을 형성한다. 이 공정에서 절연막(38)과 탄탈륨(36a)은 제거될 수 있다.
상부전극(34a,35a)을 이용하여 MTJ 소자를 구성하기 위한 다수의 층(34) 및 하부전극용 금속막(32)을 패터닝하여, MTJ 소자(34a) 및 하부전극(32a)을 형성한다. 이어서, 하부전극(32a), MTJ(34a) 및 상부전극(35a, 36a)을 덮을 수 있도록 캡핑층(미도시)을 형성한다. 캡핑층은 실리콘질화막을 이용할 수 있다. 캡핑층은 상부전극(35a, 36a) 상에 형성될 절연막(미도시)을 관통하여 상부전극(35a, 36a)과 연결되는 콘택플러그를 형성하는 후속공정에서 MTJ(34a)에 데미지가 가해지는 것을 막기위해 하는 층이다.
도3a 내지 도3d는 본 발명의 제2 실시예에 따른 반도체 장치의 제조공정을 도시한 공정단면도이다.
도3a를 참조하여 살펴보면, 본 실시예에 따른 반도체 장치의 제조방법은 먼저, 콘택플러그(41)가 형성된 하부층(40)에 하부전극용 금속막(42)을 형성한다. 하부전극용 금속막(42)은 티타늄질화막을 이용할 수 있다.
하부전극용 금속막(42)의 평탄화는 화학적기계적 연마 공정을 이용하여 진행한다. 예를 들어, 200Å 정도 남긴다. 이어서, 화학적기계적 연마공정을 이용하여 하부전극용 금속막(42)을 50Å정도 되도록 한다.
이어서 도3b를 참조하여 HBr을 베이스로 하는 식각가스를 이용하여 건식식각공정을 이용하여 하부전극용 금속막(42)의 두께를 예정된 범위로 줄인다.
화학적기계적 연마공정은 그 공정의 한계상 50Å정도 하부전극용 금속막(42)을 남기기는 것이 매우 어렵다. 그러나 전술한 바대로 후속공정에서 진행될 하드마스크 역할을 하는 상부전극을 이용한 MTJ 패터닝 공정과, 하부전극 패터닝 공정을 신뢰성 있게 진행하려면, 하부전극용 금속막(42)을 50Å 정도가 되도록 남겨야 한다.
따라서, 본 실시예에 따른 반도체 제조방법에서는 화학적기계적 연마공정을 이용하여 200Å 정도 하부전극용 금속막(42)을 형성하고, 계속해서 건식 식각 공정을 이용하여 하부전극용 금속막(42)을 50Å 정도가 되도록 한다. 이와 같이 함으로서, 상부전극을 이용하여 진행하는 MTJ 패터닝 공정과, 하부전극 패터닝 공정의 공정 신뢰성을 향상시킬 수 있다.
만약, 전술한 바와 같이, 화학적기계적연마 공정으로 하부전극용 금속막(42)의 두께를 최대한 줄이게 되면, 하부 전극과 연결되는 컨택플러그와 절연층 사이의 평탄도가 열화되면서 그 상부에 형성되는 금속막이 안정적으로 형성되기 어렵다. 그러나, 본 실시예에 같이, 화학적기계적연마 공정과 건식각공정을 이용하여 원하는 두께로 하부전극용 금속막(42)의 두께를 만들게 되면, 하부전극용 금속막(42)의평탄도가 크게 개선될 수 있다. 따라서, 하부전극용 금속막(32) 상부에 배치되는 막을 보다 안정적으로 형성시킬 수 있다.
계속해서 도2c를 참조하여 살펴보면, 하부전극용 금속막(52)상에 MTJ 소자를 구성하기 위한 다수의 층(53)을 형성한다. MTJ 소자를 구성하기 위한 다수의 층(53)은 강자성체막과 터널절연막 및 강자성체 막을 포함할 수 있다.
MTJ 소자를 구성하기 위한 층들(53)은 고정막/터널절연막/자유막을 포함할 수 있으며, 다양한 형태의 막이 적층되어 구현될 수 있다. 고정막은 자화방향이 고정되는 막이며, 자유막은 자화방향이 저장되는 데이터에 따라 변경되는 막을 말한다. 고정막은 피닝막과 핀드막을 포함할 수 있다.
피닝막은 핀드막의 자화방향을 고정시키는 역할을 수행하는 것으로, 반강자성(antiferromagnetic)을 갖는 물질을 사용하여 형성할 수 있다. 예를 들어, 반강자성을 갖는 물질로는 IrMn, PtMn, MnO, MnS, MnTe, MnF2, FeF2, FeCl2, FeO, CoCl2, CoO, NiCl2 또는 NiO 등을 사용할 수 있다. 피닝막은 상술한 반강자성 물질들 중 어느 하나로 이루어진 단일막으로 형성하거나, 또는 이들이 적층된 적층막으로 형성할 수 있다.
피닝막에 의하여 자화방향이 고정된 핀드막과, 자유막은 강자성(ferromagnetic)을 갖는 물질을 사용하여 형성할 수 있다. 예를 들어, 강자성을 갖는 물질로는 Fe, Co, Ni, Gd, Dy, NiFe, CoFe, MnAs, MnBi, MnSb,CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 또는 Y3Fe5O12 등을 사용할 수 있다. 이때, 핀드막 및 자유막은 상술한 강자성 물질들 중 어느 하나로 이루어진 단일막으로 형성하거나, 이들이 적층된 적층막으로 형성할 수 있다.
또한, 핀드막 및 자유막은 상술한 강자성 물질들 중 어느 하나와 루테늄막(Ru)이 적층된 적층막으로 형성할 수 있다(예컨대, CdFe/Ru/CoFe). 또한, 핀드막 및 자유막은 강자성막, 반강자성 커플링 스페이서막(anti-ferromagnetic coupling spacer layer) 및 강자성막이 순차적으로 적층된 합성 반강자성막(synthetic anti-ferromagnetic layer, SAF layer)으로 형성할 수도 있다. 터널절연막은 핀드막과 자유막 사이의 터널링장벽(tunneling barrier)으로 작용하며, 절연특성을 갖는 물질은 모두 사용할 수 있다. 예를 들어, 터널절연막은 마그네슘산화막(MgO)으로 형성할 수 있다.
계속해서 살펴보면, MTJ 소자를 구성하기 위한 다수의 층(43)상에 상부전극용 제1 내지 제3 금속막(45,46,47)을 형성한다. 제1 내지 제3 금속막(45,46,47)은 루테늄막, 텅스텐막, 탄탈륨막을 각각 사용할 수 있다.
제1 내지 제3 금속막(45,46,47) 상부에 절연막(48)을 형성하고, 그 상부에 카본막(39)을 형성한다. 카본막(49) 상부에 감광막 패턴(50)을 형성한다.
도2d를 참조하여 살펴보면, 감광막 패턴(50)을 식각마스크로 하여 카본막(49)을 패터닝한다. 패터닝된 카본막(49)을 식각마스크로 하여 상부전극용 제1 내지 제3 금속막(45,46,47)을 패터닝하여 상부전극(45a,46a,47a)을 형성한다. 이 공정에서 절연막(48)과 탄탈륨(46a)은 제거될 수 있다.
상부전극(44a,45a)을 이용하여 MTJ 소자를 구성하기 위한 다수의 층(44) 및 하부전극용 금속막(42)을 패터닝하여, MTJ 소자(44a) 및 하부전극(42a)을 형성한다. 이어서, 하부전극(42a), MTJ(44a) 및 상부전극(45a, 46a)을 덮을 수 있도록 캡핑층(미도시)을 형성한다. 캡핑층은 실리콘질화막을 이용할 수 있다. 캡핑층은 상부전극(45a, 46a) 상에 형성될 절연막(미도시)을 관통하여 상부전극(45a, 46a)과 연결되는 콘택플러그를 형성하는 후속공정에서 MTJ(44a)에 데미지가 가해지는 것을 막기위해 하는 층이다.
전술한 실시예에서는 MTJ 소자를 구비하는 반도체 장치의 제조공정에 대해 설명했으나, 본 실시예에 따른 반도체 제조공정은 ReRAM을 이용하는 반도체 장치에도 적용가능하다.
이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다. 그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (13)

  1. 기판에 하부전극용 금속막을 형성하는 단계;
    상기 하부전극 금속막을 화학적기계적 연마 공정으로 예정된 제1 두께로 형성하는 단계;
    상기 하부전극 금속막을 습식 식각공정으로 예정된 제2 두께로 형성하는 단계;
    상기 하부전극 금속막 상에 MTJ 소자를 위한 다수의 층을 형성하는 단계;
    상기 MTJ 소자를 위한 다수의 층 상에 상부전극을 형성하는 단계; 및
    상기 상부전극을 식각마스크로 상기 MTJ 소자를 위한 다수의 층 및 상기 하부전극 금속막을 식각하여 MTJ 소자 및 하부전극을 형성하는 단계
    를 포함하는 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 MTJ 소자를 위한 다수의 층 상에 상부전극을 형성하는 단계는
    상기 TJ 소자를 위한 다수의 층상에 상부전극용 금속막을 형성하는 단계;
    상기 상부전극용 금속막 상에 카본막 패턴을 형성하는 단계; 및
    상기 카본막 패턴을 식각마스크로 상기 상부전극용 금속막을 패터닝하여 상기 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제 2 항에 있어서,
    상기 상부전극용 금속막 상에 카본막 패턴을 형성하는 단계;
    상기 상부전극용 금속막상에 카본막을 형성하는 단계;
    상기 카본막 상에 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각마스크로 하여 상기 카본막을 패터닝하여 상기 카본막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제 3 항에 있어서,
    상기 하부전극은 50Å 이하인 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제 1 항에 있어서,
    상기 하부전극은
    티타늄질화막을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제 1 항에 있어서,
    상기 제1 두께는 200Å 이하이고, 상기 제2 두께는 50Å 이하인 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 기판에 하부전극용 금속막을 형성하는 단계;
    상기 하부전극 금속막을 화학적기계적 연마 공정으로 예정된 제1 두께로 형성하는 단계;
    상기 하부전극 금속막을 건식 식각 공정으로 예정된 제2 두께로 형성하는 단계;
    상기 하부전극 금속막 상에 MTJ 소자를 위한 다수의 층을 형성하는 단계;
    상기 MTJ 소자를 위한 다수의 층 상에 상부전극을 형성하는 단계; 및
    상기 상부전극을 식각마스크로 상기 MTJ 소자를 위한 다수의 층 및 상기 하부전극 금속막을 식각하여 MTJ 소자 및 하부전극을 형성하는 단계
    를 포함하는 반도체 장치의 제조방법.
  8. 제 7 항에 있어서,
    상기 MTJ 소자를 위한 다수의 층 상에 상부전극을 형성하는 단계는
    상기 TJ 소자를 위한 다수의 층상에 상부전극용 금속막을 형성하는 단계;
    상기 상부전극용 금속막 상에 카본막 패턴을 형성하는 단계; 및
    상기 카본막 패턴을 식각마스크로 상기 상부전극용 금속막을 패터닝하여 상기 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제 7 항에 있어서,
    상기 상부전극용 금속막 상에 카본막 패턴을 형성하는 단계;
    상기 상부전극용 금속막상에 카본막을 형성하는 단계;
    상기 카본막 상에 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각마스크로 하여 상기 카본막을 패터닝하여 상기 카본막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제 7 항에 있어서,
    상기 하부전극은 50Å 이하인 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제 7 항에 있어서,
    상기 하부전극은
    티타늄질화막을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제 7 항에 있어서,
    상기 제1 두께는 200Å 이하이고, 상기 제2 두께는 50Å 이하인 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제 7 항에 있어서,
    상기 건식식각공정은
    HBr을 베이스로 하는 식각가스를 이용하는 것을 특징으로 하는 반도체 장치의 제조방법.
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