JP2008034033A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】 電圧印加により電気抵抗が変化し、内蔵する整流性接合により、一方電極を基準電極として他方電極に正電圧を印加した時に流れる正バイアス電流が、他方電極に負電圧を印加した時に流れる負バイアス電流より大きい電流電圧特性を有する可変抵抗素子を備えてなるメモリセルを有する不揮発性半導体記憶装置において、メモリセルの読み出しディスターブを抑制する。
【解決手段】 メモリセルアレイ２５の中からメモリセルを選択するメモリセル選択回路１６，１７と、読み出し動作において、選択メモリセルの可変抵抗素子に、他方電極に読み出し動作に応じた所定の正電圧が印加するように、メモリセル選択回路を介してメモリセルに電圧供給する電圧供給回路２２と、他方電極から基準電極に流れる正バイアス電流の大小を検知して、選択メモリセルの記憶情報の読み出しを行う読み出し回路２３と、を備える。
【選択図】 図５

Description

本発明は、電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する不揮発性半導体記憶装置に関し、より詳細には、メモリセルアレイの読み出し動作に伴う記憶データの劣化の防止及び抑制技術に関する。

近年、電圧パルスを印加することによって電気抵抗を可逆的に変化させることのできる、金属酸化物を電極となる導電体で挟持した２端子構造の可変抵抗型の記憶素子（以下、「可変抵抗素子」と称す）が提案されている。酸化物材料・電極材料の組み合わせにより、種々の可変抵抗素子について提案及び開示がなされているが（例えば、下記の特許文献１、非特許文献１乃至５を参照）、夫々に特徴的な電気的特性を示し、動作メカニズムは様々である。何れの可変抵抗素子にしても、この可逆的な抵抗変化動作（以下、適宜「スイッチング動作」と称す。）を利用し、情報を抵抗値に対応させ、抵抗値或いは抵抗値に対応した電流を読み出すことによって、新規な不揮発性半導体記憶装置として利用可能である。ここで、情報とは、バイナリデジタルデータ、多値デジタルデータ、アナログデータ等であり、高抵抗状態、低抵抗状態を夫々バイナリデジタルデータ「１」、「０」として記憶したり、高抵抗状態と低抵抗状態の中間の抵抗値も利用して多値デジタルデータ、或いは、アナログデータとして記憶したりできる。

当該可変抵抗素子を備え、可変抵抗素子の電気抵抗の変化により情報を記憶するメモリセルを、行方向及び列方向に夫々複数、マトリクス状に配列してメモリセルアレイを形成して、該メモリセルアレイの周辺に、メモリセルアレイの各メモリセルに対するデータの書き込み、消去、及び、読み出しを制御する回路を配置して、不揮発性半導体記憶装置を構成することができる。

当該可変抵抗素子を備えたメモリセルの構成として、各メモリセルが、可変抵抗素子と選択素子としてのトランジスタの直列回路で構成される場合（１Ｔ／１Ｒ型メモリセル）、可変抵抗素子と選択素子としてのダイオードの直列回路で構成される場合（１Ｄ／１Ｒ型メモリセル）、或いは、可変抵抗素子だけで構成される場合（１Ｒ型メモリセル）等がある。１Ｔ／１Ｒ型メモリセル及びそのメモリセルアレイは、例えば、本出願人による下記の特許文献１（例えば、図１参照）に開示した構成例がある。１Ｄ／１Ｒ型メモリセルは、例えば、本出願人による下記の特許文献２（例えば、図１参照）に開示した構成例がある。１Ｒ型メモリセルは、例えば、本出願人による下記の特許文献３（例えば、図４参照）に開示した構成例がある。

特開２００４−０８７０６９号公報 特開２００４−２６０１２号公報 特開２００５−３２４０１号公報 Ｌｉｕ，Ｓ．Ｑ．他、"Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ ｒｅｖｅｒｓｉｂｌｅ Ｒｅｓｉｓｔａｎｃｅ ｃｈａｎｇｅ ｅｆｆｅｃｔ ｉｎ ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｆｉｌｍｓ"，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ， Ｖｏｌ．７６，２７４９，２０００年 Ｓｅｏ，Ｓ．他、"Ｒｅｐｒｏｄｕｃｉｂｌｅ Ｒｅｓｉｓｔａｎｃｅ Ｓｗｉｔｃｈｉｎｇ ｉｎ ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ＮｉＯ ｆｉｌｍｓ"，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ， Ｖｏｌ．８５，５６５５，２００４年 Ｓｉｍ，Ｈ．他、"Ｒｅｓｉｓｔａｎｃｅ−ｓｗｉｔｃｈｉｎｇ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｎｂ２Ｏ５ ｆｏｒ ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ａｐｐｌｉｃａｔｉｏｎ"，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， Ｖｏｌ．２６，２９２，２００５年 Ｓａｗａ，Ａ．他、"Ｈｙｓｔｅｒｅｔｉｃ ｃｕｒｒｅｎｔ−ｖｏｌｔａｇｅ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ａｎｄ ｒｅｓｉｓｔａｎｃｅ ｓｗｉｔｃｈｉｎｇ ａｔ ｒｅｃｔｉｆｙｉｎｇ Ｔｉ／Ｐｒ０．７Ｃａ０．３ＭｎＯ３ ｉｎｔｅｒｆａｃｅ"，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ， Ｖｏｌ．８５，４０７３，２００４年 Ｆｕｊｉｉ，Ｔ．他、"Ｈｙｓｔｅｒｅｔｉｃ ｃｕｒｒｅｎｔ−ｖｏｌｔａｇｅ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ａｎｄ ｒｅｓｉｓｔａｎｃｅ ｓｗｉｔｃｈｉｎｇ ａｔ ａｎ ｅｐｉｔａｘｉａｌ ｏｘｉｄｅ Ｓｃｈｏｔｔｋｙ ｊｕｃｔｉｏｎ ＳｒＲｕＯ３／ＳｒＴｉ０．９９Ｎｂ０．０１Ｏ３"，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ， Ｖｏｌ．８６，１２１０７，２００５年

可変抵抗素子を備えたメモリセルからデータを読み出す際には、可変抵抗素子にバイアス電圧を印加して読み出し電流を流し、その電流の大小によって可変抵抗素子の抵抗値を判定してデータを読み出す。従って、メモリセルの構成に関係なく、読み出し動作に伴って、可変抵抗素子には所定のバイアス電圧が印加される。この読み出し動作時に印加されるバイアス電圧によって可変抵抗素子の抵抗値が僅かでも変化してしまう現象（適宜、「読み出しディスターブ」と称す）が繰り返し発生することになれば、最悪の場合には記録した情報が消失しかねない。従って、読み出しディスターブの程度及び頻度を可能な限り低減する必要がある。

上述したように、電圧パルスを印加することによって電気抵抗を可逆的に変化させることのできる不揮発性の可変抵抗素子は種々あるが、夫々の可変抵抗素子における読み出しディスターブの挙動は明らかでない。

本願発明者らは、非特許文献４及び５に開示されているような整流特性を示す可変抵抗素子を用いた場合に、可変抵抗素子に絶対値が書き込み電圧以下の読み出し電圧を印加し続けると、可変抵抗素子の抵抗値が変化し、且つ、その抵抗値の変化量が読み出し電圧の極性によって大きく異なることを見出した。尚、整流特性を示す可変抵抗素子とは、可変抵抗素子自体が整流特性を有するものであり、可変抵抗素子と選択素子としてのダイオードの直列回路でメモリセルを構成した場合に、メモリセルとして整流特性を示すのとは異なる。

図１は、非特許文献４に開示されているのと同様の作製方法で作製したＴｉ／Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３（ＰＣＭＯ）／ＳｒＲｕＯ_３（ＳＲＯ）の３層からなる非特許文献４に開示されている可変抵抗素子の、高抵抗状態及び低抵抗状態における電流電圧特性である。上部電極がＴｉであり、図１中の印加電圧は下部電極を基準にした上部電極の電位である。図１より、負の印加電圧時（負バイアス時）の負バイアス電流が、正の印加電圧時（正バイアス時）の正バイアス電流より大きいため、負バイアス時に、当該整流特性に対して順方向バイアスとなり、逆に、正バイアス時に、当該整流特性に対して逆方向バイアスとなる。尚、上部電極を基準にした下部電極の電位を印加電圧と規定した場合には、上記対応関係は逆転する。尚、順方向バイアスとは、可変抵抗素子により大きい電流が流れる方の印加電圧極性で規定される。

尚、図１に示す電流電圧特性では、高抵抗状態と低抵抗状態の電流電圧特性を比較すると、順方向バイアスと逆方向バイアスの何れにおいても、電流差が大きく取れており、順方向バイアス、逆方向バイアスのいずれで読み出し動作において何れのバイアス条件でも高抵抗状態と低抵抗状態の判別が可能である。

しかしながら、順方向バイアスでの読み出し動作（順方向読み出し）と逆方向バイアスでの読み出し動作（逆方向読み出し）では、読み出しディスターブの程度が全く異なることを、本発明者らは明らかにした。図２は、低抵抗状態と高抵抗状態の夫々の可変抵抗素子に対して順方向読み出し及び逆方向読み出しを行ったときの、抵抗値の変化を読み出し電圧印加時間（読み出し電圧パルス印加回数）に対してプロットしたものである。抵抗値の変化は、可変抵抗素子を低抵抗状態或いは高抵抗状態とした直後の抵抗値を１として相対的に表記してある。抵抗値（相対値）が１から外れるほど望ましくない特性ということになる。図２より、低抵抗状態で逆方向読み出しを行った場合の抵抗値変動が、他の場合より大きいことが分かる。また、当該読み出し動作での抵抗値が増加傾向にあるため、同じ読み出し動作を続ければ、いずれ低抵抗状態から高抵抗状態へと遷移して記録した情報が失われる結果となる。

以上を整理すると、上記の実験結果から、メモリセルに記憶されているデータ、つまり抵抗値が、読み出し動作に伴って印加される電圧の印加時間（印加パルスの回数）に応じて変化するという読み出しディスターブ現象が明らかとなった。特に、読み出し時の抵抗状態が低抵抗状態の可変抵抗素子に逆方向バイアスで読み出し電圧を印加して読み出し動作を行った場合の、当該可変抵抗素子の抵抗値変化は著しく、同じメモリセルに対する同じ読み出し動作が繰り返されることで、最悪ケースとして、記憶データが完全に消失し、読み出し不能に陥る虞がある。

更に、１Ｒ型メモリセルからなるメモリセルアレイでは、読み出し対象メモリセルとワード線またはビット線を共通とする読み出し対象外の選択メモリセルにも、読み出し電圧が印加されることになるので、上記読み出しディスターブ現象がより顕著となって現れるため、他のメモリセル方式と比べて上記読み出しディスターブ現象を抑制する必要性が高い。

本発明は、上記問題点に鑑みてなされたものであり、その目的は、電圧印加により電気抵抗が変化して情報を記憶可能な可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する不揮発性半導体記憶装置において、読み出し時のメモリセルへの電圧印加による可変抵抗素子の抵抗変化を抑制し、読み出しマージンを良好に維持する点にある。

上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、電流電圧特性に整流性を示す整流性接合と、前記整流性接合部への電圧印加のための２つの電極からなる積層構造を有し、前記２つの電極の一方を基準電極として、他方電極に正電圧を印加した時に流れる正バイアス電流が、前記他方電極に負電圧を印加した時に流れる負バイアス電流より大きくなる前記他方電極に印加する電圧極性に対して非対称な電流電圧特性を呈し、且つ、前記２つの電極間への電圧印加により電気抵抗が変化して情報を記憶可能な可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、前記メモリセルアレイの中から前記メモリセルを行単位、列単位、または、メモリセル単位で選択するメモリセル選択回路と、前記メモリセル選択回路によって選択された１または複数の選択メモリセルに前記メモリセル選択回路を介して書き換え動作及び読み出し動作に応じた所定電圧を供給する電圧供給回路と、前記選択メモリセルに対する前記読み出し動作において、前記選択メモリセルの前記可変抵抗素子に印加された電圧と前記可変抵抗素子の抵抗状態に応じて流れる読み出し電流の大小を検知して、前記選択メモリセルに記憶されている情報の読み出しを行う読み出し回路と、を備え、前記選択メモリセルに対する前記読み出し動作において、前記メモリセル選択回路と前記電圧供給回路によって、前記選択メモリセルの前記可変抵抗素子には、前記基準電極に対して前記他方電極に前記読み出し動作に応じた所定電圧の正電圧が印加され、前記読み出し回路が、前記他方電極から前記基準電極に流れる前記正バイアス電流の大小を検知して、前記選択メモリセルに記憶されている情報の読み出しを行うことを第１の特徴とする。

上記第１の特徴の不揮発性半導体記憶装置は、更に、前記メモリセル選択回路が、前記メモリセルアレイの中から前記メモリセルを行単位または列単位で選択することを第２の特徴とする。

上記第１または第２の特徴の不揮発性半導体記憶装置は、更に、前記メモリセルが前記可変抵抗素子のみで構成され、前記メモリセルアレイが、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記可変抵抗素子の一端側を同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記可変抵抗素子の他端側を同じ前記列選択線に接続して構成されることを第３の特徴とする。

上記第１の特徴の不揮発性半導体記憶装置は、更に、前記メモリセルが前記可変抵抗素子と選択トランジスタの直列回路を備えて構成され、前記メモリセルアレイが、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記選択トランジスタのゲートを同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記直列回路の一方端を同じ前記列選択線に接続し、前記メモリセルの夫々が前記直列回路の他方端をソース線に接続して構成され、前記メモリセル選択回路が、前記メモリセルアレイの中から同一行の前記メモリセルを少なくとも１つ選択することを第４の特徴とする。

上記第１または第２の特徴の不揮発性半導体記憶装置は、更に、前記メモリセルが前記可変抵抗素子と選択ダイオードの直列回路を備えて構成され、前記メモリセルアレイが、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記直列回路の一端側を同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記直列回路の他端端を同じ前記列選択線に接続して構成され、前記メモリセル選択回路が、前記メモリセルアレイの中から同一行または同一列の前記メモリセルを少なくとも１つ選択することを第５の特徴とする。

上記第１乃至第５の何れかの特徴の不揮発性半導体記憶装置は、更に、前記整流性接合がショットキー接合であることを第６の特徴とする。

上記第１乃至第５の何れかの特徴の不揮発性半導体記憶装置は、更に、前記整流性接合がｐｎ接合であることを第７の特徴とする。

上記第１乃至第５の何れかの特徴の不揮発性半導体記憶装置は、更に、前記整流性接合がヘテロ接合であることを第８の特徴とする。

上記第８の特徴の不揮発性半導体記憶装置は、更に、前記ヘテロ接合がｐｎ接合であることを第９の特徴とする。

上記第８の特徴の不揮発性半導体記憶装置は、更に、前記ヘテロ接合が同一伝導型の半導体からなることを第１０の特徴とする。

上記第１乃至第１０の何れかの特徴の不揮発性半導体記憶装置は、更に、前記整流性接合を構成する２つの材料の内の少なくとも一方が、ペロブスカイト型金属酸化物であることを第１１の特徴とする。

上記第１乃至第１０の何れかの特徴の不揮発性半導体記憶装置は、更に、前記整流性接合を構成する２つの材料が、ペロブスカイト型金属酸化物であることを第１２の特徴とする。

本発明に係る不揮発性半導体記憶装置によれば、読み出し動作時において読み出し対象の選択メモリセルの可変抵抗素子に印加される読み出し電圧が、正バイアス電流が流れる電圧印加極性、つまり、順方向バイアスでの印加となるため低抵抗状態から高抵抗状態への抵抗変化が大幅に抑制される。このことは、図２に示すように、可変抵抗素子に印加される読み出し電圧が逆方向バイアスとなった場合には、低抵抗状態から高抵抗状態への抵抗変化が顕著に現れ、可変抵抗素子に印加される読み出し電圧が順方向バイアスとなった場合の高抵抗状態から低抵抗状態への抵抗変化に比べてより顕著であるという本願発明者らの新知見に基づくもので、読み出し電圧の印加を順方向バイアス、つまり、正バイアス電流が流れる電圧印加極性で行うことで、可変抵抗素子の高抵抗状態或いは低抵抗状態からの累積的な抵抗変化をより効果的に抑制でき、読み出しマージンの低下を抑制し、更には、記憶データの消失或いは読み出し不能状態に至るまでの読み出し回数を大幅に改善することが可能となる。

また、上記第２の特徴の不揮発性半導体記憶装置によれば、読み出し動作時にメモリセル選択回路によって行単位または列単位でメモリセルが選択されても、全ての選択メモリセルの可変抵抗素子には、順方向バイアスで読み出し電圧が印加されるため、メモリセルが行単位または列単位で選択される読み出しディスターブが特に顕著となるケースにおいても、読み出しディスターブによる可変抵抗素子の抵抗変化を効果的に抑制できる。

上記第３の特徴の不揮発性半導体記憶装置によれば、メモリセルが可変抵抗素子のみで構成される１Ｒ型メモリセルの場合においても、選択メモリセルの可変抵抗素子には、順方向バイアスで読み出し電圧が印加されるため、メモリセルが行単位または列単位で選択される読み出しディスターブが特に顕著となるケースにおいても、読み出しディスターブによる可変抵抗素子の抵抗変化を効果的に抑制できる。

上記第４または第５の特徴の不揮発性半導体記憶装置によれば、メモリセルが可変抵抗素子と選択トランジスタまたは選択ダイオードの直列回路を備えて構成される１Ｔ／１Ｒ型メモリセルまたは１Ｄ／１Ｒ型メモリセルの場合においても、選択メモリセルの可変抵抗素子には、順方向バイアスで読み出し電圧が印加されるため、読み出しディスターブによる可変抵抗素子の抵抗変化を効果的に抑制できる。特に、トランジスタまたはダイオードからなる選択素子をメモリセル内に備えているので、選択素子を非導通に制御することで、非選択メモリセルに印加される読み出し電圧が可変抵抗素子に印加されるのを防止できるので、より効果的に読み出しディスターブによる可変抵抗素子の抵抗変化を抑制できる。

以下、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と略称する。）の実施形態を図面に基づいて説明する。

先ず、以下の各実施形態に共通する本発明装置のメモリセルアレイを構成するメモリセルの特徴について説明する。以下の各実施形態では、メモリセルは、電気抵抗の変化により情報を記憶する可変抵抗素子を備えて形成される。図３に示すように、可変抵抗素子３は、第１可変抵抗接合材料５０と第２可変抵抗接合材料５１からなる整流性接合５４と前記整流性接合５４に電圧を印加するための第１電極及び第２電極を備える構造であり、２つの電極５２、５３間に印加される電圧の極性に対して流れる電流の絶対値が異なるという印加電圧極性に対して非対称な電流電圧特性、つまり、整流特性を有する。ここで、整流性とは整流特性と同意の語であり、整流性接合とは、整流特性を有する接合である。接合とは、２つの材料を接触させた界面或いは界面付近の空間電荷層等を指す。また以下、電極に対して、アノード、カソードという語を用いるが、アノードをカソードよりも電位を高くした場合に流れる電流の絶対値が、カソードをアノードより電位を高くした場合に流れる電流の絶対値より大きくなるように、アノード、カソードは対応付けられる。アノードがカソードより電位が高い状態を順方向バイアス、カソードがアノードより電位が高い状態を逆方向バイアスとする。

可変抵抗素子３の整流特性は、接合を形成する２つの可変抵抗接合材料の種類によって、２つの電極の何れか一方が整流素子としてのアノードになるかカソードになるかが決定される。例えば、可変抵抗素子が、第１可変抵抗接合材料５０として金属であるＴｉ、第２可変抵抗接合材料５１として伝導型がｐ型のＰｒ_０．７Ｃａ_０．３ＭｎＯ_３（ＰＣＭＯ：ペロブスカイト型金属酸化物の一例）を用いると、その２つの材料からなる整流性接合５４は、ショットキー接合となり、この接合に電圧を印加するための電極である第１電極、第２電極は、夫々、カソード、アノードとなる。第１電極及び第２電極は、夫々第１可変抵抗接合材料、第２可変抵抗接合材料に対する接触抵抗が、整流性接合５４の抵抗より十分小さくなるような材料を選定することが望ましく、オーミック接触がより望ましい。例えば、上記Ｔｉに対しては、第１電極としてＴｉを用いることができ、上記ＰＣＭＯに対しては、ストロンチウムルテニウム酸化物（ＳＲＯ：ＳｒＲｕＯ_３）を用いることができる。従って、本実施形態では、可変抵抗素子３は、第１電極５２を基準電極として他方電極である第２電極５３に正電圧を印加する順方向バイアス時に流れる正バイアス電流の絶対値が、第１電極５２を基準電極として他方電極である第２電極５３に負電圧を印加する逆方向バイアス時に流れる負バイアス電流より大きくなるという非対称な電流電圧特性（整流特性）を呈する。以下、本実施形態では、可変抵抗素子３を整流素子とした場合のカソードを第１電極５２に対応付け、アノードを第２電極５３に対応付けるが、第１可変抵抗接合材料５０、第２可変抵抗接合材料５１、第１電極５２、第２電極５３には、上記の材料以外の他の材料を用いても構わない。他の材料を用いた場合、図４に示すような組み合わせが可能である。第１可変抵抗接合材料５０が金属、第２可変抵抗接合材料５１が半導体である場合には、整流性接合５４はショットキー接合となり、半導体の伝導型に依存してカソード、アノードが決まる。即ち、第２可変抵抗接合材料５１がｎ型半導体であれば、それに接続される第２電極５３がカソード、反対側の第１電極５２がアノードになり、第２可変抵抗接合材料５１がｐ型半導体であれば、それに接続される第２電極５３がアノード、反対側の第１電極５２がカソードとなる。第１可変抵抗接合材料５０と第２可変抵抗材料５１の関係が逆転すれば、アノード、カソードとなる電極は上記と逆になる。また、第１可変抵抗接合材料５０、第２可変抵抗接合材料５１ともに半導体である場合には、整流性接合５４はｐｎ接合となり、ｎ型半導体に接続される方の電極がカソードとなり、ｐ型半導体に接続される方の電極がアノードとなる。例えば、第１可変抵抗接合材料５０をｎ型半導体であるランタンドープＳｒＴｉＯ_３、第２可変抵抗接合材料５１をｐ型半導体であるＰＣＭＯとすれば、第１電極５２がカソード、第２電極がアノードとなる整流性接合を持つ可変抵抗素子が形成できる。更に、図４には、第１可変抵抗接合材料５０と第２可変抵抗接合材料５１が同じ伝導型の半導体である場合について記述されていないが、同じ伝導型同士の接合でも整流性接合とすることが可能である。例えば、第１可変抵抗材料５０と第２可変抵抗接合材料５１の両方がｎ型半導体であっても、第１可変抵抗接合材料５０の伝導帯が第２可変抵抗接合５１の伝導帯よりも真空準位に近いようなヘテロ接合であれば、第１電極５２がカソード、第２電極がアノードとなる整流性接合５４が形成される。伝導帯のエネルギ位置関係が逆転すれば、アノード、カソードも逆になる。第１可変抵抗材料５０と第２可変抵抗接合材料５１の両方がｐ型半導体の場合は、価電子帯が真空準位からより離れた方の可変抵抗接合材料に接続される電極がアノードとなり、他方の電極がカソードとなる。また、第１電極５２及び第２電極５３は、整流性接合５４に電圧を印加できるのであれば、単一材料からなる電極に限らず、複数の材料からなる積層電極でも構わない。

本発明装置のメモリセルアレイを構成するメモリセルにおいて、可変抵抗素子自体が整流特性を有し、そのため、既に説明した本願発明者らの新知見である図２に示すような可変抵抗素子への読み出し電圧の印加に伴う抵抗変化が電圧印加極性によってその影響度が異なるという現象が生じる。つまり、可変抵抗素子が低抵抗状態においては、逆方向バイアスで読み出し電圧の印加を繰り返した場合の抵抗増加が、順方向バイアスで読み出し電圧の印加を繰り返した場合の抵抗増加に比べて著しく大きいため、読み出し動作時の読み出し電圧のバイアス条件を順方向バイアスとすることで、抵抗変化を抑制でき、メモリセルの書き換えから書き換えまでの読み出し可能回数を増加させることができる。

次に、メモリセルの具体的な構成別に、以上の可変抵抗素子に対する新知見に基づく本発明装置及びその読み出し動作の詳細について説明する。

〈第１実施形態〉
図５に、第１実施形態における本発明装置の概略の構成を示す。図５に示すように、本発明装置は、１Ｒ型メモリセルをマトリクス状に配列したメモリセルアレイ２５の周辺に、ビット線デコーダ１６、ワード線デコーダ１７、電圧スイッチ回路２２、読み出し回路２３、電圧発生回路２４、及び、制御回路２０を備えて構成される。

メモリセルアレイ２５は、図６に示すように、列方向に延伸するｍ本のビット線（列選択線に相当）ＢＬ１〜ＢＬｍと行方向に延伸するｎ本のワード線（行選択線に相当）ＷＬ１〜ＷＬｎの各交点にメモリセル１がｍ×ｎ個配置された構成となっている。各メモリセル１を構成する可変抵抗素子３は整流特性を有しており、ビット線からワード線の方向に流れる電流が、順方向電流（正バイアス電流に相当）となるように、ワード線、ビット線に接続している。即ち、可変抵抗素子に用いる材料によって図４に示すように決まるアノードとなる電極をビット線に接続し、カソードとなる電極をワード線に接続する。

ビット線デコーダ１６とワード線デコーダ１７は、メモリセルを行単位、列単位、または、メモリセル単位で選択するメモリセル選択回路として機能し、アドレス線１８から制御回路２０に入力されたアドレス入力に対応したメモリセルアレイ２５の中から読み出し対象或いは書き換え対象のメモリセルを選択する。ワード線デコーダ１７は、アドレス線１８に入力された信号に対応するメモリセルアレイ２５のワード線を選択し、ビット線デコーダ１６は、アドレス線１８に入力されたアドレス信号に対応するメモリセルアレイ２５のビット線を選択する。本実施形態では、読み出し動作時において、ワード線デコーダ１７が、メモリセルアレイ２５の中からメモリセルを行単位で選択する。

制御回路２０は、メモリセルアレイ２５の書き換え動作（書き込み動作と消去動作）と読み出し動作における各制御を行う。制御回路２０は、アドレス線１８から入力されたアドレス信号、データ線１９から入力されたデータ入力（書き込み時）、制御信号線２１から入力された制御入力信号に基づいて、ワード線デコーダ１７、ビット線デコーダ１６、電圧スイッチ回路２２、メモリセルアレイ２５の読み出し、書き込み、及び、消去動作を制御する。図５に示す例では、制御回路２０は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。

電圧スイッチ回路２２は、メモリセルアレイ２５の読み出し、書き込み、消去時に必要なワード線及びビット線の各電圧を動作モードに応じて切り替え、メモリセルアレイ２５に供給する電圧供給回路として機能する。特に、読み出しモードでは、電圧スイッチ回路２２は、ワード線デコーダ１７により選択された１行の選択メモリセルに接続するビット線とワード線に後述の所定電圧を各別に印加する。本実施形態では、ワード線デコーダ１７で選択された１本の選択ワード線に接続する選択メモリセルに、所定の読み出し電圧が印加される。図中、Ｖｃｃは本発明装置の電源電圧、Ｖｓｓは接地電圧、Ｖｗｒｔは書き込み用電圧、Ｖｒｓｔは消去用の電圧、Ｖｂはメモリセルアレイのバイアス電圧である。Ｖｂ−Ｖｒは読み出し時に使用され、Ｖｂにバイアスされた（全てのワード線・ビット線にＶｂが印加された）メモリセルアレイの内、選択されたワード線にＶｂ−Ｖｒを印加して読み出しを行う。このとき選択メモリセルの可変抵抗素子には、絶対値Ｖｒの電圧が読み出し電圧として印加される。

読み出し回路２３は、選択メモリセルに接続するビット線を流れる読み出し電流の内、ビット線デコーダ１６で選択された選択ビット線を流れる読み出し電流を電圧変換して、１行の選択メモリセルの内の選択ビット線に接続する読み出し対象のメモリセルの記憶データの状態を判定し、その結果を制御回路２０に転送し、データ線１９へ出力する。

電圧発生回路２４は、電圧スイッチ回路２２によってメモリセルアレイ２５に動作モードに応じて供給される電圧の内の一部または全部の電圧を内部で発生する。電圧発生回路２４は、例えば図７に示すように、電源電圧Ｖｃｃを抵抗ラダー回路で分圧して、所望の電圧を生成する。しかしながら、所望の電圧を得られるのであれば、電圧発生回路２４の回路構成は、図７に示す回路に限定されない。更に、電圧スイッチ回路２２によってメモリセルアレイ２５に動作モードに応じて供給される電圧の内の一部または全部を外部から直接供給するようにしても構わない。尚、第２乃至第４実施形態における電圧発生回路１４、３４ａ，３４ｂも、第１実施形態の電圧発生回路２４と同様である。

次に、第１実施形態における読み出し動作時のメモリセルアレイへの電圧印加手順を説明する。図８に示すように、メモリセルアレイは、初めに電圧Ｖｂにバイアスされている。つまり、読み出し対象の選択メモリセルに接続する選択ワード線、選択ワード線以外の非選択ワード線、及び、全ビット線（本実施形態では、全てのビット線が選択メモリセルに接続する）の全てに、バイアス電圧Ｖｂが印加されている。次に、各選択メモリセルの可変抵抗素子のカソードが接続する選択ワード線のみを、読み出し時間Ｔｒｅａｄの期間だけ電圧（Ｖｂ−Ｖｒ）にバイアスする。これにより、全ての選択メモリセルの可変抵抗素子は順方向にバイアスされ、順方向電流が各ビット線から選択ワード線へと流れる。このビット線を流れる読み出し電流の大小を読み出し回路２３で検知して選択メモリセルのデータを読み出す。このように選択メモリセルの可変抵抗素子を順方向バイアスして読み出すことにより、読み出しディスターブが抑制される。尚、ビット線デコーダ１６で選択された１または複数のビット線に対してのみ選択的に読み出し電流の大小を読み出し回路２３で検知して、ビット線デコーダ１６で更に選択された選択メモリセルのデータを読み出すようにしても良いが、ビット線デコーダ１６で選択されない他の選択メモリセルも順方向バイアスされていることには相違ない。

次に、上記読み出し動作における読み出し時間Ｔｒｅａｄの期間中におけるメモリセルアレイ内の状態を、図９に示すワード線３本、ビット線３本の場合について、図面を参照しながら説明する。

上述したように、各メモリセルの可変抵抗素子は、ビット線からワード線に流れる電流が順方向電流となるように接続されている。図９では、分かり易いように、可変抵抗素子を、可変抵抗の記号とダイオードの記号を組み合わせて表している。

読み出し期間に先立ってメモリセルアレイ全体がＶｂにバイアスされており、例えばメモリセルＲ２２を読み出す場合、メモリセルＲ２２に接続されている選択ワード線ＷＬ２の電位を初期電圧Ｖｂから電圧（Ｖｂ−Ｖｒ）に遷移させる。これにより、メモリセルＲ２２には順方向の読み出し電流がビット線Ｂ２から選択ワード線ＷＬ２の方へ流れる。この読み出し電流の大小を、ビット線デコーダを介して接続された読み出し回路によって読み出す。メモリセルＲ２２以外にも、同じ選択ワード線ＷＬ２に接続するメモリセルＲ２１，Ｒ２３にも読み出し電流が流れるので、これらを同時に読み出しても良い。

〈第２実施形態〉
第１実施形態では、メモリセルが１Ｒ型メモリセルである場合について説明したが、メモリセルが１Ｔ／１Ｒ型メモリセルである場合の実施形態を以下に示す。

図１０に、第２実施形態における本発明装置の概略の構成を示す。図１０に示すように、本発明装置は、１Ｔ／１Ｒ型メモリセルをマトリクス状に配列したメモリセルアレイ１５の周辺に、ワード線デコーダ７、ビット線デコーダ６、ソース線デコーダ５、電圧スイッチ回路１２、読み出し回路１３、電圧発生回路１４、及び、制御回路１０を備えて構成される。アドレス線８から制御回路１０に入力された、アドレス入力に対応したメモリセルアレイ１５内の特定のメモリセルが、ビット線デコーダ６、ソース線デコーダ５、及び、ワード線デコーダ７によって選択され、データの書き込み、消去、読み出しの各動作が実行され、選択されたメモリセルにデータが記憶され、且つ、読み出される。外部装置（図示せず）との間のデータの入出力は、データ線９を介して行われる。

メモリセルアレイ１５は、図１１に示すように、列方向に延伸するｍ本のビット線ＢＬ１〜ＢＬｍと行方向に延伸するｎ本のワード線ＷＬ１〜ＷＬｎの各交点にメモリセル２がｍ×ｎ個配置した構成となっている。また、ｎ本のソース線ＳＬ１〜ＳＬｎが、ワード線ＷＬ１〜ＷＬｎと平行に配置される構成となっている。各メモリセル２は、可変抵抗素子３と選択素子であるトランジスタ４で構成される。各メモリセル２を構成する可変抵抗素子３は整流特性を有しており、ビット線からソース線の方向に流れる電流が順方向電流となるように、可変抵抗素子３と選択トランジスタ４が、ビット線、ワード線、ソース線に接続している。即ち、可変抵抗素子に用いる材料によって図４に示すように決まるアノードとなる可変抵抗素子３の電極をビット線に接続し、カソードとなる電極を選択トランジスタ４のドレインに接続し、選択トランジスタ４のソースをソース線に接続し、選択トランジスタ４のゲートをワード線に接続する。

ワード線デコーダ７は、アドレス線８に入力された信号に対応するメモリセルアレイ１５のワード線を選択し、ビット線デコーダ６は、アドレス線８に入力されたアドレス信号に対応するメモリセルアレイ１５のビット線を選択し、更に、ソース線デコーダ５は、アドレス線８に入力されたアドレス信号に対応するメモリセルアレイ１５のソース線を選択する。ビット線デコーダ６、ソース線デコーダ５、及び、ワード線デコーダ７は、アドレス線８から制御回路１０に入力されたアドレス入力に対応したメモリセルアレイ１５内の少なくとも１つのメモリセルをメモリセル単位で選択するメモリセル選択回路として機能する。

制御回路１０は、メモリセルアレイ１５の書き込み、消去、読み出しの各動作における制御を行う。制御回路１０は、アドレス線８から入力されたアドレス信号、データ線９から入力されたデータ入力（書き込み時）、制御信号線１１から入力された制御入力信号に基づいて、ワード線デコーダ７、ビット線デコーダ６、ソース線デコーダ５、電圧スイッチ回路１２、メモリセルアレイ１５の読み出し、書き込み、及び、消去動作を制御する。図１０に示す例では、制御回路１０は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。

電圧スイッチ回路１２は、メモリセルアレイ１５の読み出し、書き込み、消去時に必要なワード線、ビット線及びソース線の各電圧を動作モードに応じて切り替え、メモリセルアレイ１５に供給する電圧供給回路として機能する。特に、読み出しモードでは、電圧スイッチ回路１２は、ビット線デコーダ６、ソース線デコーダ５、及び、ワード線デコーダ７を介して、選択されたメモリセルに接続するビット線とワード線とソース線に後述の所定の読み出し電圧を各別に印加する。図中、Ｖｃｃは本発明装置の電源電圧、Ｖｓｓは接地電圧、Ｖｗｒｔは書き込み用電圧、Ｖｒｓｔは消去用の電圧、Ｖｂはメモリセルアレイのバイアス電圧である。Ｖｂ＋Ｖｒは読み出し時に使用され、Ｖｂにバイアスされた（全てのソース線とビット線にＶｂが印加された）メモリセルアレイの内、選択されたビット線にＶｂ＋Ｖｒを印加して読み出しを行う。このとき選択メモリセルの可変抵抗素子には、絶対値Ｖｒの電圧が読み出し電圧として印加される。尚、バイアス電圧Ｖｂが０Ｖの場合には、Ｖｂ＋ＶｒはＶｒとなる。

また、データの読み出しは、メモリセルアレイ１５からビット線デコーダ６、読み出し回路１３を介して実行される。読み出し回路１３は、データの状態を判定し、その結果を制御回路１０に転送し、データ線９へ出力する。

次に、第２実施形態における読み出し動作時のメモリセルアレイへの電圧印加手順を説明する。図１２に示すように、メモリセルアレイは、初めに全ビット線と全ソース線は電圧Ｖｂに、全ワード線が接地電圧Ｖｓｓ（０Ｖ）にバイアスされ、全メモリセルの選択トランジスタがオフしている。次に、選択メモリセルの可変抵抗素子のアノード側に接続する選択ビット線のみを電圧（Ｖｂ＋Ｖｒ）にバイアスする。そして、選択メモリセルの選択トランジスタに接続する選択ワード線のみに電源電圧Ｖｃｃを印加して、選択メモリセルの選択トランジスタを読み出し時間Ｔｒｅａｄの期間だけオンさせる。但し、選択トランジスタのゲート・ソース間の電圧（Ｖｃｃ−Ｖｂ）は選択トランジスタの閾値電圧以上となるように設定されている。これにより、選択メモリセルの可変抵抗素子は順方向にバイアスされ、順方向電流がビット線からソース線へと流れる。このビット線を流れる電流の大小を読み出し回路１３で検知してデータを読み出す。このように選択メモリセルの可変抵抗素子を順方向バイアスして読み出すことにより、読み出しディスターブが抑制される。

尚、１Ｔ／１Ｒ型メモリセルの場合、選択トランジスタが存在するため、選択トランジスタをオンオフさせるための制御電圧の印加が必要になるが、可変抵抗素子の両端に各別に連絡する各ビット線、各ソース線への電圧印加方法は第１実施形態に準じて行えばよい。但し、第２実施形態におけるビット線は、第１実施形態におけるビット線に対応するが、第２実施形態におけるソース線は、第１実施形態におけるワード線に対応する。但し、選択トランジスタが存在するため、ワード線と平行するソース線をソース線デコーダ５で選択する必要がないので、ソース線デコーダ５は必ずしも設ける必要はない。

次に、上記読み出し動作における読み出し時間Ｔｒｅａｄの期間中におけるメモリセルアレイ内の状態を、図１３に示すワード線２本、ビット線２本、ソース線２本の場合について、図面を参照しながら説明する。

上述したように、各メモリセルの可変抵抗素子は、ビット線からソース線に流れる方向の電流が順方向電流となるように接続されている。図１３では、分かり易いように、可変抵抗素子を、可変抵抗の記号とダイオードの記号を組み合わせて表している。

読み出し期間に先立ってメモリセルアレイの全ビット線と全ソース線がＶｂに、全ワード線がＶｓｓに夫々バイアスされており、例えばメモリセルＭ２２を読み出す場合、メモリセルＭ２２の可変抵抗素子Ｒ２２に接続されている選択ビット線ＢＬ２の電位を初期電圧Ｖｂから電圧（Ｖｂ＋Ｖｒ）とに遷移させ、選択トランジスタＴＲ２２のゲートに接続する選択ワード線ＷＬ２に電源電圧Ｖｃｃを印加して、選択トランジスタＴＲ２２をオンさせる。これにより、可変抵抗素子Ｒ２２には順方向の読み出し電流がビット線ＢＬ２からソース線ＳＬ２の方へ流れる。この読み出し電流の大小を、ビット線デコーダを介して接続された読み出し回路によって読み出す。

第１実施形態ではメモリセルが１Ｒ型メモリセルである場合について、第２実施形態ではメモリセルが１Ｔ／１Ｒ型メモリセルである場合について、夫々説明したが、メモリセルが１Ｄ／１Ｒ型メモリセルである場合の２つ実施形態を以下に示す。１Ｄ／１Ｒ型メモリセルは、可変抵抗素子と選択素子であるダイオードの直列回路として構成されるが、ここで対象とする可変抵抗素子が整流特性を有するため、可変抵抗素子と選択ダイオードの接続の仕方には２通りある。２つの素子の順方向電流が同じ向きに流れる接続の仕方（可変抵抗素子と選択ダイオードの一方のアノードと他方のカソードを接続する仕方）と、２つの素子の順方向電流の向きが互いに逆向きに流れる接続の仕方（可変抵抗素子と選択ダイオードのアノード同士或いはカソード同士を接続する仕方）である。前者の場合を第３実施形態において、後者の場合を第４実施形態において、夫々説明する。

〈第３実施形態〉
図１４に、第３実施形態における本発明装置の概略の構成を示す。図１４に示すように、本発明装置は、基本的には第１実施形態の１Ｒ型メモリセルと同様の構成であるが、メモリセルが可変抵抗素子と選択ダーオードの直列回路で構成されているため、読み出し動作において選択メモリセルの選択ダイオードをオンさせる必要があるため、１Ｒ型メモリセルの場合とは電圧印加条件が異なる。図１４に示すように、本発明装置は、１Ｄ／１Ｒ型メモリセルをマトリクス状に配列したメモリセルアレイ３５ａの周辺に、ビット線デコーダ２６、ワード線デコーダ２７、電圧スイッチ回路３２ａ、読み出し回路３３ａ、電圧発生回路３４ａ、及び、制御回路３０ａを備えて構成される。

メモリセルアレイ３５ａは、図１５に示すように、列方向に延伸するｍ本のビット線ＢＬ１〜ＢＬｍと行方向に延伸するｎ本のワード線ＷＬ１〜ＷＬｎの各交点にメモリセル２ａがｍ×ｎ個配置した構成となっている。各メモリセル２ａは、可変抵抗素子３と選択素子であるダイオード４ａで構成される。各メモリセル２ａを構成する可変抵抗素子３は整流特性を有しており、ビット線からワード線の方向に流れる電流が、可変抵抗素子の順方向電流となるように、ワード線、ビット線に接続している。即ち、可変抵抗素子に用いる材料によって図４に示すように決まるアノードとなる可変抵抗素子３の電極をビット線に接続し、カソードとなる電極を選択ダーオード４ａのアノードに接続し、選択ダーオード４ａのカソードをワード線に接続する。

ビット線デコーダ２６とワード線デコーダ２７は、メモリセルを行単位、列単位、または、メモリセル単位で選択するメモリセル選択回路として機能し、アドレス線２８から制御回路３０ａに入力されたアドレス入力に対応したメモリセルアレイ３５ａの中から読み出し対象のメモリセルを選択する。ワード線デコーダ２７は、アドレス線２８に入力された信号に対応するメモリセルアレイ３５ａのワード線を選択し、ビット線デコーダ２６は、アドレス線２８に入力されたアドレス信号に対応するメモリセルアレイ３５ａのビット線を選択する。本実施形態では、読み出し動作時において、ビット線デコーダ２６とワード線デコーダ２７が、メモリセルアレイ３５ａの中からメモリセルをメモリセル単位で選択する。

制御回路３０ａは、メモリセルアレイ３５ａの書き込み、消去、読み出しの各動作における制御を行う。制御回路３０ａは、アドレス線２８から入力されたアドレス信号、データ線２９から入力されたデータ入力（書き込み時）、制御信号線３１から入力された制御入力信号に基づいて、ワード線デコーダ２７、ビット線デコーダ２６、電圧スイッチ回路３２ａ、メモリセルアレイ３５ａの読み出し、書き込み、及び、消去動作を制御する。図１４に示す例では、制御回路３０ａは、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。

電圧スイッチ回路３２ａは、メモリセルアレイ３５ａの読み出し、書き込み、消去時に必要なワード線、ビット線及びソース線の各電圧を動作モードに応じて切り替え、メモリセルアレイ３５ａに供給する電圧供給回路として機能する。特に、読み出しモードでは、電圧スイッチ回路３２ａは、ビット線デコーダ２６とワード線デコーダ２７により選択された選択メモリセルに接続する選択ビット線と選択ワード線に後述の所定電圧を各別に印加する。本実施形態では、ビット線デコーダ２６とワード線デコーダ２７で選択された選択ビット線と選択ワード線の両方に接続する選択メモリセルに、所定の読み出し電圧が印加される。図中、Ｖｃｃは本発明装置の電源電圧、Ｖｓｓは接地電圧、Ｖｗｒｔは書き込み用電圧、Ｖｒｓｔは消去用の電圧、Ｖｂはメモリセルアレイのバイアス電圧である。Ｖｂ＋Ｖｒ＋Ｖｆｗｄは読み出し時に使用され、選択メモリセルにはＶｒ＋Ｖｆｗｄの順方向バイアスが印加されて、選択ダイオードがオンし、選択された可変抵抗素子には、Ｖｒの順方向電圧が読み出し電圧として印加される。ここで、Ｖｆｗｄは選択ダイオードの順方向オン電圧である。

読み出し回路３３ａは、選択メモリセルに接続するビット線を流れる読み出し電流の内、ビット線デコーダ２６で選択された選択ビット線を流れる読み出し電流を電圧変換して、選択ビット線に接続する読み出し対象のメモリセルの記憶データの状態を判定し、その結果を制御回路３０ａに転送し、データ線２９へ出力する。

次に、第３実施形態における読み出し動作時のメモリセルアレイへの電圧印加手順を説明する。図１６に示すように、メモリセルアレイは、初めに電圧Ｖｂにバイアスされている。つまり、読み出し対象の選択メモリセルに接続する選択ワード線、選択ビット線、選択ワード線以外の非選択ワード線、及び、選択ビット線以外の非選択ビット線の全てに、バイアス電圧Ｖｂが印加されている。次に、選択メモリセルの可変抵抗素子のアノードに接続する選択ビット線、及び、選択メモリセルの選択ダイオードのカソードが接続する選択ワード線以外の非選択ワード線を、読み出し時間Ｔｒｅａｄの期間だけ電圧（Ｖｂ＋Ｖｒ+Ｖｆｗｄ）にバイアスする。Ｖｆｗｄは選択ダイオードの順方向オン電圧である。これにより、選択メモリセルには、選択ダイオードのカソードを基準として電圧（Ｖｒ＋Ｖｆｗｄ）が印加され、選択メモリセルの選択ダイオードがオンして選択メモリセルの可変抵抗素子は順方向にバイアスされ、順方向電流がビット線からワード線へと流れる。このビット線を流れる電流の大小を読み出し回路３３ａで検知してデータを読み出す。このように選択メモリセルの可変抵抗素子を順方向バイアスして読み出すことにより、読み出しディスターブが抑制される。

次に、上記読み出し動作における読み出し時間Ｔｒｅａｄの期間中におけるメモリセルアレイ内の状態を、図１７に示すワード線３本、ビット線３本の場合について、図面を参照しながら説明する。

上述したように、可変抵抗素子は、ビット線からワード線に流れる電流が順方向電流となるように接続されている。図１７では、分かり易いように、可変抵抗素子を、可変抵抗の記号とダイオードの記号を組み合わせて表している。

読み出し期間に先立ってメモリセルアレイ全体がＶｂにバイアスされており、例えばメモリセルＭ２２を読み出す場合、可変抵抗素子Ｒ２２と選択ダイオードＤ２２からなる選択メモリセルＭ２２に接続されている選択ビット線の電位をＶｂ＋Ｖｒ＋Ｖｆｗｄに遷移させ、それ以外の非選択ビット線の電位をバイアス電圧Ｖｂのままに維持し、選択メモリセルＭ２２に接続されている選択ワード線の電位をバイアス電圧Ｖｂのままに維持し、それ以外の非選択ワード線の電位をＶｂ＋Ｖｒ＋Ｖｆｗｄに遷移させる。これにより、選択メモリセルＭ２２には順方向電圧Ｖｒ＋Ｖｆｗｄが印加され、選択ダイオードＤ２２がオンして、可変抵抗素子Ｒ２２に順方向の読み出し電圧Ｖｒが印加されて、順方向の読み出し電流がビット線ＢＬ２からワード線ＷＬ２に流れる。この読み出し電流を、ビット線デコーダ２６を介して接続された読み出し回路３３ａによって読み出す。ここで、非選択ビット線ＢＬ１，ＢＬ３と選択ワード線ＷＬ１，ＷＬ３の夫々に接続する非選択メモリセルＭ１１，Ｍ１３，Ｍ３１，Ｍ３３には、逆方向電圧−（Ｖｒ＋Ｖｆｗｄ）が印加されるが、これら非選択メモリセル中の選択ダイオードがオンしてはならないので、上記逆方向電圧の絶対値｜Ｖｒ＋Ｖｆｗｄ｜が選択ダイオードの逆方向耐圧以上とならないように、逆方向耐圧と順方向電圧Ｖｒ＋Ｖｆｗｄを設定する必要がある。

〈第４実施形態〉
図１８に、第４実施形態における本発明装置の概略の構成を示す。第４実施形態における本発明装置は、メモリセルを構成する可変抵抗素子と選択ダイオードの順方向電流の向きが互いに逆向きになるように直列に接続されている点を除いては、第３実施形態と同様である。図１８に示すように、本発明装置は、１Ｄ／１Ｒ型メモリセルをマトリクス状に配列したメモリセルアレイ３５ｂの周辺に、ビット線デコーダ２６、ワード線デコーダ２７、電圧スイッチ回路３２ｂ、読み出し回路３３ｂ、電圧発生回路３４ｂ、及び、制御回路３０ｂを備えて構成される。

メモリセルアレイ３５ｂの構成は、図１９に示すように、列方向に延伸するｍ本のビット線ＢＬ１〜ＢＬｍと行方向に延伸するｎ本のワード線ＷＬ１〜ＷＬｎの各交点にメモリセル２ｂがｍ×ｎ個配置した構成となっている。各メモリセル２ｂを構成する可変抵抗素子３は整流特性を有しており、ビット線からワード線の方向に流れる電流が、可変抵抗素子の順方向電流となるように、ワード線、ビット線に接続している。即ち、可変抵抗素子に用いる材料によって図４に示すように決まるアノードとなる可変抵抗素子３の電極をビット線に接続し、カソードとなる電極を選択ダーオード４ａのカソードに接続し、選択ダーオード４ａのアノードをワード線に接続する。

ビット線デコーダ２６とワード線デコーダ２７は、メモリセルを行単位、列単位、または、メモリセル単位で選択するメモリセル選択回路として機能し、アドレス線２８から制御回路３０ｂに入力されたアドレス入力に対応したメモリセルアレイ３５ｂの中から読み出し対象のメモリセルを選択する。ワード線デコーダ２７は、アドレス線２８に入力された信号に対応するメモリセルアレイ３５ｂのワード線を選択し、ビット線デコーダ２６は、アドレス線２８に入力されたアドレス信号に対応するメモリセルアレイ３５ｂのビット線を選択する。本実施形態では、読み出し動作時において、ワード線デコーダ２７が、メモリセルアレイ３５ｂの中からメモリセルを行単位で選択する。

制御回路３０ｂは、メモリセルアレイ３５ｂの書き込み、消去、読み出しの各動作における制御を行う。制御回路３０ｂは、アドレス線２８から入力されたアドレス信号、データ線２９から入力されたデータ入力（書き込み時）、制御信号線３１から入力された制御入力信号に基づいて、ワード線デコーダ２７、ビット線デコーダ２６、電圧スイッチ回路３２ｂ、メモリセルアレイ３５ｂの読み出し、書き込み、及び、消去動作を制御する。図１８に示す例では、制御回路３０ｂは、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。

電圧スイッチ回路３２ｂは、メモリセルアレイ３５ｂの読み出し、書き込み、消去時に必要なワード線、ビット線及びソース線の各電圧を動作モードに応じて切り替え、メモリセルアレイ３５ｂに供給する電圧供給回路として機能する。特に、読み出しモードでは、電圧スイッチ回路３２ｂは、ワード線デコーダ２７により選択された１行の選択メモリセルに接続するビット線とワード線に後述の所定電圧を各別に印加する。本実施形態では、ワード線デコーダ２７で選択された１本の選択ワード線に接続する選択メモリセルに、所定の読み出し電圧が印加される。図中、Ｖｃｃは本発明装置の電源電圧、Ｖｓｓは接地電圧、Ｖｗｒｔは書き込み用電圧、Ｖｒｓｔは消去用の電圧、Ｖｂはメモリセルアレイのバイアス電圧である。Ｖｂ−Ｖｒ−Ｖｒｖｓは読み出し時に使用され、選択メモリセルにはＶｒ＋Ｖｒｖｓの電圧が印加されて、選択ダイオードがオンし（逆方向降伏）、選択された可変抵抗素子には、Ｖｒの順方向電圧が読み出し電圧として印加される。ここで、Ｖｒｖｓは選択ダイオードの逆方向降伏電圧（絶対値）である。

読み出し回路３３ｂは、選択メモリセルに接続するビット線を流れる読み出し電流の内、ビット線デコーダ２６で選択された選択ビット線を流れる読み出し電流を電圧変換して、１行の選択メモリセルの内の選択ビット線に接続する読み出し対象のメモリセルの記憶データの状態を判定し、その結果を制御回路３０ｂに転送し、データ線２９へ出力する。

次に、第４実施形態における読み出し動作時のメモリセルアレイへの電圧印加手順を説明する。図２０に示すように、メモリセルアレイは、初めに電圧Ｖｂにバイアスされている。つまり、読み出し対象の選択メモリセルに接続する選択ワード線、選択ワード線以外の非選択ワード線、及び、全ビット線（本実施形態では、全てのビット線が選択メモリセルに接続する）の全てに、バイアス電圧Ｖｂが印加されている。次に、各選択メモリセルの可変抵抗素子のカソードに接続する選択ワード線を、読み出し時間Ｔｒｅａｄの期間だけ電圧（Ｖｂ−Ｖｒ−Ｖｒｖｓ）にバイアスする。Ｖｒｖｓは選択ダイオードの逆方向降伏電圧（絶対値）である。これにより、全ての選択メモリセルには、選択ダイオードのアノードを基準として電圧（Ｖｒ＋Ｖｒｖｓ）が印加され、全ての選択メモリセルの選択ダイオードがオン（逆方向降伏）して選択メモリセルの可変抵抗素子は順方向にバイアスされ、順方向電流が各ビット線から選択ワード線へと流れる。このビット線を流れる電流の大小を読み出し回路３３ｂで検知してデータを読み出す。このように選択メモリセルの可変抵抗素子を順方向バイアスして読み出すことにより、読み出しディスターブが抑制される。尚、ビット線デコーダ２６で選択された１または複数のビット線に対してのみ選択的に読み出し電流の大小を読み出し回路３３ｂで検知して、ビット線デコーダ２６で更に選択された選択メモリセルのデータを読み出すようにしても良いが、ビット線デコーダ２６で選択されない他の選択メモリセルも順方向バイアスされていることには相違ない。

次に、上記読み出し動作における読み出し時間Ｔｒｅａｄの期間中におけるメモリセルアレイ内の状態を、図２１に示すワード線３本、ビット線３本の場合について、図面を参照しながら説明する。

上述したように、可変抵抗素子は、ビット線からワード線に流れる電流が順方向電流となるように接続されている。図２１では、分かり易いように、可変抵抗素子を、可変抵抗の記号とダイオードの記号を組み合わせて表している。

読み出し期間に先立ってメモリセルアレイ全体がＶｂにバイアスされており、例えばメモリセルＭ２２を読み出す場合、可変抵抗素子Ｒ２２と選択ダイオードＤ２２からなる選択メモリセルＭ２２に接続されている選択ワード線ＷＬ２の電位を初期電圧Ｖｂから電圧（Ｖｂ−Ｖｒ−Ｖｒｖｓ）に遷移させる。これにより、選択メモリセルＭ２２には電圧Ｖｒ＋Ｖｒｖｓ（可変抵抗素子Ｒ２２に対しては順方向バイアスで、選択ダイオードＤ２２に対しては逆方向バイアスとなる）が印加され、選択ダイオードＤ２２がオン（逆方向降伏）して、可変抵抗素子Ｒ２２に順方向の読み出し電圧Ｖｒが印加されて、順方向の読み出し電流がビット線ＢＬ２からワード線ＷＬ２に流れる。この読み出し電流を、ビット線デコーダ２６を介して接続された読み出し回路３３ｂによって読み出す。ここで、他の選択メモリセルＭ２１，Ｍ２３にも同様に電圧Ｖｒ＋Ｖｒｖｓが印加され、選択ダイオードＤ２１，Ｄ２３がオン（逆方向降伏）して、可変抵抗素子Ｒ２１，Ｒ２３に順方向の読み出し電圧Ｖｒが印加されて、順方向の読み出し電流がビット線ＢＬ１，ＢＬ３からワード線ＷＬ２に流れるので、他の選択メモリセルＭ２１，Ｍ２３についても、これらの読み出し電流を同時に読み出しても良い。

第４実施形態の場合に注意すべき点は、各メモリセル中の選択ダイオードの逆方向降伏電圧Ｖｒｖｓは、通常、順方向オン電圧Ｖｆｗｄより絶対値において高電圧であるので、第３実施形態にように、選択ビット線と非選択ワード線の電位を初期電圧Ｖｂから電圧（Ｖｂ＋Ｖｒ＋Ｖｒｖｓ）に遷移させると、選択ビット線と選択ワード線の両方に接続する選択メモリセルには、電圧Ｖｒ＋Ｖｒｖｓが印加され、選択ダイオードがオン（逆方向降伏）して、可変抵抗素子に順方向の読み出し電圧Ｖｒが印加されて、順方向の読み出し電流が選択ビット線から選択ワード線に流れる。しかし、非選択ビット線と非選択ワード線の両方に接続する非選択メモリセルに、逆方向電圧−（Ｖｒ＋Ｖｒｖｓ）が印加され、選択ダイオードが順方向バイアスによってオンして、可変抵抗素子に読み出し電圧（Ｖｒ＋Ｖｒｖｓ−Ｖｆｗｄ）が逆方向バイアスで印加されるため、可変抵抗素子が低抵抗状態の場合には、読み出しディスターブが顕著に現れてしまう。従って、第４実施形態では、メモリセルの選択は行単位または列単位で行い、非選択メモリセルの選択ダイオードが順方向バイアスされないようにする必要がある。

次に、本発明装置の別実施形態について説明する。

〈１〉上記各実施形態において、メモリセル構造として、１Ｒ型メモリセルと１Ｔ／１Ｒ型メモリセル、１Ｄ／１Ｒ型メモリセルの場合につき、夫々のメモリセルアレイ構成を例示して説明したが、それ以外のメモリセル構造であっても、選択メモリセルの可変抵抗素子を流れる電流方向が制御できる構造であれば、如何なるメモリセル構造であっても構わない。また、１Ｔ／１Ｒ型メモリセルの選択トランジスタは、Ｎ型ＭＯＳＦＥＴに限らず、Ｐ型ＭＯＳＦＥＴやバイポーラトランジスタであっても構わない。

〈２〉上記第２実施形態において、１Ｔ／１Ｒ型メモリセルのメモリセルアレイ構成として、図１０に示すような行方向に延伸するソース線を各行に設ける構成を例示したが、１Ｔ／１Ｒ型メモリセルのメモリセルアレイ構成は、上記実施形態の構成に限定されるものではない。例えば、列方向にビット線と平行に延伸するソース線であっても構わない。

また、図１０に示す構成に対して、ビット線とソース線の関係を反転させても構わない。この場合、読み出し回路１３はソース線デコーダ５に接続される。

〈３〉上記第２実施形態において、１Ｔ／１Ｒ型メモリセルは、可変抵抗素子に用いる材料によって図４に示すように決まるアノードとなる可変抵抗素子３の電極をビット線に接続し、カソードとなる電極を選択トランジスタ４のドレインに接続し、選択トランジスタ４のソースをソース線に接続し、選択トランジスタ４のゲートをワード線に接続したが、可変抵抗素子３と選択トランジスタ４の配置を入れ替えて、選択トランジスタ４のドレインをビット線に接続し、選択トランジスタ４のゲートをワード線に接続し、可変抵抗素子に用いる材料によって図４に示すように決まるアノードとなる可変抵抗素子３の電極を選択トランジスタ４のソースに接続し、可変抵抗素子３のカソードとなる電極をソース線に接続するようにしてもよい。

〈４〉上記第１実施形態では、ワード線を１本選択して、当該選択ワード線に接続する選択メモリセルを流れる読み出し電流を、ビット線側で選択して、読み出す場合を想定したが、ワード線とビット線の関係を反転させて、ビット線を１本選択して、当該選択ビット線に接続する選択メモリセルを流れる読み出し電流を、ワード線側で選択して、読み出す方式であっても構わない。この場合、読み出し回路２３は、ワード線デコーダ１７側に接続する。

〈５〉上記第３実施形態では、ワード線とビット線を夫々１本選択して、当該選択ワード線と選択ビット線の両方に接続する選択メモリセルを流れる読み出し電流を、ビット線側で読み出す場合を想定したが、ワード線とビット線の関係を反転させて、ワード線側で読み出すようにしてもよい。この場合、読み出し回路３３ａは、ワード線デコーダ２７側に接続する。

また、上記第１実施形態と同様に、ワード線を１本選択して、当該選択ワード線に接続する選択メモリセルを流れる読み出し電流を、ビット線側で選択して、読み出すようにしてもよい。また、ワード線とビット線の関係を反転させて、ビット線を１本選択して、当該選択ビット線に接続する選択メモリセルを流れる読み出し電流を、ワード線側で選択して、読み出す方式であっても構わない。後者の場合、読み出し回路３３ａは、ワード線デコーダ２７側に接続する。

〈６〉上記第３実施形態では、１Ｄ／１Ｒ型メモリセルは、可変抵抗素子に用いる材料によって図４に示すように決まるアノードとなる可変抵抗素子３の電極をビット線に接続し、カソードとなる電極を選択ダーオード４ａのアノードに接続し、選択ダーオード４ａのカソードをワード線に接続したが、可変抵抗素子３と選択ダーオード４ａの配置を入れ替えて、選択ダーオード４ａのアノードをビット線に接続し、可変抵抗素子に用いる材料によって図４に示すように決まるアノードとなる可変抵抗素子３の電極を選択ダーオード４ａのカソードに接続し、可変抵抗素子３のカソードをワード線に接続するようにしてもよい。

〈７〉上記第４実施形態では、ワード線を１本選択して、当該選択ワード線に接続する選択メモリセルを流れる読み出し電流を、ビット線側で選択して、読み出す場合を想定したが、ワード線とビット線の関係を反転させて、ビット線を１本選択して、当該選択ビット線に接続する選択メモリセルを流れる読み出し電流を、ワード線側で選択して、読み出す方式であっても構わない。この場合、読み出し回路３３ｂは、ワード線デコーダ２７側に接続する。

〈８〉上記第４実施形態では、１Ｄ／１Ｒ型メモリセルは、可変抵抗素子に用いる材料によって図４に示すように決まるアノードとなる可変抵抗素子３の電極をビット線に接続し、カソードとなる電極を選択ダーオード４ａのアノードに接続し、選択ダーオード４ａのカソードをワード線に接続したが、可変抵抗素子３と選択ダーオード４ａの配置を入れ替えて、選択ダーオード４ａのアノードをビット線に接続し、可変抵抗素子に用いる材料によって図４に示すように決まるアノードとなる可変抵抗素子３の電極を選択ダーオード４ａのカソードに接続し、可変抵抗素子３のカソードをワード線に接続するようにしてもよい。

〈９〉上記各実施形態において、図５、図１０、図１４、図１８に示す電圧スイッチ回路２２、１２、３２ａ、３２ｂは、書き込み、消去、読み出しの各動作の電圧を１つの回路ブロックで発生する形態を示しているが、上記各動作用の電圧を個別に発生する回路を個別に設けても構わない。

〈１０〉上記第２実施形態において、読み出し動作時において、選択ビット線、非選択ビット線、ソース線には、常に何らかの電圧が印加されている場合を説明したが、非選択ビット線または非選択メモリセルに接続するソース線の一部がフローティング状態（電圧非印加状態）であっても構わない。

また、上記第１、第３及び第４実施形態においても、選択メモリセルの可変抵抗素子に順方向読み出し電流が流れ、読み出し回路で読み出しが可能であって、非選択メモリセルの可変抵抗素子に逆方向バイアスが印加されない限りにおいて、非選択ビット線または非選択ワード線の一部がフローティング状態（電圧非印加状態）であっても構わない。

本発明は、電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する不揮発性半導体記憶装置に利用可能であり、特に、メモリセルアレイの読み出し動作に伴う記憶データの劣化防止に有用である。

Ｔｉ／ＰＣＭＯ／ＳＲＯの３層からなる可変抵抗素子の高抵抗状態及び低抵抗状態における電流電圧特性の一例を示す図 整流特性を有する低抵抗状態と高抵抗状態の各可変抵抗素子に読み出し電圧を順方向及び逆方向バイアスで印加したときの読み出し電圧印加時間と抵抗変化の関係を示す特性図 本発明に係る不揮発性半導体記憶装置のメモリセルを構成する可変抵抗素子の断面構造を示す素子断面図 図３に示す可変抵抗素子の構成材料と整流特性の対応関係を示す表 本発明に係る不揮発性半導体記憶装置の第１実施形態における概略の回路構成例を示すブロック図 本発明に係る不揮発性半導体記憶装置の第１実施形態における可変抵抗素子だけで構成される１Ｒ型メモリセルのメモリセルアレイの一構成例を模式的に示す回路図 本発明に係る不揮発性半導体記憶装置の第１実施形態における電圧発生回路の一構成例を回路図 本発明に係る不揮発性半導体記憶装置の第１実施形態における読み出し動作時のメモリセルアレイへの電圧印加手順を説明する図 本発明に係る不揮発性半導体記憶装置の第１実施形態における読み出し動作時のメモリセルアレイへの電圧印加条件を説明する図 本発明に係る不揮発性半導体記憶装置の第２実施形態における概略の回路構成例を示すブロック図 本発明に係る不揮発性半導体記憶装置の第２実施形態における可変抵抗素子と選択トランジスタを備えた１Ｔ／１Ｒ型メモリセルのメモリセルアレイの一構成例を模式的に示す回路図 本発明に係る不揮発性半導体記憶装置の第２実施形態における読み出し動作時のメモリセルアレイへの電圧印加手順を説明する図 本発明に係る不揮発性半導体記憶装置の第２実施形態における読み出し動作時のメモリセルアレイへの電圧印加条件を説明する図 本発明に係る不揮発性半導体記憶装置の第３実施形態における概略の回路構成例を示すブロック図 本発明に係る不揮発性半導体記憶装置の第３実施形態における可変抵抗素子と選択ダイオードを備えた１Ｄ／１Ｒ型メモリセルのメモリセルアレイの一構成例を模式的に示す回路図 本発明に係る不揮発性半導体記憶装置の第３実施形態における読み出し動作時のメモリセルアレイへの電圧印加手順を説明する図 本発明に係る不揮発性半導体記憶装置の第３実施形態における読み出し動作時のメモリセルアレイへの電圧印加条件を説明する図 本発明に係る不揮発性半導体記憶装置の第４実施形態における概略の回路構成例を示すブロック図 本発明に係る不揮発性半導体記憶装置の第４実施形態における可変抵抗素子と選択ダイオードを備えた１Ｄ／１Ｒ型メモリセルのメモリセルアレイの一構成例を模式的に示す回路図 本発明に係る不揮発性半導体記憶装置の第４実施形態における読み出し動作時のメモリセルアレイへの電圧印加手順を説明する図 本発明に係る不揮発性半導体記憶装置の第４実施形態における読み出し動作時のメモリセルアレイへの電圧印加条件を説明する図

符号の説明

１： １Ｒ型メモリセル
２： １Ｔ／１Ｒ型メモリセル
２ａ、２ｂ： １Ｄ／１Ｒ型メモリセル
３： 整流特性を有する可変抵抗素子
４： 選択トランジスタ
４ａ： 選択ダイオード
５： ソース線デコーダ
６、１６、２６： ビット線デコーダ
７、１７、２７： ワード線デコーダ
８、１８、２８： アドレス線
９、１９、２９： データ線
１０、２０、３０ａ、３０ｂ： 制御回路
１１、２１、３１： 制御信号線
１２、２２、３２ａ、３２ｂ： 電圧スイッチ回路
１３、２３、３３ａ、３３ｂ： 読み出し回路
１４、２４、３４ａ、３４ｂ： 電圧発生回路
１５： １Ｔ／１Ｒ型メモリセルのメモリセルアレイ
２５： １Ｒ型メモリセルのメモリセルアレイ
３５ａ、３５ｂ： １Ｄ／１Ｒ型メモリセルのメモリセルアレイ
５０： 第１可変抵抗接合材料
５１： 第２可変抵抗接合材料
５２： 第１電極
５３： 第２電極
５４： 整流性接合
ＢＬ１〜ＢＬｍ： ビット線（列選択線）
ＷＬ１〜ＷＬｎ： ワード線（行選択線）
ＳＬ１〜ＳＬｎ： ソース線
Ｄ１１〜Ｄｎｍ： 選択ダイオード
Ｍ１１〜Ｍｎｍ： メモリセル
Ｒ１１〜Ｒｎｍ： 可変抵抗素子（１Ｒ型メモリセル）
ＲＶ１〜ＲＶ７： 電圧発生用抵抗
ＴＲ１１〜ＴＲｎｍ： 選択トランジスタ
Ｔｒｅａｄ： 読み出し時間
Ｖｃｃ： 電源電圧
Ｖｓｓ： 接地電圧
Ｖｗｒｔ１、Ｖｗｒｔ２： 書き込み用の電圧
Ｖｒｓｔ１、Ｖｒｓｔ２： 消去用電圧
Ｖｂ： バイアス電圧
Ｖｒ： 読み出し電圧
Ｖｂ−Ｖｒ： 読み出し用印加電圧
Ｖｂ＋Ｖｒ＋Ｖｆｗｄ： 読み出し用印加電圧
Ｖｂ−Ｖｒ−Ｖｒｖｓ： 読み出し用印加電圧
Ｖｆｗｄ： 選択ダイオードの順方向オン電圧
Ｖｒｖｓ： 選択ダイオードの逆方向降伏電圧

Claims (12)

1. 電流電圧特性に整流性を示す整流性接合と、前記整流性接合部への電圧印加のための２つの電極からなる積層構造を有し、前記２つの電極の一方を基準電極として、他方電極に正電圧を印加した時に流れる正バイアス電流が、前記他方電極に負電圧を印加した時に流れる負バイアス電流より大きくなる前記他方電極に印加する電圧極性に対して非対称な電流電圧特性を呈し、且つ、前記２つの電極間への電圧印加により電気抵抗が変化して情報を記憶可能な可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリアレイを有する不揮発性半導体記憶装置であって、
   前記メモリセルアレイの中から前記メモリセルを行単位、列単位、または、メモリセル単位で選択するメモリセル選択回路と、
   前記メモリセル選択回路によって選択された１または複数の選択メモリセルに前記メモリセル選択回路を介して書き換え動作及び読み出し動作に応じた所定電圧を供給する電圧供給回路と、
   前記選択メモリセルに対する前記読み出し動作において、前記選択メモリセルの前記可変抵抗素子に印加された電圧と前記可変抵抗素子の抵抗状態に応じて流れる読み出し電流の大小を検知して、前記選択メモリセルに記憶されている情報の読み出しを行う読み出し回路と、を備え、
   前記選択メモリセルに対する前記読み出し動作において、前記メモリセル選択回路と前記電圧供給回路によって、前記選択メモリセルの前記可変抵抗素子には、前記基準電極に対して前記他方電極に前記読み出し動作に応じた所定電圧の正電圧が印加され、前記読み出し回路が、前記他方電極から前記基準電極に流れる前記正バイアス電流の大小を検知して、前記選択メモリセルに記憶されている情報の読み出しを行うことを特徴とする不揮発性半導体記憶装置。
2. 前記メモリセル選択回路が、前記メモリセルアレイの中から前記メモリセルを行単位または列単位で選択することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記メモリセルが前記可変抵抗素子のみで構成され、
   前記メモリセルアレイが、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記可変抵抗素子の一端側を同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記可変抵抗素子の他端側を同じ前記列選択線に接続して構成されることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
4. 前記メモリセルが前記可変抵抗素子と選択トランジスタの直列回路を備えて構成され、
   前記メモリセルアレイが、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記選択トランジスタのゲートを同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記直列回路の一方端を同じ前記列選択線に接続し、前記メモリセルの夫々が前記直列回路の他方端をソース線に接続して構成され、
   前記メモリセル選択回路が、前記メモリセルアレイの中から同一行の前記メモリセルを少なくとも１つ選択することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
5. 前記メモリセルが前記可変抵抗素子と選択ダイオードの直列回路を備えて構成され、
   前記メモリセルアレイが、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記直列回路の一端側を同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記直列回路の他端端を同じ前記列選択線に接続して構成され、
   前記メモリセル選択回路が、前記メモリセルアレイの中から同一行または同一列の前記メモリセルを少なくとも１つ選択することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
6. 前記整流性接合がショットキー接合であることを特徴とする請求項１〜５の何れか１項に記載の不揮発性半導体記憶装置。
7. 前記整流性接合がｐｎ接合であることを特徴とする請求項１〜５の何れか１項に記載の不揮発性半導体記憶装置。
8. 前記整流性接合がヘテロ接合であることを特徴とする請求項１〜５の何れか１項に記載の不揮発性半導体記憶装置。
9. 前記ヘテロ接合がｐｎ接合であることを特徴とする請求項８に記載の不揮発性半導体記憶装置。
10. 前記ヘテロ接合が同一伝導型の半導体からなることを特徴とする請求項８に記載の不揮発性半導体記憶装置。
11. 前記整流性接合を構成する２つの材料の内の少なくとも一方が、ペロブスカイト型金属酸化物であることを特徴とする請求項１〜１０の何れか１項に記載の不揮発性半導体記憶装置。
12. 前記整流性接合を構成する２つの材料が、ペロブスカイト型金属酸化物であることを特徴とする請求項１〜１０の何れか１項に記載の不揮発性半導体記憶装置。