CN102044456B - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体结构的制造方法及半导体结构，该方法包括步骤：提供半导体基底；在所述半导体基底上形成金属导线；在所述金属导线上形成缓冲层，所述缓冲层含有N型杂质离子；在所述缓冲层上形成钝化层。本发明解决电荷在金属导线中积累的问题。

Description

半导体结构及其制造方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体结构及其制造方法。
背景技术
在半导体结构制造中，在形成金属导线后，为了防止该金属导线被水汽、可动离子等玷污和刮伤，在金属导线形成后会在表面形成一层钝化层(passivation)，例如氮化硅层。通常形成该钝化层的方法是采用等离子体加强化学气相沉积(PECVD，Plasma Enhanced Chemical Vapor Deposition)，PECVD是由射频引入的辉光放电或其它等离子体作为离子源，用于在淀积气体内产生等离子体。为了防止钝化层淀积对金属导线带来的损伤，通常会在金属导线和钝化层中间形成一层缓冲层，例如二氧化硅层。通常缓冲层也是采用加强化学气相沉积工艺形成。
但在上述形成方法中，由于缓冲层不具有吸纳电荷的作用，因此钝化层和缓冲层淀积过程中等离子体所产生的电荷会积累在该金属导线中，起到充电天线的作用，因而在该金属线中积累的电荷会损坏该金属导线下层的元件，产生相关的输出电压失效。在现有技术中，通常采用在金属线中形成熔丝(FUSE)，与多晶硅(poly)层的电阻相连，通过烧断不同个数的FUSE，实现对于输出电压的修正。
例如在专利号为“20041000241.5”的中国专利文献中提供了一种形成半导体装置的金属线的方法，包括下列步骤：通过执行一主蚀刻制造工艺及一过度蚀刻制造工艺以形成一连接至一下层元件的金属线，同时形成一金属熔丝(METAL FUSE)，该金属熔丝的一端连接至该金属线且另一端连接至半导体基板；以及通过执行一过度蚀刻制造工艺来形成该半导体装置的该金属线，以使该金属线与该金属熔丝电绝缘。在形成该金属线的过度蚀刻制造工艺期间因等离子体所感生的电荷会累积在该金属线中。由于会通过该金属熔丝将该金属线中所累积的等离子体感生的电荷放电至该半导体基板中，因而能够使该下层元件损坏降至最低限度。
但是，在利用上述方法存在的问题是：如果FUSE太少因可以修正的选择为2的N次方，则对于输出电压的修正有限，，如果FUSE太多，因为FUSE需要占用一定的芯片面积，因此使得芯片面积增大。
发明内容
本发明解决的技术问题是提供一种半导体结构的制造方法，解决电荷在金属导线中积累的问题。
为了解决上述问题，本发明提供了一种半导体结构的制造方法及半导体结构，该方法包括步骤：提供半导体基底；在所述半导体基底上形成金属导线；在所述金属导线上形成缓冲层，所述缓冲层含有N型杂质离子；在所述缓冲层上形成钝化层。
相应的，本发明还提供了一种半导体结构，包括：半导体基底；在所述半导体基底上具有金属导线；在所述金属导线具有缓冲层，所述缓冲层含有N型杂质离子；在所述缓冲层上具有钝化层。
与现有技术相比，本发明主要具有以下优点：
本发明通过在金属导线上的缓冲层中掺杂N型杂质离子，从而使得缓冲层具有吸纳正电荷的能力，从而减小了电荷在金属导线中积累的问题。
附图说明
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1为本发明的半导体结构的制造方法流程图；
图2至图5为本发明的半导体结构的制造方法一实施例的示意图。
具体实施方式
由背景技术可知，在半导体结构制造中，在形成金属导线后，为了防止该金属导线被水汽、可动离子等玷污和刮伤，在金属导线形成后会在表面形成一层钝化层(passivation)，例如氮化硅层。通常形成该钝化层的方法是采用等离子体加强化学气相沉积(PECVD，Plasma Enhanced Chemical VaporDeposition)，PECVD是由射频引入的辉光放电或其它等离子体源，用于在淀积气体内产生等离子体。为了防止钝化层淀积对金属导线带来的损伤，通常会在金属导线和钝化层中间形成一层缓冲层，例如二氧化硅层。通常缓冲层也是采用加强化学气相沉积工艺形成。由于缓冲层不具有吸纳电荷的作用，因此钝化层和缓冲层淀积中等离子体所产生的电荷会积累在该金属导线中。
本发明的发明人经过大量的实验研究后，认为可以通过使缓冲层具有吸纳电荷的性质，从而可以使得电荷不积累在金属导线中。
因此发明人提供了一种半导体结构的制造方法，包括步骤：
提供半导体基底；
在所述半导体基底上形成金属导线；
在所述金属导线上形成缓冲层，所述缓冲层含有N型杂质离子；
在所述缓冲层上形成钝化层。
相应的，本发明还提供了一种半导体结构，包括：
半导体基底；
在所述半导体基底上具有金属导线；
在所述金属导线具有缓冲层，所述缓冲层含有N型杂质离子；
在所述缓冲层上具有钝化层。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图1为本发明的半导体结构的制造方法流程图，图2至图5为本发明的半导体结构的制造方法一实施例的示意图。如图2所示，包括步骤：
S1：提供半导体基底。
参考图2，所述半导体基底100可以为单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以是绝缘体上硅(SOI)，还可以包括其它的材料，例如锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。另外还可以为多层基片(例如，具有覆盖电介质和金属膜的硅衬底)、分级基片、绝缘体上硅基片、外延硅基片、部分处理的基片(包括集成电路及其他元件的一部分)、图案化或未被图案化的基片。
S2：在所述半导体基底100上形成金属导线。
参考图3，所述金属导线110可以利用本领域技术人员熟知的方法形成，下面举例进行说明。例如包括步骤：
先在半导体基底100上形成金属层。具体的可以采用物理气相沉积。金属层的材料可以包括铝、银、铬、钼、镍、钯、铂、钛、钽或者铜，或者选自铝、银、铬、钼、镍、钯、铂、钛、钽或者铜的合金。形成具体工艺条件包括：物理气相沉积靶材材料为铝，反应温度为250摄氏度至500摄氏度，腔室压力为10毫托至18毫托，直流功率为10000瓦至40000瓦，氩气流量为每分钟2标准立方厘米至每分钟20标准立方厘米。
接着，采用刻蚀工艺，去除多余的金属层，形成金属导线110。具体的可以在金属层表面旋涂光刻胶，接着通过曝光将掩膜版上的与沟槽相对应的图形转移到光刻胶上，然后利用显影液将相应部位的光刻胶去除，以形成光刻胶图形。接着刻蚀金属层，可以是任何常规刻蚀技术，比如化学刻蚀技术或者等离子体刻蚀技术，直至形成金属导线110。
S3：在所述金属导线110上形成缓冲层，所述缓冲层含有N型杂质离子。
在现有技术中，该步骤形成的缓冲层不具有捕捉电荷的能力，因此在缓冲层和钝化层形成过程中产生的电荷会积累在金属导线内，从而使得金属导线下面的器件被损坏。而在本发明中在缓冲层中掺杂了N型离子，从而使得缓冲层可以捕获正电荷，从而使得正电荷不会在金属导线中积累。
参考图4，本发明中具体的，所述形成缓冲层120的方法为增强等离子化学气相沉积工艺。所述形成缓冲层的方法的工艺参数包括：TEOS(正硅酸乙酯)的流量为400sccm至500sccm，O2的流量为1200sccm至1400sccm，P(OCH3)的流量为3sccm至6sccm，NH3的流量为15sccm至20sccm，反应温度为400℃至500℃，反应的时间为60s至100s。从而形成磷离子质量百分比为4％至6％，厚度为3000埃至7000埃，例如4000埃、5000埃、6000埃，形成掺磷的二氧化硅层。
因为P(OCH3)3中的磷离子外层轨道为3S23P3，因此具有较强的捕捉正电荷的能力，因此可以大大减小电荷在金属导线中的积累，并且磷离子质量百分比较低时，例如为4％至6％时，不会对金属导线，例如铝线造成腐蚀。
在其它实施例中还可以通过其它的方法来对缓冲层掺杂，也可以掺杂N型的其它离子，例如利用扩散的方式掺杂砷As离子，或者利用其它含磷的物质作为形成缓冲层的原料。
另外也可以掺杂其它具有不饱和轨道的离子，捕捉正电荷。
在应用本发明前制造的半导体器件的成品率只有58.35％，而应用了本发明上述实施例中的制造方法使得半导体器件的成品率上升到97.8％。
S4：在所述缓冲层120上形成钝化层。
所述形成钝化层130的方法为增强等离子化学气相沉积工艺。
相应的本发明还提供了一种半导体结构，包括：
半导体基底；
在所述半导体基底上具有金属导线；
在所述金属导线具有缓冲层，所述缓冲层含有N型杂质离子；
在所述缓冲层上具有钝化层。
优选的，所述N型离子为磷离子。
优选的，所述缓冲层中磷离子质量百分比为4％至6％。
优选的，所述缓冲层为氧化物层，厚度为3000埃至7000埃。
优选的，所述钝化层为氮化硅层。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种半导体结构的制造方法，其特征在于，包括步骤：
提供半导体基底；
在所述半导体基底上形成金属导线；
在所述金属导线上形成缓冲层，所述缓冲层含有N型杂质离子；
在所述缓冲层上形成钝化层。
2.根据权利要求1所述的制造方法，其特征在于，所述N型杂质离子为磷离子。
3.根据权利要求2所述的制造方法，其特征在于，所述缓冲层中磷离子质量百分比为4％至6％。
4.根据权利要求2所述的制造方法，其特征在于，所述形成缓冲层的方法为增强等离子化学气相沉积工艺。
5.根据权利要求4所述的制造方法，其特征在于，所述形成缓冲层的方法的工艺参数包括：TEOS的流量为400sccm至500sccm，O2的流量为1200sccm至1400sccm，P(OCH3)3的流量为3sccm至6sccm，NH3的流量为15sccm至20sccm，反应温度为400℃至500℃。
6.一种半导体结构，其特征在于，包括：
半导体基底；
在所述半导体基底上具有金属导线；
在所述金属导线具有缓冲层，所述缓冲层含有N型杂质离子；
在所述缓冲层上具有钝化层。
7.根据权利要求6所述的半导体结构，其特征在于，所述N型杂质离子为磷离子。
8.根据权利要求7所述的半导体结构，其特征在于，所述缓冲层中磷离子质量百分比为4％至6％。
9.根据权利要求7所述的半导体结构，其特征在于，所述缓冲层为氧化物层，厚度为3000埃至7000埃。
10.根据权利要求9所述的半导体结构，其特征在于，所述钝化层为氮化硅层。
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