CN109119484B - 薄膜晶体管及薄膜晶体管的制造方法 - Google Patents
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Abstract
本申请涉及一种薄膜晶体管、薄膜晶体管的制造方法，薄膜晶体管包括栅绝缘层，所述栅绝缘层包括第一薄膜和设置在所述第一薄膜上的第二薄膜，所述第二薄膜的致密性高于所述第一薄膜的致密性。通过提高第二薄膜的致密性减少栅绝缘层中Si‑H键的占比，提高了薄膜晶体管的光照稳定性，减弱光照条件下薄膜晶体管阈值电压Vth的漂移。而且在生产薄膜晶体管时，通过降低第二薄膜的沉积速率，并保持第一薄膜的沉积速率不变，保证在提高薄膜晶体管性能的同时兼顾产能，相对地节省了生产时间。
Description
技术领域
本发明涉及显示技术领域，特别是涉及一种薄膜晶体管及薄膜晶体管的制造方法。
背景技术
薄膜晶体管显示器(Thin Film Transistor-Liquid Crystal Display，TFT-LCD)由于具有低的功耗、优异的画面品质以及较高的生产良率等性能，目前已经逐渐占据了显示领域的主导地位。薄膜晶体管显示器包含显示面板和背光模组，显示面板包括彩膜基板和薄膜晶体管阵列基板。
在传统技术中，在光照条件下，薄膜晶体管中的Si-H键容易断裂，导致薄膜晶体管的阈值电压Vth漂移甚至导致薄膜晶体管失效。
发明内容
基于此，有必要针对传统技术中光照条件下薄膜晶体管的阈值电压Vth漂移甚至导致薄膜晶体管失效的技术问题，提供一种薄膜晶体管及薄膜晶体管的制造方法。
一种薄膜晶体管，所述薄膜晶体管包括：栅极；栅绝缘层，覆盖所述栅极，所述栅绝缘层包括第一薄膜和设置在所述第一薄膜上的第二薄膜；所述栅绝缘层的厚度为2500埃米至4500埃米；所述第一薄膜的厚度为1500埃米至2500埃米，所述第二薄膜的厚度为1000埃米至2000埃米；所述第二薄膜的致密性高于所述第一薄膜的致密性；所述第二薄膜Si-H键含量小于2％。氢化非晶硅层，设置在所述第二薄膜上；掺杂非晶硅层，设置在所述氢化非晶硅层上；源极、漏极，设置在所述掺杂非晶硅层上；保护层，设置在所述源极、所述漏极及所述氢化非晶硅层暴露出的表面上。
在其中一个实施例中，所述第一薄膜包括设置在所述基板上并覆盖所述栅极的第一子薄膜和设置在所述第一子薄膜上的第二子薄膜，所述第二子薄膜的致密性高于或低于所述第一子薄膜的致密性。
在其中一个实施例中，所述第二子薄膜的致密性高于所述第一子薄膜的致密性，所述第一子薄膜Si-H键含量小于18％，所述第二子薄膜Si-H键含量小于9％。
在其中一个实施例中，所述第一子薄膜的厚度为100埃米至1000埃米，所述第二子薄膜的厚度为1000埃米至2000埃米，所述第二薄膜的厚度为1000埃米至2000埃米。
在其中一个实施例中，所述掺杂非晶硅层包括依次设置在所述氢化非晶硅层上的第一掺杂非晶硅层、第二掺杂非晶硅层、第三掺杂非晶硅层、第四掺杂非晶硅层；其中，所述第四掺杂非晶硅层中的P原子浓度是所述第三掺杂非晶硅层中的1.5至3倍，所述第三掺杂非晶硅层中的P原子浓度是所述第二掺杂非晶硅层中的2至6倍，所述第二掺杂非晶硅层中的P原子浓度是所述第一掺杂非晶硅层中的1.5至3倍。
一种薄膜晶体管的制造方法，所述方法包括：在基板上制备栅极；通过沉积工艺制备栅绝缘层的第一薄膜，所述第一薄膜覆盖所述栅极；在所述第一薄膜上，沉积所述栅绝缘层的第二薄膜，且所述第二薄膜的沉积速率小于所述第一薄膜的沉积速率，以使所述第二薄膜的致密性高于所述第一薄膜的致密性；在所述第二薄膜上，依次制备氢化非晶硅层、掺杂非晶硅层和电极层；通过图形转移工艺刻蚀所述电极层、所述掺杂非晶硅层及所述氢化非晶硅层形成源极、漏极和沟道；在所述源极、所述漏极和所述沟道上形成保护层；其中，所述栅绝缘层的厚度为2500埃米至4500埃米；所述第一薄膜的厚度为1500埃米至2500埃米，所述第二薄膜的厚度为1000埃米至2000埃米；所述第二薄膜Si-H键含量小于2％。
在其中一个实施例中，所述制备栅绝缘层的第一薄膜，包括：在所述基板上，制备第一子薄膜，所述第一子薄膜覆盖所述栅极；在所述第一子薄膜上，制备第二子薄膜，所述第一薄膜包括所述第一子薄膜与所述第二子薄膜；其中，所述第二子薄膜的沉积速率与所述第一子薄膜的沉积速率不等，所述第二子薄膜的致密性高于或低于所述第一子薄膜的致密性。
在其中一个实施例中，第二子薄膜的沉积速率小于所述第一子薄膜的沉积速率；在制备所述第一子薄膜时，通入的反应气体包括NH3与SiH4，NH3与SiH4的气体比例为2至5，沉积功率为18000瓦至25000瓦；在制备所述第二子薄膜时，通入的反应气体包括NH3与SiH4，NH3与SiH4的气体比例为3至8，沉积功率为18000瓦至21000瓦；在制备所述第二薄膜时，通入的反应气体包括NH3与SiH4，NH3与SiH4的气体比例为4至9，沉积功率为9000瓦至12000瓦。
在其中一个实施例中，第二子薄膜的沉积速率小于所述第一子薄膜的沉积速率；在制备所述栅绝缘层时，通入的反应气体还包括N2；在制备所述第一子薄膜时，NH3、SiH4与N2的气体比例为5:1:13，沉积功率为21000瓦；在制备所述第二子薄膜时，NH3、SiH4与N2的气体比例为6:1:16，沉积功率为19500瓦；在制备所述第二薄膜时，NH3、SiH4与N2的气体比例为7:1:26，沉积功率为10800瓦。
在其中一个实施例中，所述制备氢化非晶硅层和掺杂非晶硅层，包括：在所述氢化非晶硅层上，依次制备第一掺杂非晶硅层、第二掺杂非晶硅层、第三掺杂非晶硅层、第四掺杂非晶硅层以形成所述掺杂非晶硅层；其中，制备所述第一掺杂非晶硅层和所述第二掺杂非晶硅层时，通入的反应气体PH3和SiH4的气体比例为0.5至1.5；制备所述第三掺杂非晶硅层和所述第四掺杂非晶硅层时，通入的反应气体PH3和SiH4的气体比例为1.8至4.5。
上述薄膜晶体管、薄膜晶体管的制造方法，薄膜晶体管包括栅绝缘层，所述栅绝缘层包括第一薄膜和设置在所述第一薄膜上的第二薄膜，所述第二薄膜的致密性高于所述第一薄膜的致密性。通过提高第二薄膜的致密性减少栅绝缘层中Si-H键的占比，提高了薄膜晶体管的光照稳定性，减弱光照条件下薄膜晶体管阈值电压Vth的漂移。而且在生产薄膜晶体管时，通过降低第二薄膜的沉积速率，并保持第一薄膜的沉积速率不变，保证在提高薄膜晶体管性能的同时兼顾产能，相对地节省了生产时间。
附图说明
图1为本申请一个实施例中薄膜晶体管的栅绝缘层截面示意图；
图2a为本申请一个实施例中薄膜晶体管的截面示意图；
图2b为本申请一个实施例中薄膜晶体管的截面示意图
图2c为本申请一个实施例中薄膜晶体管的截面示意图；
图3为本申请一个实施例中薄膜晶体管的制造方法的流程示意图；
图4a至4e为本申请一个实施例中的形成栅绝缘层过程中薄膜晶体管的截面示意图；
图5为本申请一个实施例中形成第一薄膜的流程示意图；
图6a至6b为本申请一个实施例中形成第一薄膜过程中薄膜晶体管的截面示意图。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本申请。但是本申请能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似改进，因此本申请不受下面公开的具体实施例的限制。
需要说明的是，当元件被称为“设置于”另一个元件或者在另一个元件上“形成”，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的，并不表示是唯一的实施方式。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是在于限制本申请。
在一个实施例中，本申请提供一种薄膜晶体管，包括栅绝缘层，栅绝缘层包括第一薄膜。栅绝缘层还包括设置在第一薄膜上的第二薄膜，第二薄膜的致密性高于第一薄膜的致密性。
请参见图1，该薄膜晶体管包括：基板110；栅极120，设置于基板110上；栅绝缘层(未标出)，设置于基板110上并覆盖栅极120；栅绝缘层包括设置在基板110上并覆盖栅极120的第一薄膜130和设置在第一薄膜130上的第二薄膜140，第二薄膜140的致密性高于第一薄膜130的致密性，且第二薄膜140中Si-H键含量小于2％，形成该栅绝缘层的反应气体为硅烷(SiH4)和氨气(NH3)的混合气体或硅烷(SiH4)、氨气(NH3)和氮气(N2)的混合气体。具体地，栅绝缘层的厚度为2500埃米至4500埃米。第一薄膜的厚度为1500埃米至2500埃米，第二薄膜的厚度为1000埃米至2000埃米。
进一步地，薄膜晶体管还包括设置在第二薄膜上的氢化非晶硅层、设置在氢化非晶硅层上的掺杂非晶硅层及设置掺杂非晶硅层上的源极、漏极。其中，请参见图2a，该薄膜晶体管包括：基板110；栅极120，设置于基板110上；栅绝缘层包括第一薄膜130和第二薄膜140；氢化非晶硅层150，设置第二薄膜140上；掺杂非晶硅层160，设置氢化非晶硅层150上；源极171和漏极172，源极171和漏极172，均设置在掺杂非晶硅层160上；覆盖源极171和漏极172的保护层。其中，氢化非晶硅层150划分为沟道区(未标出)及位于沟道区两侧的非沟道区(未标出)，非沟道区的厚度大于沟道区的厚度。掺杂非晶硅层160，设置在非沟道区对应的氢化非晶硅层150上；源极171及漏极172设置在掺杂非晶硅层160上。保护层(未示出)设置在源极171、漏极172及氢化非晶硅层150暴露出的表面上。
具体地，形成掺杂非晶硅层160和氢化非晶硅层150的方法为先通过化学气相沉积法或等离子体辅助化学汽相沉积形成半导体层，半导体层的材料为非晶硅(a-Si)。接着，掺杂高浓度n型杂质的n+氢化图案化后的半导体层表面以形成掺杂非晶硅层160和氢化非晶硅层150，优选的，该n型杂质为磷(P)。
从微观的角度来说，本实施例的第一薄膜、第二薄膜都是由Si-H键、Si-N键、N-N键、Si-Si键等键结构成，一般说来，Si-H键的键长会比较长，Si-N键、N-N键、Si-Si键的键长会比较短，且单位面积中含键长比较长的键较多，膜质相对会疏松，含键长比较短的建较多，膜质相对会致密。因而，通过提高第二薄膜的致密性使得第二薄膜的致密性高于第一薄膜的致密性以相应地减少第二薄膜中的Si-H键。
本实施例中，栅绝缘层包括第一薄膜和第二薄膜，由于第二薄膜远离基板并且与氢化非晶硅层靠近，通过提高第二薄膜的致密性减少栅绝缘层中Si-H键的占比，则在光照条件下，降低H产生的几率，减少氢化非晶硅和栅绝缘层界面处的H，减弱光照条件下薄膜晶体管阈值电压Vth的漂移，提高了薄膜晶体管的光照稳定性。
在一个实施例中，请参见图2b，栅绝缘层的第一薄膜140包括设置在基板上并覆盖栅极的第一子薄膜210和设置在第一子薄膜210上的第二子薄膜220，第二子薄膜220的致密性高于或低于第一子薄膜210的致密性。
其中，栅绝缘层的第一薄膜140包括第一子薄膜210和第二子薄膜220，第二子薄膜220的致密性与第一子薄膜210的致密性不等，第二子薄膜220的致密性可以高于第一子薄膜210的致密性，第二子薄膜220的致密性也可以低于第一子薄膜210的致密性。第一子薄膜的厚度可以为100埃米至1000埃米，较优地，第一子薄膜的厚度可以为100埃米至500埃米，第二子薄膜的厚度为1000埃米至2000埃米。
本实施例中，栅绝缘层包括第一子薄膜、第二子薄膜和第二薄膜，第一子薄膜、第二子薄膜的致密性均小于第二薄膜的致密性。由于第二薄膜远离基板并且与氢化非晶硅层靠近，提高第二薄膜的致密性以减少第二薄膜中的Si-H键。第一子薄膜及第二子薄膜远离氢化非晶硅层与基板靠近，第一子薄膜及第二子薄膜中的Si-H键占比对薄膜晶体管光照稳定性的影响相对较小，所以本实施例对第一子薄膜及第二子薄膜的致密性的大小关系没有限定，减少生产工艺的限定条件，保证薄膜晶体管通过在光强度为1000nits至40000nits的高光亮信赖性测试。
进一步地，第二子薄膜的致密性高于第一子薄膜的致密性，第一子薄膜210中Si-H键含量小于18％，第二子薄膜220中Si-H键含量小于9％。由于第二子薄膜相对于第一子薄膜远离基板与氢化非晶硅层更靠近，第二子薄膜的致密性高于第一子薄膜的致密性，减少第二子薄膜中Si-H键的占比，进一步地改善薄膜晶体管光照稳定性，保证薄膜晶体管通过在光强度为4000nits至50000nits的高光亮信赖性测试，提高产品的合格率和良率。
在一个实施例中，请参见图2c,掺杂非晶硅层包括依次设置在氢化非晶硅层150上的第一掺杂非晶硅层161、设置在第一掺杂非晶硅层161上的第二掺杂非晶硅层162、设置在第二掺杂非晶硅层162上的第三掺杂非晶硅层163、设置在第三掺杂非晶硅层163上的第四掺杂非晶硅层164。其中，第四掺杂非晶硅层164中的P原子浓度是第三掺杂非晶硅层163中的1.5至3倍，第三掺杂非晶硅层163中的P原子浓度是第二掺杂非晶硅层162中的2至6倍，第二掺杂非晶硅层162中的P原子浓度是第一掺杂非晶硅层161中的1.5至3倍。
通过溅镀法(Sputtering)沉积电极层(未标出)。在电极层上涂覆光刻胶层(未示出)，图形化光刻胶层，并根据光刻胶层的图形湿法刻蚀电极层以形成源极171、漏极172以及位于源极171和漏极172中间的开口。通过干法刻蚀去除源极171和漏极172中间的开口下方的掺杂非晶硅层160，并在刻穿掺杂非晶硅层160后继续向下刻蚀，去除部分厚度的氢化非晶硅层150，保留预设厚度的氢化非晶硅层150形成沟道区。
在本实施例中，掺杂非晶硅层包括依次设置在氢化非晶硅层上的第一掺杂非晶硅层、第二掺杂非晶硅层、第三掺杂非晶硅层及第四掺杂非晶硅层。通过将掺杂非晶硅层设置为多层结构，增加了电子跃迁的能障，减少了电子跃迁的几率，提升薄膜晶体管的稳定性。
在一个实施例中，本申请提供一种薄膜晶体管的制造方法，请参见图3，该制造方法包括以下步骤：
S310、在基板上制备栅极。
其中，请参见图4a，在基板110上的栅极120。基板110例如是玻璃基板、可挠性基板或其它适当材质的基板。基于导电性的考虑，栅极220可以使用金属材料，例如为Cr、W、Ti、Ta、Mo、Al、Cu等金属。栅极120也可以使用其它导电材料，例如是合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物或是金属材料与其它导电材料的堆栈层等。
S320、通过沉积工艺制备栅绝缘层的第一薄膜，第一薄膜覆盖栅极。
其中，请参见图4b，通过沉积工艺形成该栅绝缘层的第一薄膜130，沉积工艺可以是化学气相沉积工艺。第一薄膜130的厚度为1500埃米至2500埃米，比如第一薄膜130的厚度为1500埃米，第一薄膜130的厚度为2000埃米，第一薄膜130的厚度为2500埃米。
S330、在第一薄膜上，沉积栅绝缘层的第二薄膜，且第二薄膜的沉积速率小于第一薄膜的沉积速率，以使第二薄膜的致密性高于第一薄膜的致密性。
其中，请参见图4c，通过沉积工艺在第一薄膜130上形成该栅绝缘层的第二薄膜140。其中，由于第二薄膜140远离基板110并且与氢化非晶硅层(未示出)靠近，第二薄膜140中Si-H键断裂后，第二薄膜140中的H更容易运动至氢化非晶硅和栅绝缘层界面。本实施例中通过提高第二薄膜的致密性减少栅绝缘层中Si-H键的占比可以提高薄膜晶体管的光照稳定性，所以为了提高第二薄膜140的致密性，第二薄膜140的沉积速率小于第一薄膜130的沉积速率。第二薄膜的厚度为1000埃米至2000埃米，比如第二薄膜140的厚度为1000埃米，第二薄膜140的厚度为1500埃米，第二薄膜140的厚度为2000埃米。第二薄膜Si-H键含量小于2％。
S340、在第二薄膜上，依次制备氢化非晶硅层、掺杂非晶硅层和电极层。
其中，请参见图4d，可以通过化学气相沉积方法沉积一定厚度的氢化非晶硅层150，对应的反应气体可以为SiH4和H2。氢化非晶硅层150的厚度可以为700埃米至2000埃米。
请参见图4d，在氢化非晶硅层150上，通过化学气相沉积方法沉积一定厚度的非晶硅，在非晶硅里面掺杂P(磷)元素形成掺杂非晶硅层160。通过溅镀法(sputtering)在掺杂非晶硅层160上形成电极层170。基于导电性的考虑，电极层可以使用例如Cr、W、Ti、Ta、Mo、Al、Cu等的金属材料。电极层170可以使用其它导电材料，例如是合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物或是金属材料与其它导电材料等。
S350、通过图形转移工艺刻蚀电极层、掺杂非晶硅层及氢化非晶硅层形成源极、漏极和沟道。
其中，请参见图4e，在电极层170上涂覆一层光刻胶(未示出)，图形化光刻胶层，并根据光刻胶层的图形通过湿法刻蚀去除未被掩盖的电极层以形成源极171、漏极172，并继续通过干法刻蚀刻蚀掺杂非晶硅层160及部分氢化非晶硅层150形成沟道(未标出)。
S360、在源极、漏极和沟道上形成保护层。
通过化学气相沉积方法在源极、漏极及氢化非晶硅层暴露出的表面上沉积一定厚度的保护层，保护层可采用氧化物、氮化物或者氧氮化合物，对应的反应气体可以为SiH4、NH3、N2的混合气体或SiH2Cl2、NH3、N2的混合气体。
本实施例中，依次制备栅绝缘层的第一薄膜和第二薄膜，且第二薄膜的沉积速率小于第一薄膜的沉积速率，提高第二薄膜的致密性减少栅绝缘层中Si-H键的占比，则在光照条件下，降低H产生的几率，减少氢化非晶硅和栅绝缘层界面处的H，减弱光照条件下薄膜晶体管阈值电压Vth的漂移，提高了薄膜晶体管的光照稳定性。
在一个实施例中，请参见图5，制备栅绝缘层的第一薄膜，包括以下步骤：
S510、在基板上，制备第一子薄膜，第一子薄膜覆盖栅极。
其中，请参见图6a，通过沉积工艺形成该栅绝缘层的第一子薄膜210，沉积工艺可以是化学气相沉积工艺。第一子薄膜210的厚度为100埃米至1000埃米，较优地，第一子薄膜210的厚度为100埃米至500埃米，比如第一子薄膜210的厚度为100埃米，第一子薄膜210的厚度为500埃米，第一子薄膜210的厚度为1000埃米。第一子薄膜210的反应气体可以是硅烷(SiH4)和氨气(NH3)的混合气体，也可以是硅烷(SiH4)、氨气(NH3)和氮气(N2)的混合气体。
S520、在第一子薄膜上，制备第二子薄膜，第一薄膜包括第一子薄膜与第二子薄膜。
其中，请参见图6b，通过沉积工艺在栅绝缘层的第一子薄膜210上形成第二子薄膜220，沉积工艺可以是化学气相沉积工艺。第二子薄膜220的厚度为1000埃米至2000埃米，比如第二子薄膜220为1000埃米，第二子薄膜220的厚度为1500埃米，第二子薄膜220的厚度为2000埃米。第二子薄膜220的反应气体可以是硅烷(SiH4)和氨气(NH3)的混合气体，也可以是硅烷(SiH4)、氨气(NH3)和氮气(N2)的混合气体。本实施例中，第一子薄膜及第二子薄膜远离氢化非晶硅层与基板靠近，第一子薄膜及第二子薄膜中的Si-H键占比对薄膜晶体管光照稳定性的影响相对较小，所以本实施例对第一子薄膜及第二子薄膜的致密性的大小关系没有限定，减少生产工艺的限定条件，保证薄膜晶体管通过在光强度为1000nits至40000nits的高光亮信赖性测试。其中，第二子薄膜的沉积速率可以与第一子薄膜的沉积速率不等。比如，第二子薄膜的沉积速率可以大于第一子薄膜的沉积速率，则第二子薄膜的致密性低于第一子薄膜的致密性。比如，第二子薄膜的沉积速率可以小于第一子薄膜的沉积速率，则第二子薄膜的致密性到于第一子薄膜的致密性。
在一个实施例中，第二子薄膜的沉积速率小于第一子薄膜的沉积速率。在制备第一子薄膜时，通入的反应气体包括NH3与SiH4，NH3与SiH4的气体比例为2至5。NH3与SiH4的气体比例可以为2,NH3与SiH4的气体比例也可以为4，NH3与SiH4的气体比例还可以为5。沉积功率为18000瓦至25000瓦，比如沉积功率可以是18000瓦，也可以是21000瓦，还可以是25000瓦。其中，沉积功率指的是等离子体薄膜沉积(PECVD)，通过高频交流电源提供高频振荡电子，发射等离子体的功率。增大沉积功率，可以增加电子和原料气体的碰撞概率，从而增加气体解离的效能，提高反应离子浓度，提高沉膜速度。
在制备第二子薄膜时，通入的反应气体包括NH3与SiH4，NH3与SiH4的气体比例为3至8。NH3与SiH4的气体比例可以为3,NH3与SiH4的气体比例也可以为5，NH3与SiH4的气体比例还可以为8。沉积功率为18000瓦至21000瓦，比如沉积功率可以是18000瓦，也可以是19000瓦，还可以是21000瓦。
在制备第二薄膜时，通入的反应气体包括NH3与SiH4，NH3与SiH4的气体比例为4至9，NH3与SiH4的气体比例可以为4,NH3与SiH4的气体比例也可以为6，NH3与SiH4的气体比例还可以为9。沉积功率为9000瓦至12000瓦，比如沉积功率可以是9000瓦，也可以是11000瓦，还可以是12000瓦。
本实施例中，第一子薄膜的沉积功率、第二子薄膜的沉积功率、第二薄膜的沉积功率依次减小，则第一子薄膜的沉积速率、第二子薄膜的沉积速率、第二薄膜的沉积速率依次减小，第一子薄膜的致密性、第二子薄膜的致密性、第二薄膜的致密性依次增加。即与氢化非晶层越靠近的栅绝缘层的致密性越高，与与氢化非晶层越靠近的栅绝缘层中的Si-H键占比越少，Si-H键断裂的几率降低，降低H产生的几率，减少氢化非晶硅和栅绝缘层界面处的H，减弱光照条件下薄膜晶体管阈值电压Vth的漂移，提高了薄膜晶体管的光照稳定性。
在一个实施例中，第二子薄膜的沉积速率小于第一子薄膜的沉积速率。在制备栅绝缘层时，通入的反应气体还包括N2。在制备第一子薄膜时，NH3、SiH4与N2的气体比例为5:1:13，沉积功率为21000瓦。在制备第二子薄膜时，NH3、SiH4与N2的气体比例为6:1:16，沉积功率为19500瓦。在制备第二薄膜时，NH3、SiH4与N2的气体比例为7:1:26，沉积功率为10800瓦。
本实施例中，栅绝缘层的反应气体包括N2，且N2占反应气体的比例较大，减少生成Si-H键的几率。且第一子薄膜的沉积功率、第二子薄膜的沉积功率、第二薄膜的沉积功率依次减小，则第一子薄膜的沉积速率、第二子薄膜的沉积速率、第二薄膜的沉积速率依次减小，第一子薄膜的致密性、第二子薄膜的致密性、第二薄膜的致密性依次增加。即与氢化非晶层越靠近的栅绝缘层的致密性越高，与氢化非晶层越靠近的栅绝缘层中的Si-H键占比越少，Si-H键断裂的几率降低，降低H产生的几率，减少氢化非晶硅和栅绝缘层界面处的H，减弱光照条件下薄膜晶体管阈值电压Vth的漂移，提高了薄膜晶体管的光照稳定性。
在一个实施例中，该薄膜晶体管的制造方法还包括：在第二薄膜上，制备氢化非晶硅层和掺杂非晶硅层；掺杂非晶硅层包括依次设置在氢化非晶硅层上的第一掺杂非晶硅层、第二掺杂非晶硅层、第三掺杂非晶硅层、第四掺杂非晶硅层。其中，制备第一掺杂非晶硅层和第二掺杂非晶硅层时，通入的反应气体PH3和SiH4的气体比例为0.5至1.5。制备第三掺杂非晶硅层和第四掺杂非晶硅层时，通入的反应气体PH3和SiH4的气体比例为1.8至4.5。具体地，制备第一掺杂非晶硅层时，通入的反应气体PH3和SiH4的气体比例为1:2，制备第第二掺杂非晶硅层时，通入的反应气体PH3和SiH4的气体比例为3:2，制备第三掺杂非晶硅层和第四掺杂非晶硅层时，通入的反应气体PH3和SiH4的气体比例为10:9，制备第三掺杂非晶硅层和第四掺杂非晶硅层时，通入的反应气体PH3和SiH4的气体比例为9:3。
在本实施例中，在制备掺杂非晶硅层时，通过通入不同气体比例的PH3和SiH4，在氢化非晶硅层上分别形成第一掺杂非晶硅层、第二掺杂非晶硅层、第三掺杂非晶硅层及第四掺杂非晶硅层。通过将掺杂非晶硅层设置为多层结构，增加了电子跃迁的能障，减少了电子跃迁的几率，提升薄膜晶体管的稳定性。
需要说明的是，本申请实施例中所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本申请范围的情况下，可以将第一薄膜称为第二薄膜，且类似地，可将第二薄膜称为第一薄膜。第一薄膜和第二薄膜两者都是栅绝缘层中的薄膜，但其不是同一薄膜。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种薄膜晶体管，其特征在于，包括：
栅极；
栅绝缘层，覆盖所述栅极，所述栅绝缘层包括第一薄膜和设置在所述第一薄膜上的第二薄膜；所述栅绝缘层的厚度为2500埃米至4500埃米；所述第一薄膜的厚度为1500埃米至2500埃米，所述第二薄膜的厚度为1000埃米至2000埃米；所述第二薄膜的致密性高于所述第一薄膜的致密性；形成所述栅绝缘层的反应气体为硅烷和氨气的混合气体或硅烷、氨气和氮气的混合气体，所述第二薄膜Si-H键含量小于2％；
氢化非晶硅层，设置在所述第二薄膜上；
掺杂非晶硅层，设置在所述氢化非晶硅层上；
源极、漏极，设置在所述掺杂非晶硅层上；
保护层，设置在所述源极、所述漏极及所述氢化非晶硅层暴露出的表面上；
其中，所述第一薄膜包括设置在基板上并覆盖所述栅极的第一子薄膜和设置在所述第一子薄膜上的第二子薄膜；
所述第二子薄膜的致密性高于所述第一子薄膜的致密性，所述第一子薄膜Si-H键含量小于18％，所述第二子薄膜Si-H键含量小于9％。
2.根据权利要求1所述的薄膜晶体管，其特征在于，所述第一子薄膜的厚度为100埃米至1000埃米。
3.根据权利要求2所述的薄膜晶体管，其特征在于，所述第二子薄膜的厚度为1000埃米至2000埃米。
4.根据权利要求1至3任一项所述的薄膜晶体管，其特征在于，所述掺杂非晶硅层包括依次设置在所述氢化非晶硅层上的第一掺杂非晶硅层、第二掺杂非晶硅层、第三掺杂非晶硅层、第四掺杂非晶硅层。
5.根据权利要求4所述的薄膜晶体管，其特征在于，所述第四掺杂非晶硅层中的P原子浓度是所述第三掺杂非晶硅层中的1.5至3倍，所述第三掺杂非晶硅层中的P原子浓度是所述第二掺杂非晶硅层中的2至6倍，所述第二掺杂非晶硅层中的P原子浓度是所述第一掺杂非晶硅层中的1.5至3倍。
6.一种薄膜晶体管的制造方法，其特征在于，包括：
在基板上制备栅极；
通过沉积工艺制备栅绝缘层的第一薄膜，所述第一薄膜覆盖所述栅极；
在所述第一薄膜上，沉积所述栅绝缘层的第二薄膜，且所述第二薄膜的沉积速率小于所述第一薄膜的沉积速率，以使所述第二薄膜的致密性高于所述第一薄膜的致密性；
在所述第二薄膜上，依次制备氢化非晶硅层、掺杂非晶硅层和电极层；
通过图形转移工艺刻蚀所述电极层、所述掺杂非晶硅层及所述氢化非晶硅层形成源极、漏极和沟道；
在所述源极、所述漏极和所述沟道上形成保护层；
其中，形成所述栅绝缘层的反应气体为硅烷和氨气的混合气体；所述栅绝缘层的厚度为2500埃米至4500埃米；所述第一薄膜的厚度为1500埃米至2500埃米，所述第二薄膜的厚度为1000埃米至2000埃米；所述第二薄膜Si-H键含量小于2％；
其中，所述制备栅绝缘层的第一薄膜，包括：
在所述基板上，制备第一子薄膜，所述第一子薄膜覆盖所述栅极；
在所述第一子薄膜上，制备第二子薄膜，所述第一薄膜包括所述第一子薄膜与所述第二子薄膜；
其中，第二子薄膜的沉积速率小于所述第一子薄膜的沉积速率；在制备所述第一子薄膜时，通入的反应气体包括NH3与SiH4，NH3与SiH4的气体比例为2至5，沉积功率为18000瓦至25000瓦；
在制备所述第二子薄膜时，通入的反应气体包括NH3与SiH4，NH3与SiH4的气体比例为3至8，沉积功率为18000瓦至21000瓦；其中，所述第二子薄膜的致密性高于所述第一子薄膜的致密性，所述第一子薄膜Si-H键含量小于18％，所述第二子薄膜Si-H键含量小于9％；
在制备所述第二薄膜时，通入的反应气体包括NH3与SiH4，NH3与SiH4的气体比例为4至9，沉积功率为9000瓦至12000瓦。
7.根据权利要求6所述的制造方法，其特征在于，在制备所述栅绝缘层时，通入的反应气体还包括N2；在制备所述第一子薄膜时，NH3、SiH4与N2的气体比例为5:1:13，沉积功率为21000瓦。
8.根据权利要求7所述的制造方法，其特征在于，在制备所述第二子薄膜时，NH3、SiH4与N2的气体比例为6:1:16，沉积功率为19500瓦。
9.根据权利要求8所述的制造方法，其特征在于，在制备所述第二薄膜时，NH3、SiH4与N2的气体比例为7:1:26，沉积功率为10800瓦。
10.根据权利要求6至9任一项所述的制造方法，其特征在于，制备氢化非晶硅层和掺杂非晶硅层，包括：
在所述氢化非晶硅层上，依次制备第一掺杂非晶硅层、第二掺杂非晶硅层、第三掺杂非晶硅层、第四掺杂非晶硅层以形成所述掺杂非晶硅层；
其中，制备所述第一掺杂非晶硅层和所述第二掺杂非晶硅层时，通入的反应气体PH3和SiH4的气体比例为0.5至1.5；
制备所述第三掺杂非晶硅层和所述第四掺杂非晶硅层时，通入的反应气体PH3和SiH4的气体比例为1.8至4.5。
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Families Citing this family (3)
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|---|---|---|---|---|
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103094123A (zh) * | 2013-01-17 | 2013-05-08 | 京东方科技集团股份有限公司 | 薄膜晶体管的制造方法 |
| CN103762178A (zh) * | 2013-12-25 | 2014-04-30 | 深圳市华星光电技术有限公司 | 一种低温多晶硅薄膜晶体管及其制造方法 |
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Family Cites Families (1)
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|---|---|---|---|---|
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103094123A (zh) * | 2013-01-17 | 2013-05-08 | 京东方科技集团股份有限公司 | 薄膜晶体管的制造方法 |
| CN103762178A (zh) * | 2013-12-25 | 2014-04-30 | 深圳市华星光电技术有限公司 | 一种低温多晶硅薄膜晶体管及其制造方法 |
| CN104576750A (zh) * | 2014-12-02 | 2015-04-29 | 信利（惠州）智能显示有限公司 | 薄膜晶体管结构 |
| CN104538408A (zh) * | 2015-01-14 | 2015-04-22 | 京东方科技集团股份有限公司 | 一种阵列基板及其制备方法和显示装置 |
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