CN102487016A - 晶体管制作方法 - Google Patents

晶体管制作方法 Download PDF

Info

Publication number
CN102487016A
CN102487016A CN2010105731490A CN201010573149A CN102487016A CN 102487016 A CN102487016 A CN 102487016A CN 2010105731490 A CN2010105731490 A CN 2010105731490A CN 201010573149 A CN201010573149 A CN 201010573149A CN 102487016 A CN102487016 A CN 102487016A
Authority
CN
China
Prior art keywords
layer
semiconductor substrate
grid structure
fabrication method
compensation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010105731490A
Other languages
English (en)
Other versions
CN102487016B (zh
Inventor
何永根
涂火金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Beijing Corp
Priority to CN201010573149.0A priority Critical patent/CN102487016B/zh
Publication of CN102487016A publication Critical patent/CN102487016A/zh
Application granted granted Critical
Publication of CN102487016B publication Critical patent/CN102487016B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种晶体管制作方法，包含提供半导体衬底，所述半导体衬底表面依次形成介质层和多晶硅层；在多晶硅层表面形成硬掩膜层，所述硬掩膜层的位置及宽度与后续形成的栅极结构的位置及宽度相对应，并以所述硬掩膜层为掩膜依次刻蚀所述多晶硅层和介质层直至暴露衬底，形成栅极结构；形成覆盖半导体衬底和所述栅极结构的补偿层；在所述半导体衬底表面和栅极结构的侧壁和顶部形成氧化层，在所述氧化层表面形成侧墙层；形成侧墙结构；在栅极结构和侧墙结构两侧的半导体衬底内形成源区和漏区。利用本发明所提供的晶体管制作方法可以减小衬底表面的材料损失，提高晶体管的性能。

Description

晶体管制作方法
技术领域
本发明涉及半导体制作工艺，特别涉及晶体管制作方法。
背景技术
金属-氧化物-半导体(MOS)晶体管是半导体制造中的最基本器件，其广泛适用于各种集成电路中，根据主要载流子以及制造时的掺杂类型不同，分为NMOS和PMOS晶体管。
现有技术提供了一种MOS晶体管的制作方法。请参考图1至图4所示的现有技术的MOS晶体管的制作方法剖面结构示意图。
请参考图1，提供半导体衬底100，在所述半导体衬底100内形成隔离结构101，所述隔离结构101之间的半导体衬底100为有源区，所述半导体衬底100上形成有介质层102和多晶硅层103。
然后，请参考图1及图2，在所述多晶硅层103表面形成硬掩膜层(未示出)，所述硬掩膜的位置及宽度与后续形成的栅极结构的位置及宽度相对应，并以所述硬掩膜层为掩膜依次刻蚀所述多晶硅层103和介质层102，形成由栅介质层104和栅电极层105组成的栅极结构。
接着，请参考图3，利用氧化工艺形成覆盖所述半导体衬底以及栅极结构的侧壁和顶部的氧化层106，在氧化层106表面形成侧墙层107。
然后，请参考图4，去除所述半导体衬底100上的侧墙层107和氧化层106，保留位于所述栅极结构的顶部和侧壁的氧化层106以及位于所述栅极结构侧壁的氧化层106表面的侧墙层107，所保留的侧墙层107和氧化层106形成侧墙结构。
最后，以所述侧墙结构和栅极结构为掩膜，进行离子注入，在所述半导体衬底100内形成源区108和漏区109。
在公开号为CN101789447A的中国专利申请中可以发现更多关于现有技术的信息。
在实际中发现，现有方法制作的晶体管存在漏电流的问题。
发明内容
本发明解决的问题是提供了一种晶体管的制作方法，所述方法改善了晶体管的漏电流的问题。
为解决上述问题，本发明提供一种晶体管的制作方法，所述方法包括：
提供半导体衬底，所述半导体衬底表面依次形成介质层和多晶硅层；
在多晶硅层表面形成硬掩膜层，所述硬掩膜层的位置及宽度与后续形成的栅极结构的位置及宽度相对应，并以所述硬掩膜层为掩膜依次刻蚀所述多晶硅层和介质层直至暴露衬底，形成栅极结构；
形成覆盖半导体衬底和所述栅极结构的补偿层；
在所述半导体衬底表面和栅极结构的侧壁和顶部形成氧化层，在所述氧化层表面形成侧墙层；
形成侧墙结构；
在栅极结构和侧墙结构两侧的半导体衬底内形成源区和漏区。
优选地，当所述衬底的材料是硅时，所述补偿层的材料是硅。
优选地，所述补偿层的沉积工艺为选择性外延沉积工艺。
优选地，所述选择性外延沉积工艺的含硅气体为SiH4或SiH2Cl2或Si2H6。
优选地，所述选择性外延沉积工艺为温度600-1100℃、压强1-500Torr，含硅气体的流量为10-1000sccm。
优选地，所述补偿层的厚度为5-50埃。
优选地，所述介质层的材料为氧化硅。
优选地，所述介质层的形成工艺为热氧化或者化学气相沉积法。
优选地，所述氧化层的形成工艺为热氧化工艺。
与现有技术相比，本发明具有以下优点：
在半导体衬底和栅极结构的侧壁和顶部形成补偿层，所述补偿层的性质与半导体衬底的性质相同，所述补偿层可以补偿在刻蚀形成栅极结构中造成的半导体衬底的材料损失；此外，所述补偿层还可以补偿在半导体衬底表面和栅极结构的侧壁和顶部形成氧化层的工艺中所造成的半导体衬底表面以及栅极结构表面的材料损失，从而改善了晶体管的漏电流的问题，提高晶体管的性能。
进一步地，在形成所述氧化层前，在半导体衬底表面形成补偿层可以修复在刻蚀过程中对半导体表面造成的损伤，使得半导体衬底的表面光滑，从而有利于后续沉积工艺的进行，提高所述沉积工艺形成的氧化层与半导体衬底和栅极结构的粘附性。
附图说明
图1至图4是现有晶体管制作方法剖面结构示意图；
图5是本发明所提供的晶体管制作方法流程示意图；
图6至图11是本发明的一个实施例中晶体管制作方法剖面结构示意图。
具体实施方式
由背景技术可知，现有的晶体管存在漏电流的问题。经过发明人研究发现，造成晶体管漏电流的原因是半导体衬底的表面硅的损失，所述表面硅的损失使得半导体衬底表面凹凸不平，容易形成漏电流，影响了器件的性能。请结合图2，在刻蚀所述多晶硅层和介质层形成栅极结构的步骤中，刻蚀离子不可避免地会轰击半导体衬底表面，造成半导体衬底的材料损失，半导体衬底表面会凹凸不平；此外，请结合图3，在用氧化工艺形成栅极结构表面的氧化层时，半导体衬底表面会同时发生氧化反应，再次造成半导体衬底的材料损失；进一步，结合图4，在去除半导体衬底表面表面的氧化层和侧墙层时，同样会造成半导体衬底的材料损失，并且随着半导体工艺节点的降低，上述半导体衬底的材料损失对器件性能的影响尤为严重。
为了解决上述问题，本发明提出一种晶体管的制作方法。请参考图5所示的本发明的晶体管制作方法流程示意图，所述方法包括：
步骤S101，提供半导体衬底，所述半导体衬底表面依次形成介质层和多晶硅层；
步骤S102，在多晶硅层表面形成硬掩膜层，所述硬掩膜层的位置及宽度与后续形成的栅极结构的位置及宽度相对应，并以所述硬掩膜层为掩膜依次刻蚀所述多晶硅层和介质层直至暴露衬底，形成栅极结构；
步骤S103，形成覆盖半导体衬底和所述栅极结构的补偿层；
步骤S104，在所述半导体衬底表面和栅极结构的侧壁和顶部形成氧化层，在所述氧化层表面形成侧墙层；
步骤S105，形成侧墙结构；
步骤S106，在栅极结构和侧墙结构两侧的半导体衬底内形成源区和漏区。
本发明所提供的晶体管制作方法，在半导体衬底和栅极结构的侧壁和顶部形成补偿层，所述补偿层的材料及性质性质与半导体衬底的材料及性质相同，所述补偿层可以补偿在刻蚀形成栅极结构中造成的半导体衬底硅损失；此外，所述补偿层还可以补偿在半导体衬底表面和栅极结构的侧壁和顶部形成氧化层的工艺中所造成半导体衬底表面以及栅极结构表面的材料的损失，从而改善了晶体管的漏电流的问题，提高晶体管的性能。
进一步地，在形成所述氧化层前，在半导体衬底表面形成补偿层可以修复在刻蚀过程中对半导体表面造成的损伤，使得半导体衬底的表面光滑，从而有利于后续沉积工艺的进行，提高所述沉积工艺形成的氧化层与半导体衬底和栅极结构的粘附性。
下面将结合具体的实施例对本发明的技术方案进行详细的说明。
为了更好地说明本发明的技术方案，请参考图6～图11所示的本发明一个实施例的晶体管制作方法剖面结构示意图。
参考图6，提供半导体衬底200，所述半导体衬底200表面依次形成介质层202和多晶硅层203。
所述半导体衬底200可以是单晶硅、多晶硅或非晶硅；所述衬底203也可以是硅、锗、砷化镓或硅锗化合物；该衬底200还可以具有外延层或绝缘层上硅结构；所述衬底203还可以是其它半导体材料，这里不再一一列举。在本实施例中，所述半导体衬底200为硅衬底，对应地，所形成的补偿层的材料是硅，当半导体衬底200是其他材料时，可以对后续形成补偿层的工艺气体进行调整，以形成与对应半导体衬底200性质相同的补偿层。
所述半导体衬底200内形成有隔离结构201，所述隔离结构201可以为浅沟槽隔离结构(STI)或局部场氧化结构。本实施例中，所述隔离结构201为浅沟槽隔离结构。相邻隔离结构201之间的半导体衬底是有源区。
所述栅氧化层202和栅极203的制作方法包括：
进行氧化工艺，在所述半导体衬底200表面形成介质层202，所述介质层202厚度范围为10～100埃。
在所述介质层202表面形成多晶硅层203，所述多晶硅层203利用化学气相沉积工艺制作，所述多晶硅层的厚度范围为800～5000埃。
参考图7，在多晶硅层表面形成硬掩膜层，所述硬掩膜层的位置及宽度与后续形成的栅极结构的位置及宽度相对应，并以所述硬掩膜层为掩膜依次刻蚀所述多晶硅层和介质层直至暴露衬底，形成栅极结构。
所述栅极结构包括依次位于半导体衬底200表面的栅介质层204和栅电极层205。
所述刻蚀可以是任何常规刻蚀技术，比如化学刻蚀技术或者等离子体刻蚀技术，在本实施例中，采用等离子体刻蚀技术，采用CF4、CHF3、CH2F2、CH3F、C4F8或者C5F8中的一种或者几种作为反应气体。
刻蚀的工艺可以为等离子体刻蚀工艺，具体包括：选用电感耦合等离子体型刻蚀设备，在刻蚀过程中，例如刻蚀气体包括Ar以及CF4和CH2F2等含氟气体，CF4和CH2F2流量比为1∶1至1∶4，例如1∶2、1∶3。在反应室内同时通入上述气体，其中氩气He起到稀释刻蚀气体的作用，其流量为100sccm～500sccm。起刻蚀作用的气体中，CF4的流量为10sccm～200sccm；CH2F2的流量为10sccm～100sccm。反应室内将所述气体电离为等离子体的射频功率源的输出功率为100W～1000W，偏置电压源的输出功率为100W～1000W。反应室内的压力设置为5mTorr～20mTorr。所述刻蚀工艺还可以在其它刻蚀设备中进行，如电容耦合等离子体型刻蚀设备、感应耦合等离子刻蚀设备。
在上述刻蚀工艺中，半导体衬底200表面会受到等离子体的轰击，从而半导体衬底200会产生硅损失，此外半导体衬底200的表面也会凹凸不平，从而产生漏电流，影响器件性能。
参考图8，形成覆盖半导体衬底200和所述栅极结构的补偿层206。
采用选择性外延沉积工艺形成所述补偿层206，只在有源区衬底表面和栅极结构的顶部及侧壁表面形成补偿层206，隔离结构表面不会形成补偿层206，从而对有源区半导体衬底200表面的硅损失进行补偿，同时不至于影响隔离结构的隔离功能。
在本发明的一个实施例中，所述选择性外延沉积工艺的工艺参数为温度600-1100℃、压强1-500Torr，所采用的反应气体包括含硅气体，本发明的较佳实施例中所述含硅气体为SiH4或SiH2Cl2或Si2H6，含硅气体的流量为10-1000sccm。可以通过调节工艺参数，使得所形成的补偿层206与半导体衬底200性质完全相同。
进一步，所述反应气体还包括H2，HCl，所述H2气体的流量是100sccm-100000sccm，所述HCl气体的流量是10sccm-1000sccm，所述HCl气体可以避免在隔离结构表面和栅介质层204侧壁形成补偿层。在本发明的一个实施例中，所述工艺参数为温度750℃、压强5Torr，所采用的反应气体包括含硅气体，本发明的较佳实施例中所述含硅气体为SiH4，含硅气体的流量为100sccm。
如果所述半导体衬底200为掺杂材料，可以在反应气体中掺入含有掺杂元素的气体，以形成与半导体衬底200完全相同的补偿层206。
在本发明的实施例中，所述补偿层206的厚度为5-50埃。由于还要考虑后续热氧化形成侧墙结构所造成的损失，故所述补偿层206的厚度取在5-50埃的范围较为合适。优选地，所述补偿层206的厚度为20埃。补偿层206的厚度过小，可能不足以弥补在晶体管形成过程中造成的硅损失，补偿层206的厚度过大，可能会造成栅电极层与源、漏之间短路，也会给后续工艺带来不便。
参考图9，在所述半导体衬底200表面和栅极结构的侧壁和顶部形成氧化层207，在所述氧化层207面形成侧墙层208；
所述氧化层207可以修复在形成栅极结构的过程中对栅电极层205表面造成的伤害，此外，所述氧化层207可以减小栅电极层205与后续形成的侧墙层208之间的应力，增强栅电极层205与后续形成的侧墙层208之间的粘附性。
现有工艺中，所述氧化层207采用热氧化工艺形成，所述热氧化工艺会造成半导体衬底200表面和栅极结构表面的硅损失。在本发明中，上述步骤所形成的补偿层206在所述氧化工艺中被部分氧化，从而避免在氧化工艺中造成导体衬底200表面和栅极结构表面的硅损失。
所述侧墙层208的材料是氧化硅或者氮化硅等，形成工艺为化学气相沉积工艺。
参考图10，形成侧墙结构。
所述侧墙结构由栅极结构侧壁和顶部的氧化层以及栅极结构侧壁的侧墙层构成。形成所述侧墙结构的步骤包括，在所述侧墙层208表面形成含有开口的掩膜层，所述开口的位置与后续形成的源、漏区以及隔离结构101的位置相对应；以所述掩膜层为掩膜沿开口依次刻蚀所述侧墙层208和所述氧化层207，直至暴露补偿层206；去除位于所述栅极结构顶部的氧化层207表面的侧墙层208，比如利用干法刻蚀工艺去除位于所述栅极结构顶部的氧化层207表面的侧墙层208，保留位于所述栅极结构侧壁的氧化层207表面的侧墙层208，形成侧墙结构。
所述侧墙结构包括位于栅极结构侧壁和顶部的氧化层207以及位于栅极结构侧壁的侧墙层208。
图11，在栅极结构和侧墙结构两侧的半导体衬底200内形成源区209和漏区210。
以所述栅极结构和侧墙结构为掩膜，进行离子注入，在栅极结构和侧墙结构两侧的半导体衬底200内形成源区209和漏区210。所述离子注入为源/漏离子注入。所述源/漏离子注入的方法与现有技术相同。
综上，本发明通过在包含栅极结构的半导体衬底表面形成覆盖所述半导体衬底和栅极结构的补偿层，补偿了形成栅极的过程中对半导体衬底造成的损失，并且避免了在栅极表面形成氧化层时造成半导体衬底的损失，从而避免了漏电流的产生，提高了晶体管的性能。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (9)

1.一种晶体管制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面依次形成介质层和多晶硅层；
在多晶硅层表面形成硬掩膜层，所述硬掩膜层的位置及宽度与后续形成的栅极结构的位置及宽度相对应，并以所述硬掩膜层为掩膜依次刻蚀所述多晶硅层和介质层直至暴露衬底，形成栅极结构；
形成覆盖半导体衬底和所述栅极结构的补偿层；
在所述半导体衬底表面和栅极结构的侧壁和顶部形成氧化层，在所述氧化层表面形成侧墙层；
形成侧墙结构；
在栅极结构和侧墙结构两侧的半导体衬底内形成源区和漏区。
2.依据权利要求1的晶体管制作方法，其特征在于，当所述衬底的材料是硅时，所述补偿层的材料是硅。
3.依据权利要求2的晶体管制作方法，其特征在于，所述补偿层的沉积工艺为选择性外延沉积工艺。
4.依据权利要求3的晶体管制作方法，其特征在于，所述选择性外延沉积工艺的含硅气体为SiH4或SiH2Cl2或Si2H6。
5.依据权利要求3的晶体管制作方法，其特征在于，所述选择性外延沉积工艺为温度600-1100℃、压强1-500Torr，含硅气体的流量为10-1000sccm。
6.依据权利要求1的晶体管制作方法，其特征在于，所述补偿层的厚度为5-50埃。
7.依据权利要求1的晶体管制作方法，其特征在于，所述介质层的材料为氧化硅。
8.依据权利要求1的晶体管制作方法，其特征在于，所述介质层的形成工艺为热氧化或者化学气相沉积法。
9.依据权利要求1的晶体管制作方法，其特征在于，所述氧化层的形成工艺为热氧化工艺。
CN201010573149.0A 2010-12-03 2010-12-03 晶体管制作方法 Active CN102487016B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201010573149.0A CN102487016B (zh) 2010-12-03 2010-12-03 晶体管制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201010573149.0A CN102487016B (zh) 2010-12-03 2010-12-03 晶体管制作方法

Publications (2)

Publication Number Publication Date
CN102487016A true CN102487016A (zh) 2012-06-06
CN102487016B CN102487016B (zh) 2014-03-12

Family

ID=46152492

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010573149.0A Active CN102487016B (zh) 2010-12-03 2010-12-03 晶体管制作方法

Country Status (1)

Country Link
CN (1) CN102487016B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104851775A (zh) * 2014-02-13 2015-08-19 中芯国际集成电路制造(上海)有限公司 一种修复位于有源区衬底上损伤的方法
CN114038739A (zh) * 2021-10-27 2022-02-11 上海华力集成电路制造有限公司 多晶硅的刻蚀方法
CN114566432A (zh) * 2022-04-29 2022-05-31 合肥新晶集成电路有限公司 半导体器件的制作方法以及半导体器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101335182A (zh) * 2007-06-26 2008-12-31 海力士半导体有限公司 在半导体器件中形成细微图案的方法
CN101789447A (zh) * 2009-01-23 2010-07-28 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其形成方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101335182A (zh) * 2007-06-26 2008-12-31 海力士半导体有限公司 在半导体器件中形成细微图案的方法
CN101789447A (zh) * 2009-01-23 2010-07-28 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其形成方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104851775A (zh) * 2014-02-13 2015-08-19 中芯国际集成电路制造(上海)有限公司 一种修复位于有源区衬底上损伤的方法
CN114038739A (zh) * 2021-10-27 2022-02-11 上海华力集成电路制造有限公司 多晶硅的刻蚀方法
CN114566432A (zh) * 2022-04-29 2022-05-31 合肥新晶集成电路有限公司 半导体器件的制作方法以及半导体器件

Also Published As

Publication number Publication date
CN102487016B (zh) 2014-03-12

Similar Documents

Publication Publication Date Title
US10361201B2 (en) Semiconductor structure and device formed using selective epitaxial process
US9087870B2 (en) Integrated circuits including FINFET devices with shallow trench isolation that includes a thermal oxide layer and methods for making the same
CN100483669C (zh) 浅沟槽隔离结构的制造方法
US8030173B2 (en) Silicon nitride hardstop encapsulation layer for STI region
CN103985711A (zh) 具有减少的寄生电容量的FinFET及其制造方法
CN101447457B (zh) 双应力膜互补金属氧化物半导体晶体管的制造方法
CN104282616A (zh) 形成浅沟槽隔离结构的方法
US20120018813A1 (en) BARRIER COAT FOR ELIMINATION OF RESIST RESIDUES ON HIGH k/METAL GATE STACKS
US7202123B1 (en) Mesa isolation technology for extremely thin silicon-on-insulator semiconductor devices
CN103578988A (zh) 鳍部、鳍式场效应管及鳍部和鳍式场效应管的形成方法
JP2011082519A (ja) 集積回路及びその製造方法
CN102148191A (zh) 接触孔形成方法
US20110062519A1 (en) Fabrication of semiconductors with high-k/metal gate electrodes
US20070190742A1 (en) Semiconductor device including shallow trench isolator and method of forming same
US7892929B2 (en) Shallow trench isolation corner rounding
US20080268589A1 (en) Shallow trench divot control post
US8987070B2 (en) SOI device with embedded liner in box layer to limit STI recess
CN102637601A (zh) 一种具有掩埋沟道的mos晶体管形成方法
CN102487016B (zh) 晶体管制作方法
CN103545185A (zh) 一种采用伪栅极制造半导体器件的方法
CN103296068B (zh) Cmos及其形成方法
CN108630611A (zh) 半导体结构及其形成方法
CN101996921A (zh) Sti的形成方法
CN101740462A (zh) 浅沟槽隔离结构的制造方法
CN102157430B (zh) 形成浅沟槽隔离结构的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant