KR980005825A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR980005825A
KR980005825A KR1019960024489A KR19960024489A KR980005825A KR 980005825 A KR980005825 A KR 980005825A KR 1019960024489 A KR1019960024489 A KR 1019960024489A KR 19960024489 A KR19960024489 A KR 19960024489A KR 980005825 A KR980005825 A KR 980005825A
Authority
KR
South Korea
Prior art keywords
gate insulating
insulating film
film
annealing
polysilicon
Prior art date
Application number
KR1019960024489A
Other languages
English (en)
Inventor
박태윤
Original Assignee
김주용
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업 주식회사 filed Critical 김주용
Priority to KR1019960024489A priority Critical patent/KR980005825A/ko
Publication of KR980005825A publication Critical patent/KR980005825A/ko

Links

Landscapes

  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체 소자의 제조방법에 있어서, 반도체 기판과 게이트 절연막 및 게이트 절연막과 폴리실리콘 사이의 각각의 계면에서 발생하는 전하 트랩을 감소시킴으로써 게이트 절연막의 특성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판 상에 게이트 절연막을 성장시키는 단계; 게이트 절연막을 어닐링하느 단계; 게이트 절연막 상부에 폴리실리콘막을 증착하는 단계; 폴리실리콘막을 어닐링하는 단계; 및, 폴리실리콘막에 불순물을 주입하는 단계를 포함하며, 산화막 및 폴리실리콘막의 어닐링 시 반도체 기판과 게이트 절연막간의 계면 및 게이트 절연막과 폴리실리콘막간의 계면에 소정의 전하 트랩 영역이 형성되는 것을 특징으로 한다.

Description

반도체 소자의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1a도 및 제1b도는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 나타낸 단면도.

Claims (9)

  1. 반도체 기판 상에 게이트 절연막을 성장시키는 단계; 상기 게이트 절연막을 어닐링하는 단계; 상기 게이트 절연막 상부에 폴리실리콘막을 증착하는 단계; 상기 폴리실리콘막을 어닐링하는 단계; 및, 상기 폴리실리콘막에 불순물을 주입하는 단계를 포함하며, 상기 산화막 및 폴리실리콘막의 어닐링 시 상기 반도체 기판과 상기 게이트 절연막간의 계면 및 상기 게이트 절연막과 폴리실리콘막간의 계면에 소정의 전하 트랩 영역이 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 게이트 절연막 및 폴리실리콘막의 어닐링 공정시 N2O 개스를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항 또는 제2항에 있어서, 상기 어닐링 시 계면간에 형성되는 전하트랩 영역은 질소 분포 영역인것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 게이트 절연막은 산화막인 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1항 또는 제4항에 있어서, 상기 게이트 절연막으로서의 산화막은 800 내지 1,000℃의 온도에서 O2개스를 이용한 건식산화 공정으로 성장하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제5항에 있어서, 상기 게이트 절연막으로서의 산화막은 70 내지 90Å의 두께로 성장하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제1항 또는 제4항에 있어서, 상기 게이트 절연막으로서의 산화막의 어닐링 공정은 약 800 내지 1,000℃의 온도에서 N2O 개스를 이용하여 15 내지 25분 동안 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제1항에 있어서, 상기 폴리실리콘막은 2,900 내지 3,100Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제1항에 있어서, 상기 폴리실리콘막의 어닐링 공정은 800 내지 1,000℃의 온도에서 N2O 개스를 이용하여 25 내지 35분 동안 진행하는 것을 특징으로 하는 반도체소자의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960024489A 1996-06-27 1996-06-27 반도체 소자의 제조방법 KR980005825A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960024489A KR980005825A (ko) 1996-06-27 1996-06-27 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960024489A KR980005825A (ko) 1996-06-27 1996-06-27 반도체 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR980005825A true KR980005825A (ko) 1998-03-30

Family

ID=66240335

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960024489A KR980005825A (ko) 1996-06-27 1996-06-27 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR980005825A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100293053B1 (ko) * 1999-06-08 2001-06-15 황인길 반도체 소자의 게이트 전극 제조 방법
KR20030001763A (ko) * 2001-06-27 2003-01-08 주식회사 하이닉스반도체 반도체소자 및 그의 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100293053B1 (ko) * 1999-06-08 2001-06-15 황인길 반도체 소자의 게이트 전극 제조 방법
KR20030001763A (ko) * 2001-06-27 2003-01-08 주식회사 하이닉스반도체 반도체소자 및 그의 제조방법

Similar Documents

Publication Publication Date Title
US5464792A (en) Process to incorporate nitrogen at an interface of a dielectric layer in a semiconductor device
KR960012298B1 (ko) 반도체장치의 제조방법
KR100258979B1 (ko) 유전막을 수소 분위기에서 열처리하는 반도체장치의 커패시터 제조방법
US6362085B1 (en) Method for reducing gate oxide effective thickness and leakage current
JPH08167664A (ja) 酸化膜を形成する方法、改良された酸化膜を形成する方法、高品質の酸化膜を形成する方法、ならびにトンネルおよびゲート酸化膜を形成する方法
JPH06196716A (ja) 高品質の酸化膜を成長させるための方法
JPH06204496A (ja) 高品質の酸化膜を成長させるための方法
US6767847B1 (en) Method of forming a silicon nitride-silicon dioxide gate stack
US6624090B1 (en) Method of forming plasma nitrided gate dielectric layers
JP3383632B2 (ja) Mosトランジスタの製造方法
JPS61220474A (ja) ジユアル電子注入構造体
JPH1131820A (ja) 高ゲルマニウム含量を有するmosトランジスタゲートの製造方法
KR920003414A (ko) 고융점금속 성장방법
KR980005825A (ko) 반도체 소자의 제조방법
JPH10209449A (ja) 半導体装置及びその製造方法
JPH0738113A (ja) 薄膜トランジスタの製造方法
KR0118878B1 (ko) 캐패시터의 유전체막 형성방법
JPS6146069A (ja) 半導体装置の製造方法
KR0138125B1 (ko) 트랜지스터의 게이트 유전막 형성 방법
KR970053379A (ko) 소자 격리영역의 형성방법
JPH02106971A (ja) 半導体集積回路装置の製造方法
KR930009479B1 (ko) 절연게이트형 전계효과 트랜지스터 제조방법
KR100223275B1 (ko) 반도체 소자의 폴리실리콘층 형성방법
JPS60213032A (ja) 半導体装置およびその製造方法
JPH0590602A (ja) 半導体記憶素子およびその製法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application