JPH1131820A - 高ゲルマニウム含量を有するｍｏｓトランジスタゲートの製造方法 - Google Patents
高ゲルマニウム含量を有するｍｏｓトランジスタゲートの製造方法Info
- Publication number
- JPH1131820A JPH1131820A JP10196497A JP19649798A JPH1131820A JP H1131820 A JPH1131820 A JP H1131820A JP 10196497 A JP10196497 A JP 10196497A JP 19649798 A JP19649798 A JP 19649798A JP H1131820 A JPH1131820 A JP H1131820A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate
- mos transistor
- thickness
- depositing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 229910052732 germanium Inorganic materials 0.000 title claims description 17
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 title claims description 17
- 238000004519 manufacturing process Methods 0.000 title description 8
- 238000000034 method Methods 0.000 claims abstract description 19
- 230000008021 deposition Effects 0.000 claims abstract description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 9
- 238000000151 deposition Methods 0.000 claims description 24
- 229910052710 silicon Inorganic materials 0.000 claims description 13
- 239000010703 silicon Substances 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 10
- 238000009792 diffusion process Methods 0.000 claims description 9
- 230000004888 barrier function Effects 0.000 claims description 8
- 238000005538 encapsulation Methods 0.000 claims description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical group [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 239000010936 titanium Substances 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 239000000758 substrate Substances 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 4
- 229910000078 germane Inorganic materials 0.000 description 4
- 229910000077 silane Inorganic materials 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000004075 alteration Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 150000007513 acids Chemical class 0.000 description 1
- 239000002775 capsule Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/2807—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being Si or Ge or C and their alloys except Si
Abstract
(57)【要約】
【課題】 基礎をなす酸化物層に影響を及ぼすことな
く、一定の厚さのゲートのデポジションを可能にするＳ
ｉl-x Ｇｅx ＭＯＳトランジスタの構成方法を提供す
る。 【解決手段】 シリコン酸化物ゲート絶縁層上でｘが５
０％よりも高いＳｉl-xＧｅx ＭＯＳトランジスタゲー
トの構成方法において、０＜ｙ＜３０％で、１０ｎｍよ
りも薄い厚さのＳｉl-y Ｇｅy 層（１１）をデポジット
する段階と、ｚ＞５０％で、所望の厚さのＳｉl-z Ｇｅ
z 層（１２）をデポジットする段階とを含む方法であ
る。所望の厚さが２０ｎｍから２００ｎｍの間の範囲で
あり、ｘ及びｚが８０％から９０％の間の範囲であるこ
とも好ましい。
く、一定の厚さのゲートのデポジションを可能にするＳ
ｉl-x Ｇｅx ＭＯＳトランジスタの構成方法を提供す
る。 【解決手段】 シリコン酸化物ゲート絶縁層上でｘが５
０％よりも高いＳｉl-xＧｅx ＭＯＳトランジスタゲー
トの構成方法において、０＜ｙ＜３０％で、１０ｎｍよ
りも薄い厚さのＳｉl-y Ｇｅy 層（１１）をデポジット
する段階と、ｚ＞５０％で、所望の厚さのＳｉl-z Ｇｅ
z 層（１２）をデポジットする段階とを含む方法であ
る。所望の厚さが２０ｎｍから２００ｎｍの間の範囲で
あり、ｘ及びｚが８０％から９０％の間の範囲であるこ
とも好ましい。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子、より
詳細にはシリコン基板のＭＯＳトランジスタの製造に関
する。
詳細にはシリコン基板のＭＯＳトランジスタの製造に関
する。
【０００２】
【従来の技術】一般に、シリコン基板上に製造されたＭ
ＯＳトランジスタは、薄いシリコン酸化物層によって基
板から分離されたポリシリコンゲートを有する。ＭＯＳ
トランジスタのスレッショルド電圧がこの薄いシリコン
酸化物層上に導電ゲートを形成する材料の性質に特に依
存することは、公知である。特に、ゲルマニウム、又は
Ｐ型に重くドープされたｘ＜５０％のシリコン及びゲル
マニウムの混合物Ｓｉl -xＧｅx をゲート材料として提
供することは、Ｎチャネル及びＰチャネルＭＯＳトラン
ジスタを得ることを可能にすることとして公知であり、
そのスレッショルド電圧は０．６ボルトに近い。
ＯＳトランジスタは、薄いシリコン酸化物層によって基
板から分離されたポリシリコンゲートを有する。ＭＯＳ
トランジスタのスレッショルド電圧がこの薄いシリコン
酸化物層上に導電ゲートを形成する材料の性質に特に依
存することは、公知である。特に、ゲルマニウム、又は
Ｐ型に重くドープされたｘ＜５０％のシリコン及びゲル
マニウムの混合物Ｓｉl -xＧｅx をゲート材料として提
供することは、Ｎチャネル及びＰチャネルＭＯＳトラン
ジスタを得ることを可能にすることとして公知であり、
そのスレッショルド電圧は０．６ボルトに近い。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うなＳｉl-x Ｇｅx ゲートトランジスタの製造は、種々
の実際の問題を生じる。これらの１つとして、ゲルマニ
ウム、及び／又は高ゲルマニウム含量を有するゲルマニ
ウム及びシリコンの混合物は、シリコン酸化物上にデポ
ジットすることが困難であり、粗く且つ不定な規則な表
面が得られることである。更に、シラン及びゲルマンの
存在の中で行われる化学的気相成長（ＣＶＤ）で提供す
るＧｅＨx 基は、非常に再活性(very reactive) で且つ
強く還元的(strongly reductive)である。それゆえ、薄
いゲート絶縁層の表面をエッチングするリスクがあり、
それによってデポジションの後で、この層はもはや所望
の電気的品質を有さず及び／又は不定の厚さを有する。
うなＳｉl-x Ｇｅx ゲートトランジスタの製造は、種々
の実際の問題を生じる。これらの１つとして、ゲルマニ
ウム、及び／又は高ゲルマニウム含量を有するゲルマニ
ウム及びシリコンの混合物は、シリコン酸化物上にデポ
ジットすることが困難であり、粗く且つ不定な規則な表
面が得られることである。更に、シラン及びゲルマンの
存在の中で行われる化学的気相成長（ＣＶＤ）で提供す
るＧｅＨx 基は、非常に再活性(very reactive) で且つ
強く還元的(strongly reductive)である。それゆえ、薄
いゲート絶縁層の表面をエッチングするリスクがあり、
それによってデポジションの後で、この層はもはや所望
の電気的品質を有さず及び／又は不定の厚さを有する。
【０００４】従って、本発明の目的は、基礎をなす酸化
物層に影響を及ぼすことなく、一定の厚さのゲートのデ
ポジションを可能にするＳｉl-x Ｇｅx ＭＯＳトランジ
スタの構成方法を提供することである。
物層に影響を及ぼすことなく、一定の厚さのゲートのデ
ポジションを可能にするＳｉl-x Ｇｅx ＭＯＳトランジ
スタの構成方法を提供することである。
【０００５】
【課題を解決するための手段】本発明はＭＯＳトランジ
スタゲートの例として引用するけれども、本発明が、通
常、例えば種々のタイプのメモリセルのＭＯＳトランジ
スタ以外の素子を形成する薄い酸化物層上に５０％より
も高いｘのＳｉl-x Ｇｅx 層を形成することを所望する
場合に与えることを、当業者は理解するであろう。
スタゲートの例として引用するけれども、本発明が、通
常、例えば種々のタイプのメモリセルのＭＯＳトランジ
スタ以外の素子を形成する薄い酸化物層上に５０％より
も高いｘのＳｉl-x Ｇｅx 層を形成することを所望する
場合に与えることを、当業者は理解するであろう。
【０００６】これ及び他の目的を達成するために、本発
明は、シリコン酸化物ゲート絶縁層上でｘが５０％より
も高いＳｉl-x Ｇｅx ＭＯＳトランジスタゲートの構成
方法において、０＜ｙ＜３０％で、１０ｎｍよりも薄い
厚さのＳｉl-y Ｇｅy 層（１１）をデポジットする段階
と、ｚ＞５０％で、所望の厚さのＳｉl-z Ｇｅz 層（１
２）をデポジットする段階とを含む方法を提供する。
明は、シリコン酸化物ゲート絶縁層上でｘが５０％より
も高いＳｉl-x Ｇｅx ＭＯＳトランジスタゲートの構成
方法において、０＜ｙ＜３０％で、１０ｎｍよりも薄い
厚さのＳｉl-y Ｇｅy 層（１１）をデポジットする段階
と、ｚ＞５０％で、所望の厚さのＳｉl-z Ｇｅz 層（１
２）をデポジットする段階とを含む方法を提供する。
【０００７】本発明の一実施形態によれば、所望の厚さ
が２０ｎｍから２００ｎｍの間の範囲である。
が２０ｎｍから２００ｎｍの間の範囲である。
【０００８】本発明の一実施形態によれば、ｘ及びｚが
８０％から９０％の間の範囲である。
８０％から９０％の間の範囲である。
【０００９】本発明の一実施形態によれば、ポリシリコ
ンカプセル密封層をデポジットする段階を更に含んでい
る。
ンカプセル密封層をデポジットする段階を更に含んでい
る。
【００１０】本発明の一実施形態によれば、カプセル密
封層のデポジションの前に、シリコン及びゲルマニウム
に対して拡散障壁を形成する層をデポジットする段階を
含んでいる。
封層のデポジションの前に、シリコン及びゲルマニウム
に対して拡散障壁を形成する層をデポジットする段階を
含んでいる。
【００１１】本発明の一実施形態によれば、障壁層は、
好ましくはチタニウムボンディング層上にデポジットさ
れた、チタニウム窒化物層である。
好ましくはチタニウムボンディング層上にデポジットさ
れた、チタニウム窒化物層である。
【００１２】本発明の前述の目的、特徴及び効果は、添
付図面に示された特別の実施形態の以下の何ら限定され
ない記載を詳細に説明していく。
付図面に示された特別の実施形態の以下の何ら限定され
ない記載を詳細に説明していく。
【００１３】
【発明の実施の形態】半導体素子に代表される分野にお
いてはよくあることであるが、種々の断面図には、縮尺
が描かれていない。
いてはよくあることであるが、種々の断面図には、縮尺
が描かれていない。
【００１４】図１は、ＭＯＳトランジスタの形状を非常
に概略的に表している。該ＭＯＳトランジスタは、薄い
絶縁層３によって基板から分離された導電ゲート層２
を、基板上に含んでおり、該基板においてソース及びド
レインの領域５及び６ｌをゲート２の一方の側上に含ん
でいる。
に概略的に表している。該ＭＯＳトランジスタは、薄い
絶縁層３によって基板から分離された導電ゲート層２
を、基板上に含んでおり、該基板においてソース及びド
レインの領域５及び６ｌをゲート２の一方の側上に含ん
でいる。
【００１５】予め示されたように、本発明の１つの目的
は、その中で基板が１つの水晶シリコンから作られたこ
のような構造を製造することであり、ゲート絶縁体３は
２ｎｍから８ｎｍのオーダの厚さのシリコン酸化物から
作られ、そのゲート２は、ゲルマニウム、又は５０％よ
り高く、好ましくは８０％から９０％の間のｘのＳｉ
l-x Ｇｅx から作られる。
は、その中で基板が１つの水晶シリコンから作られたこ
のような構造を製造することであり、ゲート絶縁体３は
２ｎｍから８ｎｍのオーダの厚さのシリコン酸化物から
作られ、そのゲート２は、ゲルマニウム、又は５０％よ
り高く、好ましくは８０％から９０％の間のｘのＳｉ
l-x Ｇｅx から作られる。
【００１６】この目的を達成し、シリコン酸化物層上に
直接にゲルマニウム又はＳｉl-x Ｇｅx の層のデポジシ
ョンの問題を避けるために、本発明は、図２に説明され
たように、基板１上に形成されたシリコン酸化物３上
に、続いて、最初に薄いシリコン又は０＜ｙ＜３０％の
Ｓｉl-y Ｇｅy 層１１と、次に、ｚ＞５０％で、好まし
くは７０％から９０％の間のＳｉl-z Ｇｅz 層１２とを
デポジットすることを提供する。Ｓｉl-y Ｇｅy 層１１
は、例えば１ｎｍから１０ｎｍの間の非常に薄い厚みを
有しており、層１２は、例えば２０ｎｍから２００ｎｍ
のオーダで、ゲートに対する所望の厚さを有する。
直接にゲルマニウム又はＳｉl-x Ｇｅx の層のデポジシ
ョンの問題を避けるために、本発明は、図２に説明され
たように、基板１上に形成されたシリコン酸化物３上
に、続いて、最初に薄いシリコン又は０＜ｙ＜３０％の
Ｓｉl-y Ｇｅy 層１１と、次に、ｚ＞５０％で、好まし
くは７０％から９０％の間のＳｉl-z Ｇｅz 層１２とを
デポジットすることを提供する。Ｓｉl-y Ｇｅy 層１１
は、例えば１ｎｍから１０ｎｍの間の非常に薄い厚みを
有しており、層１２は、例えば２０ｎｍから２００ｎｍ
のオーダで、ゲートに対する所望の厚さを有する。
【００１７】層１１は、従来のポリシリコンデポジショ
ン方法によって、例えば、４５０℃から６５０℃の間の
温度範囲と、所望の成長速度に従って特に選択された圧
力状態とにおいて、化学的気相成長（ＣＶＤ）によっ
て、デポジットされる。このポリシリコンデポジション
は、通常、シラン及び水素の雰囲気(atmosphere)の中の
シランから行われる。ゲート絶縁体層を減少させるリス
クを有し、且つ一定のデポジションを維持するように十
分に低い濃度のゲルマン（ＧｅＨ4 ）は、デポジション
大気に加えれてもよい。
ン方法によって、例えば、４５０℃から６５０℃の間の
温度範囲と、所望の成長速度に従って特に選択された圧
力状態とにおいて、化学的気相成長（ＣＶＤ）によっ
て、デポジットされる。このポリシリコンデポジション
は、通常、シラン及び水素の雰囲気(atmosphere)の中の
シランから行われる。ゲート絶縁体層を減少させるリス
クを有し、且つ一定のデポジションを維持するように十
分に低い濃度のゲルマン（ＧｅＨ4 ）は、デポジション
大気に加えれてもよい。
【００１８】層１２は、また、過半数(majority)のゲル
マン濃度を有する、シラン及びゲルマンから化学的気相
成長によってデポジットされる。Ｓｉl-z Ｇｅz 層１２
は、好ましくは低ゲルマニウム含量を有する、ポリシリ
コン層上に何の特別の問題なく（核生成も粗さもどちら
もなく）デポジットすることが明らかとなる。このデポ
ジションは、また、４００℃から６００℃までのオーダ
の温度で行われる。
マン濃度を有する、シラン及びゲルマンから化学的気相
成長によってデポジットされる。Ｓｉl-z Ｇｅz 層１２
は、好ましくは低ゲルマニウム含量を有する、ポリシリ
コン層上に何の特別の問題なく（核生成も粗さもどちら
もなく）デポジットすることが明らかとなる。このデポ
ジションは、また、４００℃から６００℃までのオーダ
の温度で行われる。
【００１９】デバイスの完全な製造の後で、層１１及び
１２の組立体が所望の含量を有する一定のＳｉl-x Ｇｅ
x 合成物の層を形成することが認められ、層１１及び１
２の各々のシリコン及びゲルマニウムの割合が適切に選
択されるように提供される。これは、ゲルマニウムへの
シリコンの拡散に起因する。この拡散は、層１２のデポ
ジション温度で発生し始め、次に、例えば、数秒の間、
及び／又はメタライゼーションレベルの間にデポジット
されたシリコン酸化物層のデポジションの段階中に、１
００℃のオーダの温度を一般に意味するソース及びドレ
イン熱アニールを、デバイスの製造の続く熱段階中(the
rmal steps) に発生する。これら段階は、通常、数分間
で８００℃のオーダの温度を意味する。もちろん、層１
１の厚さは、結果として層１２内へ層１１の分解とな
る、ゲルマニウムへのシリコン拡散に対して十分に低く
なるように選択されるであろう。この厚さは、前述され
たように、１ｎｍから１０ｎｍのオーダになるのが好ま
しい。
１２の組立体が所望の含量を有する一定のＳｉl-x Ｇｅ
x 合成物の層を形成することが認められ、層１１及び１
２の各々のシリコン及びゲルマニウムの割合が適切に選
択されるように提供される。これは、ゲルマニウムへの
シリコンの拡散に起因する。この拡散は、層１２のデポ
ジション温度で発生し始め、次に、例えば、数秒の間、
及び／又はメタライゼーションレベルの間にデポジット
されたシリコン酸化物層のデポジションの段階中に、１
００℃のオーダの温度を一般に意味するソース及びドレ
イン熱アニールを、デバイスの製造の続く熱段階中(the
rmal steps) に発生する。これら段階は、通常、数分間
で８００℃のオーダの温度を意味する。もちろん、層１
１の厚さは、結果として層１２内へ層１１の分解とな
る、ゲルマニウムへのシリコン拡散に対して十分に低く
なるように選択されるであろう。この厚さは、前述され
たように、１ｎｍから１０ｎｍのオーダになるのが好ま
しい。
【００２０】更なる製造段階中に、ゲートへの接触を確
立し、及び／又はそれらのメタライゼーションを行うこ
とが所望される。半導体製造の分野の周知の方法が、ポ
リシリコンゲートを使用し、該ポリシリコンゲート上の
回復領域(recovery area) に接触するならば、ゲルマニ
ウム又は５０％よりも高いｘのＳｉl-x Ｇｅx に接触を
確立する特別の方法を開発しなければならないことを避
けることが一般に所望される。
立し、及び／又はそれらのメタライゼーションを行うこ
とが所望される。半導体製造の分野の周知の方法が、ポ
リシリコンゲートを使用し、該ポリシリコンゲート上の
回復領域(recovery area) に接触するならば、ゲルマニ
ウム又は５０％よりも高いｘのＳｉl-x Ｇｅx に接触を
確立する特別の方法を開発しなければならないことを避
けることが一般に所望される。
【００２１】従って、図３に表されたように、追加ポリ
シリコン層１４のデポジションは、図２に説明された段
階の後で行われるのが好ましい。層１４は、更に、酸化
物又は酸によるエッチングから層１２を保護するカプセ
ル密封(encapsulation) 層を形成する。層１２の厚みに
ついて、続く熱段階中に、互いに向かって層１４のシリ
コン及び層１２のゲルマニウムの一定の共有拡散を発生
するとしても、ゲート酸化物層の周辺の層１２の広い部
分は、ｘがＭＯＳトランジスタのスレッショルド電圧を
設定する所望の値を有するＳｉl-x Ｇｅx 領域を残すこ
とになる。続く段階において、表されていないが、全体
のゲート導電層のエッチングは、所望の形状及び寸法の
ゲートを形成することが行われることになる。
シリコン層１４のデポジションは、図２に説明された段
階の後で行われるのが好ましい。層１４は、更に、酸化
物又は酸によるエッチングから層１２を保護するカプセ
ル密封(encapsulation) 層を形成する。層１２の厚みに
ついて、続く熱段階中に、互いに向かって層１４のシリ
コン及び層１２のゲルマニウムの一定の共有拡散を発生
するとしても、ゲート酸化物層の周辺の層１２の広い部
分は、ｘがＭＯＳトランジスタのスレッショルド電圧を
設定する所望の値を有するＳｉl-x Ｇｅx 領域を残すこ
とになる。続く段階において、表されていないが、全体
のゲート導電層のエッチングは、所望の形状及び寸法の
ゲートを形成することが行われることになる。
【００２２】本発明の他の実施形態によれば、図４に説
明されたように、層１４をデポジットする前に、中間物
拡散障壁層は、領域１１及び１２のゲルマニウムドーピ
ングの幾分の減少を避けるために形成される。この拡散
障壁層は、例えばチタニウム窒化物、又はチタニウムボ
ンディング層上にデポジットされたチタニウム窒化物と
なる。他の公知の拡散障壁が用いられてもよい。
明されたように、層１４をデポジットする前に、中間物
拡散障壁層は、領域１１及び１２のゲルマニウムドーピ
ングの幾分の減少を避けるために形成される。この拡散
障壁層は、例えばチタニウム窒化物、又はチタニウムボ
ンディング層上にデポジットされたチタニウム窒化物と
なる。他の公知の拡散障壁が用いられてもよい。
【００２３】最後に、本発明は、当業者なら容易に行う
ことができるであろう種々の変更、修正及び改良をしよ
うとし、本発明の本質的な様相は、ゲルマニウムリッチ
ゲート導体層のデポジションの前に、シリコンリッチ
を、１ｎｍから１０ｎｍまでの無視できない厚さのデポ
ジションの使用となる。
ことができるであろう種々の変更、修正及び改良をしよ
うとし、本発明の本質的な様相は、ゲルマニウムリッチ
ゲート導体層のデポジションの前に、シリコンリッチ
を、１ｎｍから１０ｎｍまでの無視できない厚さのデポ
ジションの使用となる。
【００２４】このような変更、修正及び改良は、この開
示の部分で使用とするものであり、本発明の技術的思想
及び見地の中でしようとするものである。従って、前述
の説明は、例としてのみであり、限定しようとするもの
ではない。本発明は、特許請求の範囲及びその等価物に
規定されたものにのみ限定される。
示の部分で使用とするものであり、本発明の技術的思想
及び見地の中でしようとするものである。従って、前述
の説明は、例としてのみであり、限定しようとするもの
ではない。本発明は、特許請求の範囲及びその等価物に
規定されたものにのみ限定される。
【図１】得るべく所望される構造の断面図である。
【図２】本発明による方法の概略的な断面図である。
【図３】本発明による方法の第１の実施形態の断面図で
ある。
ある。
【図４】本発明による方法の第２の実施形態の断面図で
ある。
ある。
１ 基板 ２ 導電ゲート層 ３ 絶縁層 ５ ソース領域 ６ ドレイン領域 １１ Ｓｉl-y Ｇｅy 層 １２ Ｓｉl-z Ｇｅz 層 １４ ポリシリコンカプセル密封層 １６ 拡散障壁形成層
Claims (6)
- 【請求項１】 シリコン酸化物ゲート絶縁層上でｘが５
０％よりも高いＳｉl-x Ｇｅx ＭＯＳトランジスタゲー
トの構成方法において、 ０＜ｙ＜３０％で、１０ｎｍよりも薄い厚さのＳｉl-y
Ｇｅy 層（１１）をデポジットする段階と、 ｚ＞５０％で、所望の厚さのＳｉl-z Ｇｅz 層（１２）
をデポジットする段階とを含むことを特徴とする方法。 - 【請求項２】 前記所望の厚さが２０ｎｍから２００ｎ
ｍの間の範囲であることを特徴とする請求項１に記載の
方法。 - 【請求項３】 前記ｘ及びｚが８０％から９０％の間の
範囲であることを特徴とする請求項１に記載の方法。 - 【請求項４】 ポリシリコンカプセル密封層（１４）を
デポジットする段階を更に含むことを特徴とする請求項
１に記載の方法。 - 【請求項５】 前記カプセル密封層のデポジションの前
に、前記シリコン及びゲルマニウムに対して拡散障壁を
形成する層（１６）をデポジットする段階を含むことを
特徴とする請求項４に記載の方法。 - 【請求項６】 前記障壁層は、好ましくはチタニウムボ
ンディング層上にデポジットされた、チタニウム窒化物
層であることを特徴とする請求項５に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9708457 | 1997-06-30 | ||
| FR9708457A FR2765395B1 (fr) | 1997-06-30 | 1997-06-30 | Procede de realisation de grille de transistors mos a forte teneur en germanium |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1131820A true JPH1131820A (ja) | 1999-02-02 |
| JP2882410B2 JP2882410B2 (ja) | 1999-04-12 |
Family
ID=9508839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10196497A Expired - Fee Related JP2882410B2 (ja) | 1997-06-30 | 1998-06-29 | 高ゲルマニウム含量を有するｍｏｓトランジスタゲートの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6132806A (ja) |
| EP (1) | EP0889504A1 (ja) |
| JP (1) | JP2882410B2 (ja) |
| FR (1) | FR2765395B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004015050A (ja) * | 2002-06-05 | 2004-01-15 | Samsung Electronics Co Ltd | 負の傾斜面を有するゲートを備える半導体素子及びその製造方法 |
| US7172934B2 (en) | 2003-05-08 | 2007-02-06 | Sharp Kabushiki Kaisha | Method of manufacturing a semiconductor device with a silicon-germanium gate electrode |
| KR20190104202A (ko) * | 2017-01-11 | 2019-09-06 | 소이텍 | 프론트 사이드 타입 이미저를 위한 기판 및 이러한 기판의 제조 방법 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2795868B1 (fr) * | 1999-07-02 | 2003-05-16 | St Microelectronics Sa | Transistor mosfet a effet canal court compense par le materiau de grille |
| WO2001041544A2 (en) * | 1999-12-11 | 2001-06-14 | Asm America, Inc. | Deposition of gate stacks including silicon germanium layers |
| JP4056195B2 (ja) * | 2000-03-30 | 2008-03-05 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| KR100425934B1 (ko) * | 2000-12-29 | 2004-04-03 | 주식회사 하이닉스반도체 | 실리콘-게르마늄막 형성 방법 |
| US6830976B2 (en) | 2001-03-02 | 2004-12-14 | Amberwave Systems Corproation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| US6946371B2 (en) | 2002-06-10 | 2005-09-20 | Amberwave Systems Corporation | Methods of fabricating semiconductor structures having epitaxially grown source and drain elements |
| US6982474B2 (en) | 2002-06-25 | 2006-01-03 | Amberwave Systems Corporation | Reacted conductive gate electrodes |
| US7229919B2 (en) * | 2003-01-08 | 2007-06-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device having a random grained polysilicon layer and a method for its manufacture |
| FR2853452B1 (fr) * | 2003-04-01 | 2005-08-19 | St Microelectronics Sa | Procede de fabrication d'un dispositif semiconducteur comprenant un dielectrique de grille en materiau a haute permittivite dielectrique |
| JP2005079310A (ja) * | 2003-08-29 | 2005-03-24 | Semiconductor Leading Edge Technologies Inc | 半導体装置及びその製造方法 |
| JP2005079223A (ja) * | 2003-08-29 | 2005-03-24 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| US20070155138A1 (en) * | 2005-05-24 | 2007-07-05 | Pierre Tomasini | Apparatus and method for depositing silicon germanium films |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5019882A (en) * | 1989-05-15 | 1991-05-28 | International Business Machines Corporation | Germanium channel silicon MOSFET |
| KR100362751B1 (ko) * | 1994-01-19 | 2003-02-11 | 소니 가부시끼 가이샤 | 반도체소자의콘택트홀및그형성방법 |
| US5714777A (en) * | 1997-02-19 | 1998-02-03 | International Business Machines Corporation | Si/SiGe vertical junction field effect transistor |
-
1997
- 1997-06-30 FR FR9708457A patent/FR2765395B1/fr not_active Expired - Fee Related
-
1998
- 1998-06-29 US US09/106,571 patent/US6132806A/en not_active Expired - Lifetime
- 1998-06-29 JP JP10196497A patent/JP2882410B2/ja not_active Expired - Fee Related
- 1998-06-29 EP EP98410075A patent/EP0889504A1/fr not_active Ceased
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004015050A (ja) * | 2002-06-05 | 2004-01-15 | Samsung Electronics Co Ltd | 負の傾斜面を有するゲートを備える半導体素子及びその製造方法 |
| US7172934B2 (en) | 2003-05-08 | 2007-02-06 | Sharp Kabushiki Kaisha | Method of manufacturing a semiconductor device with a silicon-germanium gate electrode |
| KR20190104202A (ko) * | 2017-01-11 | 2019-09-06 | 소이텍 | 프론트 사이드 타입 이미저를 위한 기판 및 이러한 기판의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6132806A (en) | 2000-10-17 |
| FR2765395B1 (fr) | 1999-09-03 |
| JP2882410B2 (ja) | 1999-04-12 |
| FR2765395A1 (fr) | 1998-12-31 |
| EP0889504A1 (fr) | 1999-01-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2882410B2 (ja) | 高ゲルマニウム含量を有するｍｏｓトランジスタゲートの製造方法 | |
| US20030207127A1 (en) | Method of forming a germanium film on a semiconductor substrate that includes the formation of a graded silicon-germanium buffer layer prior to the formation of a germanium layer | |
| JPH03173480A (ja) | 基板の上に横たわる多層導電ラインを有する半導体装置を製作するための方法 | |
| JPH1126597A (ja) | 半導体装置の製造方法 | |
| JPH06120490A (ja) | 半導体装置及びその製造方法 | |
| US5296386A (en) | Method of providing lower contact resistance in MOS transistor structures | |
| US7172935B2 (en) | Method of forming multiple gate insulators on a strained semiconductor heterostructure | |
| US4924281A (en) | Gate structure for a MOS FET | |
| US8497556B2 (en) | Semiconductor devices with active semiconductor height variation | |
| US4633290A (en) | Monolithic CMOS integrated circuit structure with isolation grooves | |
| JPS63174366A (ja) | 半導体装置の製造方法 | |
| JPH03227516A (ja) | 半導体装置の製造方法 | |
| KR870010636A (ko) | 낮은 농도로 도핑된 드레인 터미날지역을 가지는 m0s-트랜지스터의 게이트 전극에 측벽마스크층을 제조하기 위한 공정과 이 공정을 사용하여 상보형 mos-트랜지스터를 제조하는 방법 | |
| US20120080777A1 (en) | Triple oxidation on dsb substrate | |
| KR100469760B1 (ko) | 복합 반도체 소자의 게이트 산화막 형성 방법 | |
| US5496742A (en) | Method for manufacturing semiconductor device enabling gettering effect | |
| JPH02106971A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0746698B2 (ja) | 半導体装置の製造方法 | |
| JPH11145425A (ja) | 半導体素子の製造方法及び半導体装置 | |
| JP2719642B2 (ja) | 半導体装置およびその製造方法 | |
| JPS60213032A (ja) | 半導体装置およびその製造方法 | |
| JPS6097662A (ja) | 半導体装置の製造方法 | |
| JP3022629B2 (ja) | 半導体装置およびその製造方法 | |
| JPS6157714B2 (ja) | ||
| JPH11176959A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990105 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090205 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100205 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110205 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120205 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |