KR100522835B1 - 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판 상부에 산화막을 형성한 후 상기 산화막의 소정 영역을 식각하는 단계와, 전체 구조 상부에 비정질 실리콘막을 형성한 후 상기 산화막이 노출될 때까지 연마 공정을 실시하여 평탄화시키는 단계와, 상기 비정질 실리콘막의 소정 영역에 깊이에 따라 도펀트의 농도가 다른 프로파일드 웰을 형성하는 단계와, 열처리 공정을 실시하여 상기 비정질 실리콘막을 단결정화시켜 단결정 실리콘막으로 변형시키는 단계를 포함하여 이루어져, 이온 주입 공정시 소정의 틸트없이도 채널링을 원천적으로 방지할 수 있고, 틸트 이온 주입시 필연적으로 발생하는 도펀트의 비대칭적 분포를 방지할 수 있는 반도체 소자의 제조 방법이 제시된다.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 단결절 실리콘 기판 상부의 소정 영역에 비정질 실리콘막을 형성한 후 이온 주입 공정을 실시하여 프로파일드 웰을 형성하고, 열처리 공정을 실시하여 비정질 실리콘막을 단결정화시킴으로써 틸드(tilt)없이 채널링을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.

소자의 집적도가 증대되면서 깊이에 따라 도펀트의 농도가 다른 프로파일드 웰(profiled well)에 대한 요구가 증대되고 있다. 그런데, 현재의 단결정 실리콘(single crystalline silicon) 기판에 이온 주입 공정을 실시하여 프로파일드 웰을 형성하는 공정에서는 단결정 실리콘의 규칙적인 원자 배열에 의한 채널링(channeling)에 의해 도펀트 프로파일이 기대 이상으로 늘어나는 문제가 필연적으로 발생한다. 이를 방지하기 위해 틸트(tilt) 이온 주입 공정을 실시하고 있다. 그러나, 이 경우에도 선택적인 이온 주입을 위해 형성된 감광막 패턴에 의한 그림자 효과(shadowing effect) 등에 의한 도펀트 분포의 불균일 문제가 발생("Strong Asymmetric Doping Profiles at Mask Edges in High-Energy Ion Implantation", R. Wijberg et al., IEEE Trans. Electron Dev., 37-1, 1900, p.79)하며, 이러한 문제는 고에너지 이온 주입에 의해 감광막의 두께가 두꺼워지면서 더 커지게 된다.

본 발명의 목적은 틸트 이온 주입 공정 대신에 수직 이온 주입 공정을 실시하면서도 채널링 문제 및 틸트 이온 주입시 발생하는 그림자 효과등에 의해 도펀트 불균일 분포를 해결할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.

본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상부에 산화막을 형성한 후 상기 산화막의 소정 영역을 식각하는 단계와, 전체 구조 상부에 비정질 실리콘막을 형성한 후 상기 산화막이 노출될 때까지 연마 공정을 실시하여 평탄화시키는 단계와, 상기 비정질 실리콘막의 소정 영역에 깊이에 따라 도펀트의 농도가 다른 프로파일드 웰을 형성하는 단계와, 열처리 공정을 실시하여 상기 비정질 실리콘막을 단결정화시켜 단정질 실리콘막으로 변형시키는 단계를 포함하여 이루어진 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며, 이 기술 분야에서 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 도면상에서 동일 부호는 동일 요소를 지칭한다.

도 1(a) 내지 도 1(c)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.

도 1(a)를 참조하면, 반도체 기판(11)을 클리닝한 후 반도체 기판(11) 상부에 산화막(12)을 형성한다. 여기서, 산화막(12)은 소자 동작에 영향을 미치는 영역이 웰을 포함하여 약 2㎛ 정도이므로 산화 공정 또는 CVD 등에 의한 증착 공정에 의해 2000Å 이상의 두께로 형성한다. 그리고, 소정의 마스크를 이용한 리소그라피 공정 및 식각 공정으로 산화막(12)의 소정 영역을 제거하여 활성 영역 및 소자 분리 영역을 확정한다. 이때, 산화막(12)이 제거된 부분은 이후 활성 영역이 되고, 산화막(12)이 잔류하는 부분은 소자 분리 영역이 된다.

도 1(b)를 참조하면, 소자 분리 영역을 형성한 후 반도체 기판(11)을 세정하고 비정질 실리콘막(13)을 형성한 후 산화막(12)이 노출될 때까지 연마 공정을 실시하여 평탄화한다. 이때, 식각후 발생된 손상이 이후 비정질 실리콘막(13)의 단결정화에 방해가 될 수 있기 때문에 비정질 실리콘막(13)을 증착하기 전에 어닐링 공정을 추가로 실시할 수 있으며, 이는 비정질 실리콘막(13)의 증착 공정과 인시투로 진행할 수 있다. 소정의 리소그라피 공정 및 이온 주입 공정을 실시하여 비정질 실리콘막(13)의 소정 영역에 깊이에 따라 도펀트의 농도가 다른 프로파일드 웰(14)을 형성한다. 이때, 프로파일드 웰(14)을 형성하기 위한 이온 주입 공정은 이온 주입 에너지가 큰 순서로 진행한다. 또한, 이온 주입 공정은 소정의 틸트(tilt)와 트위스트(twist)없이 실시하는 것이 원칙이지만, 장비의 이온 빔의 미세한 오정렬을 고려하여 트위스트시키면서 전체 이온 주입량을 나누어 실시할 수 있다.

도 1(c)를 참조하면, 열처리 공정을 실시하여 비정질 실리콘막(13)을 고상 성장(solid phase epitaxy)시켜 단결정 실리콘막(15)으로 변형시킨다. 이때, 열처리 공정은 350∼650℃의 온도를 유지하는 퍼니스에서 3시간 이상 열처리 공정을 실시하거나 850∼1100℃의 저압의 RTP 공정을 실시한다. 이후 단결정 실리콘막(15) 상부의 소정 영역에 게이트 산화막 및 게이트 전극을 형성하는 등의 후속 공정을 실시한다.

상술한 바와 같이 본 발명에 의하면 반도체 기판 상부에 비정질 실리콘막을 형성한 후 이온 주입 공정과 열처리 공정을 실시하여 비정질 실리콘막을 단결정화시킴으로써 이온 주입시 소정의 틸트없이 채널링을 방지할 수 있고, 틸트 이온 주입시 기생하여 발생하는 도펀트의 비대칭 분포를 방지할 수 있다.

도 1(a) 내지 도 1(c)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.

<도면의 주요 부분에 대한 부호의 설명>

11 : 반도체 기판 12 : 산화막

13 : 비정질 실리콘막 14 : 프로파일드 웰

15 : 단결절 실리콘막

Claims (5)

1. 반도체 기판 상부에 산화막을 형성한 후 상기 산화막의 소정 영역을 식각하는 단계와,

   전체 구조 상부에 비정질 실리콘막을 형성한 후 상기 산화막이 노출될 때까지 연마 공정을 실시하여 평탄화시키는 단계와,

   상기 비정질 실리콘막의 소정 영역에 깊이에 따라 도펀트의 농도가 다른 프로파일드 웰을 형성하는 단계와,

   열처리 공정을 실시하여 상기 비정질 실리콘막을 결정화시켜 단결정 실리콘막으로 변형시키는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
2. 제 1 항에 있어서, 상기 산화막은 산화 공정 또는 증착 공정에 의해 2000Å 이상의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
3. 제 1 항에 있어서, 상기 산화막의 소정 영역을 식각한 후 클리닝 공정 또는 어닐링 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
4. 제 3 항에 있어서, 상기 어닐링 공정은 상기 비정질 실리콘막을 증착하기 이전에 인시투로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
5. 제 1 항에 있어서, 상기 열처리 공정은 350 내지 650℃의 온도에서 3시간 이상의 퍼니스 열처리 공정을 실시하거나 850 내지 1100℃의 온도에서 RTP 공정을 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.