KR100370126B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents

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Abstract

본 발명은 캐패시터용 격리 패턴 절연막의 식각 데미지를 보상하여 막질을 향상시킴으로써 전세정 공정에 의한 CD 변화를 최소화하도록 한 반도체 소자의 캐패시터 제조방법에 관한 것으로서, 반도체 기판상에 BPSG막 및 질화막을 차례로 형성하는 단계와, 상기 반도체 기판의 표면이 소정부분 노출되도록 질화막 및 BPSG막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀 내부에 도전성 플러그를 형성하는 단계와, 상기 도전성 플러그를 포함한 반도체 기판의 전면에 캐패시터용 격리패턴 절연막을 형성하는 단계와, 상기 도전성 플러그 및 그에 인접한 질화막의 표면이 소정부분 노출되도록 격리패턴 절연막을 선택적으로 제거하는 단계와, 상기 반도체 기판의 전면에 RTP 어닐공정을 실시하여 격리패턴 절연막의 식각 데미지를 보상함과 동시에 도전성 플러그의 표면에 질화막을 형성하는 단계와, 상기 반도체 기판에 전세정 공정을 실시하여 스토리지 노드용 도전층을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 캐패시터 제조방법{method for manufacturing capacitor of semiconductor device}
본 발명은 반도체 메모리 소자의 제조공정에 관한 것으로, 특히 전세정 공정에 의한 CD(Critical Dimension) 변화를 최소화하는데 적당한 반도체 소자의 캐패시터 제조방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 캐패시터 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 반도체 소자의 캐패시터 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 BPSG(Boron Phosphorus Silicate Glass)막(12)을 형성하고, 상기 BPSG막(12)상에 질화막(13)을 형성한다.
이어, 상기 반도체 기판(11)의 표면이 소정부분 노출되도록 포토리소그래피 및 식각공정을 통해 상기 질화막(13) 및 BPSG막(12)을 선택적으로 제거하여 콘택홀(14)을 형성한다.
도 1b에 도시한 바와 같이, 상기 콘택홀(14)을 포함한 반도체 기판(11)의 전면에 폴리 실리콘층을 형성한 후, 상기 폴리 실리콘층의 전면에 에치백 공정을 실시하여 상기 콘택홀(14) 내부에 폴리 실리콘 플러그(15)를 형성한다.
도 1c에 도시한 바와 같이, 상기 폴리 실리콘 플러그(15)를 포함한 반도체 기판(11)의 전면에 TEOS(Tetra Ethyl Ortho Silicate)막(16)을 형성하고, 상기 폴리 실리콘 플러그(15) 및 그에 인접한 질화막(13)의 표면이 소정부분 노출되도록 포토리소그래피 및 식각공정을 통해 상기 TEOS막(16)을 선택적으로 제거하여 캐패시터 노드영역을 형성한다.
이어, 상기 TEOS막(16)이 선택적으로 제거된 반도체 기판(11)에 전세정(SCl+ HF)공정을 실시하여 공정중에 발생한 이물질(도시되지 않음)을 제거한다.
도 1d에 도시한 바와 같이, 상기 전세정 공정이 완료되면, 상기 TEOS막(16)을 포함한 반도체 기판(11)의 전면에 캐패시터의 스토리지 노드용 폴리 실리콘층(17)을 형성한다.
이후 공정은 도면에 도시하지 않았지만, 상기 스토리지 노드용 폴리 실리콘층(17)상에 유전체막 및 플레이트 전극용 폴리 실리콘층을 형성하여 캐패시터를 형성한다.
한편, 도 2a 및 도 2b는 LOT(반도체 각 공정에 부여되는 웨이퍼 번호)별 캐패시터용 격리패턴 절연막 식각후와 전세정후의 CD를 측정하여 TEOS막의 식각비를 구한 결과 그래프이다.
도 2a 및 도 2b에서와 같이, 단축 및 장축에 따른 TEOS막의 식각비가 일정치 않아 전세정 공정을 제어하기 어렵고, 스페이스가 작아질수록 CD에 의한 영향이 커짐으로 캐패시터 제작에 많은 어려움이 발생한다.
그러나 상기와 같은 종래의 반도체 소자의 캐패시터 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 캐패시터용 격리 패턴 절연막(TEOS막)을 식각한 후 전세정 공정을 실시하면, 격리 패턴 절연막의 식각비가 일정치 않아 전세정 공정을 제어하기가 어렵고, 스페이스(Space)가 작아질수록 CD에 의한 영향이 커짐으로 캐패시터 제작에 많은 어려움이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 격리 패턴 절연막의 식각 데미지를 보상하여 막질을 향상시킴으로써 전세정 공정에 의한 CD 변화를 최소화하도록 한 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 반도체 소자의 캐패시터 제조방법을 나타낸 공정단면도
도 2a 및 도 2b는 LOT별 캐패시터용 격리패턴 절연막 식각후와 전세정후의 CD를 측정하여 TEOS막의 식각비를 구한 결과 그래프
도 3a 내지 도 3d는 본 발명에 의한 반도체 소자의 캐패시터 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : BPSG막
23,27 : 질화막 24 : 콘택홀
25 : 폴리 실리콘 플러그 26 : TEOS막
28 : 폴리 실리콘층
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 캐패시터 제조방법은 반도체 기판상에 BPSG막 및 질화막을 차례로 형성하는 단계와, 상기 반도체 기판의 표면이 소정부분 노출되도록 질화막 및 BPSG막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀 내부에 도전성 플러그를 형성하는 단계와, 상기 도전성 플러그를 포함한 반도체 기판의 전면에 캐패시터용 격리패턴 절연막을 형성하는 단계와, 상기 도전성 플러그 및 그에 인접한 질화막의 표면이 소정부분 노출되도록 격리패턴 절연막을 선택적으로 제거하는 단계와, 상기 반도체 기판의 전면에 RTP 어닐공정을 실시하여 격리패턴 절연막의 식각 데미지를 보상함과 동시에 도전성 플러그의 표면에 질화막을 형성하는 단계와, 상기 반도체 기판에 전세정 공정을 실시하여 스토리지 노드용 도전층을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 캐패시터 제조방법을 상세히 설명하면 다음과 같다.
도 3a 내지 도 3d는 본 발명에 의한 반도체 소자의 캐패시터 제조방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와 같이, 반도체 기판(21)상에 BPSG(Boron Phosphorus Silicate Glass)막(22)을 형성하고, 상기 BPSG막(22)상에 질화막(23)을 형성한다.
이어, 상기 반도체 기판(21)의 표면이 소정부분 노출되도록 포토리소그래피 및 식각공정을 통해 상기 질화막(23) 및 BPSG막(22)을 선택적으로 제거하여 콘택홀(24)을 형성한다.
도 3b에 도시한 바와 같이, 상기 콘택홀(24)을 포함한 반도체 기판(21)의 전면에 폴리 실리콘층을 형성한 후, 상기 폴리 실리콘층의 전면에 에치백 공정을 실시하여 상기 콘택홀(24) 내부에 폴리 실리콘 플러그(25)를 형성한다.
도 3c에 도시한 바와 같이, 상기 폴리 실리콘 플러그(25)를 포함한 반도체 기판(21)의 전면에 TEOS(Tetra Ethyl Ortho Silicate)막(26)을 형성하고, 상기 폴리 실리콘 플러그(25) 및 그에 인접한 질화막(23)의 표면이 소정부분 노출되도록 포토리소그래피 및 식각공정을 통해 상기 TEOS막(26)을 선택적으로 제거하여 캐패시터 노드영역을 형성한다.
이어, 상기 TEOS막(26)에 RTP 어닐공정을 실시하여 TEOS막(26)의 질을 향상시키어 식각비를 안정하게 한다.
여기서 상기 RTP 어닐시 온도는 800℃이상의 열을 가한다.
한편, 상기 RTP 어닐공정시 온도를 올리는 구간과 온도 안정화 스텝(Step)을 거칠 때 질소(Nitrogen) 가스를 20slm의 유량으로 공급하여 폴리 실리콘 플러그(25)의 표면에 산화를 방지할 수 있는 질화막(27)을 수 Å의 두께로 형성한다. 즉, 실제 메인 어닐 스텝이 되는 산소 어닐 공정을 진행하는 중 온도를 올리는 구간 및 온도 안정화 스텝을 거칠 때, 질소 가스 유입을 함으로써, 상기 폴리콘 플러그(25)의 상부 표면에 박막 형상(단시간에 고온으로 처리하여 10Å두께 이하의 박막이 형성됨)의 질화막(27)을 형성하도록 한다.
이어, 실제 메인 어닐 스텝에서는 산소(Oxygen)를 10slm 이상의 유량으로 공급하여 식각 데미지를 보상하여 절연막 질을 향상시킨다.
여기서 상기 미설명한 A부분은 TEOS막(26)의 식각 데미지를 보상한 부분을 나타낸다.
도 3d에 도시한 바와 같이, 상기 TEOS막(26)을 포함한 반도체 기판(21)에 전세정(인산 + SCl + HF) 공정을 실시하고, 상기 반도체 기판(21)의 전면에 스토리지 노드용 폴리 실리콘층(28)을 형성한다.
여기서 상기 전세정 공정시 인산은 폴리 실리콘 플러그(25)의 표면에 형성된 질화막(27)을 제거한다.
이후 공정은 도면에 도시하지 않았지만, 상기 스토리지 노드용 폴리 실리콘층(28)상에 유전체막 및 플레이트 전극용 폴리 실리콘층을 형성하여 캐패시터를 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 캐패시터 제조방법은 다음과 같은 효과가 있다.
즉, 캐패시터용 격리패턴 절연막을 전세정 공정하기 전에 RTP 어닐공정을 실시하여 절연막 질의 식각 데미지를 보상함으로서 전세정 공정에 의한 CD 변화를 최소화시키어 전세정 공정의 제어가 용이하고 CD 영향에 따른 캐패시터 제작의 어려움을 해결할 수 있다.

Claims (5)

  1. 반도체 기판상에 BPSG막 및 질화막을 차례로 형성하는 단계;
    상기 반도체 기판의 표면이 소정부분 노출되도록 질화막 및 BPSG막을 선택적으로 제거하여 콘택홀을 형성하는 단계;
    상기 콘택홀 내부에 도전성 플러그를 형성하는 단계;
    상기 도전성 플러그를 포함한 반도체 기판의 전면에 캐패시터용 격리패턴 절연막을 형성하는 단계;
    상기 도전성 플러그 및 그에 인접한 질화막의 표면이 소정부분 노출되도록 격리패턴 절연막을 선택적으로 제거하는 단계;
    상기 반도체 기판의 전면에 RTP 어닐공정을 실시하여 격리패턴 절연막의 식각 데미지를 보상함과 동시에 도전성 플러그의 표면에 질화막을 형성하는 단계;
    상기 반도체 기판에 전세정 공정을 실시하여 스토리지 노드용 도전층을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  2. 제 1 항에 있어서, 상기 전세정 공정은 인산 + SCl + HF를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  3. 제 1 항에 있어서, 상기 전세정 공정시 인산을 이용하여 도전성 플러그의 표면에 형성된 질화막을 제거하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  4. 제 1 항에 있어서, 상기 RTP 어닐시 온도는 800℃이상에서 열을 가하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  5. 제 1 항에 있어서, 상기 RTP 어닐공정시 온도를 올리는 구간과 온도 안정화 스텝을 거칠 때 질소를 20slm 공급하여 도전성 플러그의 표면에 산화를 방지할 수 있는 질화막을 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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