KR101019695B1 - 반도체 소자의 듀얼 게이트 산화막 형성방법 - Google Patents

반도체 소자의 듀얼 게이트 산화막 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 듀얼 게이트 산화막 형성방법을 개시한다. 개시된 본 발명의 방법은, 제1 및 제2영역을 구비한 반도체 기판 상에 제1산화막을 형성하는 단계와, 상기 제1산화막 상에 기판의 제2영역을 노출시키는 감광막 패턴을 형성하는 단계와, 상기 노출된 기판 제2영역의 제1산화막 부분을 건식식각하여 제거하는 단계와, 상기 감광막 패턴을 제거하는 단계 및 상기 기판 제1영역 상의 잔류된 제1산화막과 상기 제1산화막이 제거된 기판 제2영역 상에 제2산화막을 형성하는 단계를 포함한다. 본 발명에 따르면, 듀얼 게이트 산화막을 형성하기 위한 주변 회로 영역의 제1산화막 식각에 있어서, H2 플라즈마 가스를 이용한 건식 식각으로 하부 기판 및 소자분리막의 원치 않는 식각으로 발생하는 모트를 방지할 수 있다. 따라서, 듀얼 게이트 산화막 형성공정의 신뢰성을 확보하고, 수율 및 소자 특성을 향상시킬 수 있다.

Description

반도체 소자의 듀얼 게이트 산화막 형성방법{Method for forming dual gate oxide of semiconductor device}
도 1은 종래의 기술에 따른 반도체 소자의 듀얼 게이트 산화막 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 듀얼 게이트 산화막 형성방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
X: 셀 영역 Y: 주변 회로 영역
21: 반도체 기판 22: 소자분리막
23: 제1산화막 24: 감광막 패턴
25: 제2산화막
본 발명은 반도체 소자의 게이트 절연막의 형성방법에 관한 것으로, 보다 상세하게는, 듀얼 게이트 산화막 형성시 기판 및 소자분리막의 식각을 방지하기 위한 방법에 관한 것이다.
소자의 공정 기술이 발전함에 따라 디램(DRAM) 분야에서도 동작 속도를 증대하기 위한 새로운 시도가 계속되어 왔다. 이러한 시도로 인하여 디램은 이디오 디램(EDO DRAM)에서 에스디램(SDRAM)으로, 에스디램에서 디디알(DDR:Double Data Rate) 에스디램으로, 디디알 에스디램에서 디디알투(DDR2)로 발전되어 왔다.
그 중 디디알투의 경우는 빠른 동작 속도를 위하여, 주변 회로 영역(Periphery)의 게이트 절연막(Gate Dielectric) 물질인 게이트 산화막의 두께를 얇게 하고, 리프레쉬(Refresh) 특성을 향상시키기 위하여 셀(Cell) 영역에서는 두꺼운 산화막을 형성하는 듀얼 게이트 절연막(Dual Gate Dielectric)를 적용하게 되었다.
상기한 셀 영역과 주변 회로 영역의 게이트 절연막을 형성하기 위한 방법으로서는, 첫째, 셀 영역과 주변 회로 영역의 산화막 성장 속도를 다르게 하는 방식이 있다.
여기서, 산화막의 성장속도를 다르게 하기 위하여 주변 회로 영역은 질소(N)이온을 주입하여 산화속도를 감소 시키고, 셀 영역은 산소(Oxygen), 또는, 플루오린(Fluorine)을 주입하여 산화속도를 증대시키는 방법이 있다.
그러나, 전술한 바와 같은 이온 주입에 의한 산화막 성장 속도를 다르게 하는 방법은 산화 속도의 조절이 어렵고, 이온 주입 데미지에 의해 산화막의 질이 떨어지는 등의 역효과가 발생한다.
또한, 두번째 방법으로는 셀 영역 및 주변 회로 영역에 게이트 산화막을 성장 시킨 후, 주변 회로 영역의 산화막을 감광막 패턴을 이용하여 제거하고, 그런다 음, 감광막을 제거한 후, 재차 게이트 산화막을 성장시켜 셀 영역에는 두꺼운 산화막을 페리 영역에는 얇은 산화막을 형성하는 방법이 있다.
이하, 종래의 기술에 따른 반도체 소자의 듀얼 게이트 산화막 형성방법에 대해서 설명하기로 한다.
셀 영역과 주변 영역을 갖는 기판에 공지의 공정에 따라 소자분리막을 형성하고, 그런다음, 상기 소자분리막이 형성된 기판 상에 제1산화막을 38~45Å의 두께로 형성한다.
다음으로, 상기 제1산화막이 성장된 기판 상에 감광막을 도포하고, 이를 노광 및 현상하여 주변 회로 영역을 노출시키는 감광막 패턴을 형성한다. 상기 감광막 패턴을 식각방지막으로 하여 주변 회로 영역의 제1산화막을 습식 식각으로 제거한다.
이어서, 상기 감광막 패턴을 제거하고, 그런다음, 상기 기판 전면상에 재차 제2산화막을 형성하여, 반도체 소자의 듀얼 게이트 산화막을 완성한다.
도 1은 종래의 기술에 따른 반도체 소자의 듀얼 게이트 산화막 형성방법을 설명하기 위한 단면도이다. 이를 설명하면 다음과 같다.
소자분리막(12)을 갖는 반도체 기판(11) 상에 제1산화막(13)을 형성하고, 주변 회로 영역을 노출시키는 감광막 패턴(24)을 식각 방지막으로 하여 제1산화막(13)을 식각한다.
그러나, 전술한 바와 같은 종래의 기술에 따른 반도체 소자의 게이트 절연막 형성 방법은, 습식 식각으로 제1산화막(13)을 제거함에 따라 필드 영역과 액티브 영역의 계면 또는 소자 분리막 부분(A)에 원치 않는 식각이 발생되어 모트(Moat)가 발생하는 문제점이있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 듀얼 게이트 산화막 형성 과정에서 하부 기판에 데미지를 방지할 수 있는 반도체 소자의 듀얼 게이트 산화막 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 제1 및 제2영역을 구비한 반도체 기판 상에 제1산화막을 형성하는 단계; 상기 제1산화막 상에 기판의 제2영역을 노출시키는 감광막 패턴을 형성하는 단계; 상기 노출된 기판 제2영역의 제1산화막 부분을 건식식각하여 제거하는 단계; 상기 감광막 패턴을 제거하는 단계; 및 상기 기판 제1영역 상의 잔류된 제1산화막과 상기 제1산화막이 제거된 기판 제2영역 상에 제2산화막을 형성하는 단계를 포함하는 반도체 소자의 듀얼 게이트 산화막 형성방법을 제공한다.
여기서, 상기 제1영역은 셀 영역이고, 제2영역은 주변 회로 영역이다.
또한, 상기 제1산화막은 38~45Å의 두께로 형성하며, 상기 건식 식각은 H2 플라즈마 가스를 이용하여 500℃의 온도에서 기판 표면 데미지를 최소로 하기 위해 바이어스 파워는 0으로 하여 수행한다.
본 발명에 따르면, 듀얼 게이트 산화막을 형성하기 위한 주변 회로 영역의 제1산화막 식각에 있어서, H2 플라즈마 가스를 이용한 건식 식각으로 하부 기판 및 소자분리막의 원치 않는 식각으로 발생하는 모트를 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 듀얼 게이트 산화막 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 셀 영역(X) 및 주변회로 영역(Y)을 갖는 반도체 기판(21)에 소자분리막(22)을 형성한다.
다음으로, 상기 소자분리막(22)이 형성된 반도체 기판(21) 상에 제1산화막(23)을 38~45Å의 두께로 형성한다.
도 2b를 참조하면, 상기 제1산화막(23)이 형성된 반도체 기판(21) 상에 감광막을 도포하고, 이를 노광 및 현상하여 주변 회로 영역(Y)을 노출시키는 감광막 패턴(24)을 형성한다.
다음으로, 상기 감광막 패턴(24)을 식각방지막으로 이용하여 주변 회로 영역(Y)의 제1산화막(23)을 건식으로 식각한다.
이때, 상기 건식 식각은 H2 플라즈마 가스를 이용하여 500℃의 온도에서 기판 표면 데미지를 최소로 하기 위해 플라즈마 장치에 인가되는 바이어스 파워는 0으로 하여 진행한다.
여기서, H2 플라즈마 가스는 200℃ 이하의 저온에서는 산화막(SiO2)과 반응이 일어나지 않고, 수 Å 정도만 제거되고 기판의 데미지는 전혀 없다. 그래서, 500℃ 이상의 고온 공정으로 실시하여 상기 제1산화막(23)을 제거하는 동시에 기판의 데미지는 최소로 할 수 있다.
도 2c를 참조하면, 상기 감광막 패턴을 스트립 공정을 통하여 제거하고, 그런다음, 상기 주변 회로 영역(Y)의 제1산화막이 제거된 기판(21) 및 제1산화막(23) 상에 제2산화막(25)을 형성한다.
이로서, 셀 영역(X)에 제1산화막(23) 및 제2산화막(25)의 이중으로 두껍게 형성된 게이트 절연막은 리프레쉬 특성을 향상시키고, 주변 회로 영역의 절연막은 셀 영역 보다 얇은 두께로 증착되 빠른 동작 속도를 낼 수 있는 반도체 소자의 듀얼 게이트 산화막을 형성한다.
이상에서와 같이, 본 발명에 따른면, H2 가스를 이용한 제1산화막의 식각으로 하부 기판 또는 소자분리막의 데미지는 없으며, 이에 따라, 소자 특성을 향상시킬 수 있다.
이상에서와 같이, 본 발명에 따르면, 듀얼 게이트 산화막을 형성하기 위한 주변 회로 영역의 제1산화막 식각에 있어서, H2 플라즈마 가스를 이용한 건식 식각으로 하부 기판 및 소자분리막의 원치 않는 식각으로 발생하는 모트를 방지할 수 있다.
따라서, 듀얼 게이트 산화막 형성공정의 신뢰성을 확보하고, 수율 및 소자 특성을 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시 할 수 있다.

Claims (4)

  1. 제1 및 제2영역을 구비한 반도체 기판 상에 제1산화막을 형성하는 단계;
    상기 제1산화막 상에 기판의 제2영역을 노출시키는 감광막 패턴을 형성하는 단계;
    상기 노출된 기판 제2영역의 제1산화막 부분을 H2 플라즈마 가스를 이용하여 건식식각하여 제거하는 단계;
    상기 감광막 패턴을 제거하는 단계; 및
    상기 기판 제1영역 상의 잔류된 제1산화막과 상기 제1산화막이 제거된 기판 제2영역 상에 제2산화막을 형성하는 단계;
    를 포함하는 반도체 소자의 듀얼 게이트 산화막 형성방법.
  2. 제 1 항에 의하여, 상기 제1영역은 셀 영역이고, 제2영역은 주변 회로 영역인 것을 특징으로 하는 반도체 소자의 듀얼 게이트 산화막 형성방법.
  3. 제 1 항에 의하여, 상기 제1산화막은 38~45Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 산화막 형성방법.
  4. 제 1 항에 의하여, 상기 건식 식각은 500℃의 온도에서 기판 표면 데미지를 최소로 하기 위해 바이어스 파워는 0으로 하여 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 산화막 형성방법.
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