KR100361536B1 - 반도체소자의층간절연막형성방법 - Google Patents
반도체소자의층간절연막형성방법 Download PDFInfo
- Publication number
- KR100361536B1 KR100361536B1 KR1019950050495A KR19950050495A KR100361536B1 KR 100361536 B1 KR100361536 B1 KR 100361536B1 KR 1019950050495 A KR1019950050495 A KR 1019950050495A KR 19950050495 A KR19950050495 A KR 19950050495A KR 100361536 B1 KR100361536 B1 KR 100361536B1
- Authority
- KR
- South Korea
- Prior art keywords
- heat treatment
- insulating film
- temperature
- semiconductor device
- forming
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
본 발명은 반도체소자의 층간절연막 형성방법에 관한 것으로, 고단차의 토폴로지를 갖는 다수의 도전층이 형성된 소정의 기판 상부에 수분 및 불순물 확산방지를 위한 제1절연막인 산화절연막을 증착하고 상기 제1절연막 상부에 제2절연막인 BPSG 절연막을 소정두께 형성한 다음, 연속적으로 상기 기판을 열처리 로에 장입하여 1단계 열처리 온도까지 일정 속도로 온도를 올려 상기 BPSG 막을 치밀화하여 후속공정에서의 열화현상을 방지하고 1단계 점성유동시키고 상기 1단계 열처리온도로부터 최종 열처리온도까지 일정속도로 온도를 상승시켜 최종 열처리 온도에서 열처리 공정을 실시함으로써 상기 BPSG막을 유동시켜 완전 평탄화한 다음, 상기 평탄화 열처리된 기판이 열충격을 받지 않도록 일정속도로 일정온도까지 냉각시켜 평탄화된 층간절연막을 형성함으로써 후속공정을 용이하게 실시할 수 있어 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체 소자의 층간절연막 형성방법에 관한 것으로, 특히 소정의 기판상에 형성된 폴리실리콘 배선위에 BPSG막을 증착하고 이를 평탄화 열처리시 최종 열처리 온도보다 낮은 온도에서 일정시간 일정 분위기에서 1단계 열처리 함으로써 BPSG막의 치밀화 및 안정성을 향상시키고 동시에 1단계 점성유동에 의하여 전체 토폴로지를 완화하고 연속하여 최종 열처리 온도까지 온도를 신속하게 올려 얕은접합의 파괴를 억제한 후 최종 열처리 온도에서 평탄화 열처리하여 얕은 접합의 파괴나 BPSG막 불순물 농도의 증가 및 추가공정 없이 안정한 BPSG막을 형성하고 평탄화 특성을 향상시키는 반도체 소자의 층간절연막 평탄화 열처리 방법에 관한 것이다.
반도체 소자의 고집적화에 따라서 소자 표면의 요철은 더욱 심화되어 고단차의 토폴로지(topology)를 절연막으로 채우는 평탄화 기술은 반도체 소자 제조에 있어 중요한 기술중 하나로 대두되고 있다.
일반적으로 고단차의 토폴로지를 평탄화하기 위하여 고농도의 붕소(B) 및 인(P)을 첨가한 BPSG막을 사용하여 고온 열처리로 평탄화하고 있다.
그러나 상기 고농도의 BPSG를 사용하는 방법은 열처리후 붕소나 인의 외부확산에 의한 BPSG막 표면의 결정결함 생성이나 금속배선의 부식을 유발하는 문제가 있고, 고온의 열처리 공정은 얕은 접합(Shallow Junction)을 형성할 수 없어 평탄화 공정에 한계가 있으며, BPSG막의 두께를 증가시키는 방법은 후속 금속배선의 콘택 깊이가 깊어져 금속배선의 공정이 어려운 문제가 뒤따른다.
특히 고농도의 BPSG막을 사용하여 800℃ 내지 900℃에서 열처리할 경우 얕은 접합을 이루기 위하여 일정온도에서 열처리 시간을 매우 짧게 진행하고 있다.
이러한 경우 열처리 시간의 부족으로 인한 평탄화 특성의 불량뿐만 아니라 BPSG 막의 충분한 치밀화를 이루지 못한 것에 기인한 후속공정시 수분흡수 및 습식식각 공정에서의 식각율 불균일 등과 같이 심각한 BPSG막의 열화 현상이 나타나고 있다.
제1A도 및 제1B도는 기존의 공정에 의한 층간 절연막 평탄화 열처리 공정을 설명하기 위한 공정도 및 기존의 평탄화 열처리 공정에 의해 형성된 층간절연막의 후속 공정에서의 열화현상의 한 예를 나타낸 단면도이다.
제1A도는 층간절연막을 평탄화하기 위한 열처리 공정도로서 평탄화 열처리하기 위한 기판을 열처리 로에 장입하고(①) 원하는 열처리 온도까지 온도를 올리며 (②) 800~900℃에서 일정시간 열처리하여 평탄화시키고(③) 기판이 열충격 받는 것을 방지하기 위하여 일정온도까지 냉각시킨 후(④) 기판을 뻬내는 공정(⑤)을 도시하였다.
제1B도는 상기 제1A도에 의해 열처리된 평탄화막의 후속 공정에서의 열화현상의 한 예를 나타낸 단면도로써 소정의 기판(1)상에 다수의 패턴화된 도전층(2)을 형성하고, 전체구조상부에 후속공정시 불순물이 도전층(2)으로 확산되는 것을 방지하기 위하여 산화절연막(3)을 증착하고, 상부에 고농도의 BPSG막(4)을 증착하여 상기 제1A도의 공정에 의해 평탄화 열처리하고 폴리실리콘 배선의 콘택홀(5)을 사진식각공정으로 형성한 후 남은 잔여 감광막 및 콘택홀 내부의 불순믈을 제거하기 위하여 희석 BOE(buffered oxide etachant) 또는 HF용액으로 짧은 시간 세정한 상태를 도시 하였다.
제1A도의 단계 (③)의 열처리 온도는 얕은 접합 형성을 위하여 일정온도 이상으로 올릴 수 없으며, 열처리 온도 또한 10분 내지 20분 정도로 짧게 제어해야 한다. 따라서 제1B도의 BPSG막(4)의 완전 평탄화는 한계가 있으며, 또한 BPSG막(4)은 충분하지 못한 열처리 온도 및 시간(제1A도 (③))에 기인하여 막(4) 표면만 치밀화되며, BPSG(4) 막의 깊이 방향으로는 충분히 치밀화되지 못하는 문제점에 기인하여 콘택홀 형성후(5) 산화막 식각용액에 의한 콘택 세정시 노출된 콘택홀의 측벽이 깊이방향으로 BPSG(4)막의 식각율이 달라져 항아리 모양의 콘택홀을 형성하는 등의 문제점이 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여, 일정 불순물 농도의 BPSG막을 증착하여 평탄화 열처리 공정시 최종 열처리 온도보다 낮은 온도에서 1 단계로 열처리하고 연속하여 최종 평탄화 열처리를 실시하여 층간 절연막의 평탄성을 향상시키고 얕은 접합을 유지하는 반도체소자의 층간절연막 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 층간절연막 형성 방법의 특징은,
패터닝된 도전층이 구비되는 기판 상부에 수분 및 불순물을 확산방지를 위한 제1절연막을 전체표면상부에 증착하는 공정과,
상기 제1절연막 상부에 제2절연막인 BPSG 절연막을 소정두께 형성하는 공정과,
연속적으로 상기 기판을 열처리 로에 장입하고 제1단계 열처리 온도로 승온시켜 제1열처리함으로써 상기 BPSG 막을 치밀화시키며 제1단계 유동시키는 공정과,
상기 제1단계 열처리온도로부터 제2단계 열처리온도로 승온시켜 제2열처리함으로써 상기 BPSG막을 제2단계 유동시켜 완전 평탄화하는 공정과,
상기 평탄화 BPSG막이 구비되는 기판을 냉각시키는 공정을 포함하되,
상기 제1절연막은 화학기상증착법으로 300 Å 이상 형성되되, 산화질화막이나 Si-Rich(Si/O=0.5이상의 조성) 산화막으로 형성되는 것과,
상기 제2절연막은 350 내지 550℃ 온도에서 B,P농도 3.0 wt% 이상으로 하여 1500 Å 보다 두껍게 형성되는 것과,
상기 제1단계 열처리온도까지의 승온 속도는 5℃ 내지 100℃/min의 속도로 실시되는 것과,
상기 제1단계 열처리공정은 650 내지 800 ℃ 의 온도에서 N2, Ar 등의 가스 분위기로 5분이상 실시되는 것과,
상기 제1단계 열처리공정은 600 내지 800 ℃ 의 온도에서 H2+02등의 수증기 분위기에서 5분이상 실시되는 것과,
상기 제2단계 열처리 온도로의 승온 속도는 3 내지 50 ℃/min 의 속도로 실시되는 것과,
상기 제2단계 열처리공정은 800 내지 900 ℃ 의 온도범위에서 N2, Ar 등의 가스분위기로 10분이상 실시하여 실시되는 것과,
상기 냉각공정은 상기 제2단계 열처리 공정 후 500 내지 800 ℃ 온도까지 -3 내지 -50 ℃/min 냉각속도로 실시되는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 성명하기로 한다.
제2A도 및 제2B도는 본 발명에 따른 반도체소자의 층간절연막 평탄화 열처리 공정을 설명하기 위한 공정도 및 단면도이다.
제2A도를 참조하면, 평탄화 열처리하기 위한 반도체기판을 열처리로에 장입하고(①), 제1단계 열처리 온도까지 온도를 올리며(②), 제2단계 열처리 온도 보다도 낮은 온도에서 층간절연막의 기초 점성유동 및 치밀화를 이루기 위하여 BPSG 막이 점성거동하기 시작하는 온도인 650~800℃에서 제1단계 열처리하되, 불활성 가스 분위기에서 5분이상 열처리 한 후(③), 연속하여 제2단계 열처리 온도까지 온도를 올려(④) 800~900℃에서 10분 이상 열처리함으로써 평탄화시키고(⑤), 기판이 열충격받는 것을 방지하기 위하여 500~800℃도까지 냉각시킨 후(⑥) 기판을 빼내는 공정(⑦)으로 평탄화된 층간절연막을 형성한다.
이때 1단계 열처리 공정(③)은 수증기(H2+O2) 분위기에서 5 분 이상 열처리하여 평탄도를 더욱 향상시킬 수 있다. 여기서, 상기 제1단계 열처리 온도를 약 50℃정도 낮추어 실시할 수도 있다.
제2B도는 상기 제2A에 의해 열처리된 평탄화막의 개선된 평탄도 및 후속 공정에서의 열화 현상의 방지효과를 나타낸 단면도이다.
상기 제2B도를 참조하면, 소정의 반도체기판(1)상에 다수의 패턴화된 도전층(2)을 형성하고, 후속 공정시 수분 및 불순물이 타층으로 도전층(2)으로 확산되는 것을 방지하기 위하여 전체표면상부에 산화절연막(3)을 증착하고, 상부에 고농도의 BPSG막(4)을 증착하여 상기 제2A도의 2단계 열처리 공정에 의해 평탄화 열처리하여 평탄도를 향상시킨다.
그리고, 콘택마스크를 이용한 사진식각공정으로 상기 층간절연막인BPSG막(4)과 산화절연막(5)을 식각하여 상기 반도체기판(1)을 노출시키는 콘택홀(5)을 형성한다.
그 다음, 상기 콘택 공정시 남는 잔여 감광막 및 콘택홀 내부의 불순물을 제거하기 위하여 BOE(buffered oxide etachant)용액이나 HF용액으로 짧은 시간 세정한다.
상기 2단계 열처리공정은 연속 평탄화 열처리 방법에 의하여 얕은 접합의 파괴나 추가적인 고온의 열처리 공정없이 평탄도를 향상시킬 수 있으며, BPSG막의 치밀화를 이루어 후속 공정에서의 BPSG막의 열화현상을 방지할 수 있다.
상기 제2A도의 1단계 열처리 공정(③)에서 수증기 (H2+O2) 분위기에서 열처리할 경우 평탄도를 더욱 향상시킬 수 있으며, 수증기 분위기에 의한 하층의 폴리실리콘 또는 접합의 산화는 낮은 열처리온도 및 제2B도의 산화절연막(3)을 Si-Rich(Si/O=0.5 이상의 조성비) 산화막을 형성하는 것에 의하여 방지할 수 있다. 또한 이 경우 1단계 열처리 온도를 약 50℃정도 낮추어 열처리할 수도 있다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 층간절연막 형성방법은, 1단계 저온 열처리 공정에 의한 BPSG막의 점성거동으로 폴리실리콘 패턴 상부의 초기 패턴 단차 및 전체 단차를 완화시키고, 1단계 저온 열처리 공정에 의한 BPSG막의 치밀화를 이루어 후속공정에서의 BPSG막의 열화 현상을 방지할 수 있으며, 연속한 2단계 평탄화 열처리 공정으로 추가적인 공정의 도입 또는 BPSG막의 농도 증가나 얕은 접합의 파괴없이 BPSG막 평탄도를 향상시키며 1단계 저온 열처리에의하여 수증기 분위기에서 열처리하여도 하층의 폴리실리콘 배선을 산화시키지 않고 BPSG막의 평탄도 및 안정성을 향상시킬 수 있어 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.
제 1A 도 및 제 1B 도는 종래기술에 따른 반도체소자의 층간절연막 형성방법을 도시한 관계도.
제 2A 도 및 제 2B 도는 본 발명의 실시예에 따른 반도체소자의 층간절연막 형성방법을 도시한 관계도.
< 도면의 주요부분에 대한 부호의 설명 >
1 : 반도체기판 2 : 도전층
3 : 산화절연막 4 : BPSG 절연막
5 : 콘택홀
Claims (10)
- 패터닝된 도전층이 구비되는 기판 상부에 수분 및 불순물 확산방지를 위한 제1절연막을 전체표면상부에 증착하는 공정과,상기 제1절연막 상부에 제2절연막인 BPSG 절연막을 소정두께 형성하는 공정과,연속적으로 상기 기판을 열처리 로에 장입하고 제1단계 열처리 온도로 승온시켜 제1열처리함으로써 상기 BPSG 막을 치밀화시키는 제1단계 유동시키는 공정과,상기 제1단계 열처리온도로부터 제2단계 열처리온도로 승온시켜 제2열처리함으로써 상기 BPSG막을 제2단계 유동시켜 완전 평탄화하는 공정과,상기 평탄화 BPSG막이 구비되는 기판을 냉각시키는 공정을 포함하는 반도체소자의 층간절연막 형성방법.
- 제 1 항에 있어서,상기 제1절연막은 화학기상증착법으로 300 Å 이상 형성되되, 산화절연막이나 Si-Rich(Si/O=0.5이상의 조성) 산화막 중에서 한가지로 형성되는 것을 특징으로 하는 반도체소자의 층간절연막 형성방법.
- 제 1 항에 있어서,상기 제2절연막은 350 내지 550℃ 온도에서 B,P농도 3.0 wt% 이상으로 하여1500 Å 보다 두껍게 형성되는 것을 특징으로하는 반도체소자의 층간절연막 형성방법.
- 제 1 항에 있어서,상기 제1단계 열처리온도까지의 승온 속도는 5 ℃ 내지 100 ℃/min의 속도로 실시되는 것을 특징으로하는 반도체소자의 층간절연막 형성방법.
- 제 1 항에 있어서,상기 제1단계 열처리공정은 650 내지 800 ℃ 의 온도에서 N2, Ar 등의 가스 분위기로 5 분 이상 실시되는 것을 특징으로하는 반도체소자의 층간절연막 형성방법.
- 제 1 항에 있어서,상기 제1단계 열처리공정은 600 내지 800 ℃ 의 온도에서 H2+O2등의 수증기 분위기에서 5 분 이상 실시되는 것을 특징으로하는 반도체소자의 층간절연막 형성방법.
- 제 6 항에 있어서,상기 제1절연막인 산화절연막은 Si-Rich(Si/O=0.5이상의 조성) 산화막으로300 Å 이상 증착되는 것을 특징으로하는 반도체소자의 층간절연막 형성방법.
- 제 1 항에 있어서,상기 제2단계 열처리 온도로의 승온 속도는 3 내지 50 ℃/min 의 속도로 실시되는 것을 특징으로하는 반도체소자의 층간절연막 형성방법.
- 제 1 항에 있어서,상기 제2단계 열처리공정은 800 내지 900 ℃ 의 온도범위에서 N2, Ar 등의 가스분위기로 10분이상 실시하여 실시되는 것을 특징으로하는 반도체소자의 층간절연막 형성방법.
- 제 1 항에 있어서,상기 냉각공정은 상기 제2단계 열처리 공정 후 500 내지 800 ℃ 온도까지 -3 내지 -50 ℃/min 의 냉각속도로 실시되는 것을 특징으로하는 반도체소자의 층간절연막 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950050495A KR100361536B1 (ko) | 1995-12-15 | 1995-12-15 | 반도체소자의층간절연막형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950050495A KR100361536B1 (ko) | 1995-12-15 | 1995-12-15 | 반도체소자의층간절연막형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970052802A KR970052802A (ko) | 1997-07-29 |
| KR100361536B1 true KR100361536B1 (ko) | 2003-02-11 |
Family
ID=37490655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950050495A KR100361536B1 (ko) | 1995-12-15 | 1995-12-15 | 반도체소자의층간절연막형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100361536B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009126478A1 (en) * | 2008-04-08 | 2009-10-15 | Fairchild Semiconductor Corporation | Bpsg film deposition with undoped capping |
| KR101026695B1 (ko) * | 2008-12-02 | 2011-04-07 | 박현숙 | 조명 펜스 |
| KR20200113379A (ko) | 2019-03-25 | 2020-10-07 | 주식회사 트윈휀스산업 | 복수개의 컬러 도장을 갖는 휀스 결합 구조체 및 이를 제조하는 방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010004278A (ko) * | 1999-06-28 | 2001-01-15 | 김영환 | 반도체 소자의 층간 절연막 형성 방법 |
| KR100637978B1 (ko) * | 1999-12-31 | 2006-10-23 | 동부일렉트로닉스 주식회사 | 급속 열처리 방법 |
-
1995
- 1995-12-15 KR KR1019950050495A patent/KR100361536B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009126478A1 (en) * | 2008-04-08 | 2009-10-15 | Fairchild Semiconductor Corporation | Bpsg film deposition with undoped capping |
| KR101026695B1 (ko) * | 2008-12-02 | 2011-04-07 | 박현숙 | 조명 펜스 |
| KR20200113379A (ko) | 2019-03-25 | 2020-10-07 | 주식회사 트윈휀스산업 | 복수개의 컬러 도장을 갖는 휀스 결합 구조체 및 이를 제조하는 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970052802A (ko) | 1997-07-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100265255B1 (ko) | 평탄화 기술을 사용하는 반도체 장치 제조 방법 | |
| US6350685B1 (en) | Method for manufacturing semiconductor devices | |
| KR100632620B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| JPH0653337A (ja) | 半導体装置の製造方法 | |
| KR100329773B1 (ko) | 에프램 소자 제조 방법 | |
| KR100361536B1 (ko) | 반도체소자의층간절연막형성방법 | |
| KR100515723B1 (ko) | 집적회로와그제조방법 | |
| KR100531467B1 (ko) | 반도체 소자의 층간절연막 형성 방법 | |
| KR100616187B1 (ko) | 반도체 소자의 절연막 형성 방법 | |
| KR930010401B1 (ko) | 접촉구 형성후의 bpsg 리플로우 방법 | |
| KR20000044867A (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| KR950010038B1 (ko) | 알루미늄 배선 형성 방법 | |
| KR100328826B1 (ko) | 반도체 소자의 배선형성방법 | |
| KR100399915B1 (ko) | 반도체소자의캐패시터제조방법 | |
| KR20030067379A (ko) | 반도체 소자의 층간 절연막 평탄화 방법 | |
| KR100237022B1 (ko) | 캐패시터의 유전체막 형성방법 | |
| KR100273224B1 (ko) | 반도체소자의평탄화막형성방법 | |
| KR0125782B1 (ko) | 금속배선형성을 위한 평탄화방법 | |
| JPH0230124A (ja) | 半導体装置の製造方法 | |
| JPS61100936A (ja) | 半導体装置の製造方法 | |
| KR100452311B1 (ko) | 반도체소자의층간절연막및그의제조방법 | |
| KR100253337B1 (ko) | 반도체소자의 금속배선 형성방법 | |
| KR0147429B1 (ko) | 반도체 소자의 소자분리층 형성방법 | |
| KR100256232B1 (ko) | 반도체소자의층간절연막형성방법 | |
| JPS61152043A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101025 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |