KR20010004716A - 반도체 소자의 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 버리드 채널 PMOS 트랜지스터의 적용 영역을 더욱 확장시키기 위해 에피텍시 기술을 이용하여 엘리베이티드 채널을 갖는 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 본 발명은 선택적 에피 실리콘 성장 기술을 사용하여 소자 분리막과 웰 형성 이후에 실리콘 표면에 얇은 두께로 인-시튜 보론 도핑된 에피층을 형성하고, 에피층 성장 이후에 원자량이 높고 확산 속도가 낮은 인듐(Indium)을 이온 주입하여 보론 에피층 및 하단부에 분포시키게 하므로써, 후속 열처리시 소자 접합 형성 이온 주입에 의해 형성된 결정 결함 등에 채널 보론이 쉽게 포획되어 소자의 리버스(reverse) 쇼트 채널 효과 등의 쇼트 채널 특성을 열화시키고 보론이 쉽게 확산하여 원하는 문턱 전압 (Vt)을 얻기 어려운 문제를 보완하고 개선하여 0.13㎛이상의 소자에서 원하는 문턱 전압을 얻는데 효과적일 뿐만 아니라, 쇼트 채널에서의 데그러데이션(degradation)도 개선할 수 있는 기술이다.
Description
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 버리드 채널(buried channel) PMOS 트랜지스터의 적용 영역을 더욱 확장시키기 위해 에피텍시(epitaxy) 기술을 이용하여 엘리베이티드 채널(elevated channel)을 형성할 때, 에피층 성장 이후에 원자량이 높고 확산 속도가 낮은 인듐(Indium)을 이온 주입하여 보론 에피층 및 하단부에 분포시키게 하므로써, 소자에서 원하는 문턱 전압 (Vt)을 얻을 수 있을 뿐만 아니라, 쇼트 채널에서의 데그러데이션(degradation)도 개선할 수 있는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
일반적으로, 버리드 채널 PMOS 트랜지스터의 적용 영역을 더욱 확장시키기 위해 에피 기술을 이용하여 엘리베이티드 채널을 갖는 반도체 소자의 트랜지스터가 적용되고 있다.
도 1a 내지 도 1c는 종래 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 실리콘 기판(1)에 소자 분리막(2)을 형성하고, PMOS 트랜지스터를 형성하기 위해 N-웰(3)을 형성한다.
도 1b를 참조하면, 선택적 에피 실리콘 성장(selective epi-silicon growth; SEG) 공정으로 실리콘 기판(1)이 노출된 부위에만 선택적으로 보론이 도핑된 에피층(4)을 형성한다. 에피층(4)상에 게이트 산화막(5), 게이트 전극(6) 및 마스크 절연막(7)이 적층된 패턴을 형성한다.
도 1c를 참조하면, 게이트 전극(6)이 포함된 패턴의 양측에 게이트 스페이서(8)를 형성한 후, 소오스/드레인 이온 주입 공정을 실시하고, 주입된 도펀트를 활성화시키기 위한 열처리를 실시하여, 소오스/드레인 접합부(9)를 형성하고, 게이트 전극(6) 아래에는 보론 도핑된 채널 에피층(4a)이 확정(define)된다.
전술한 바와 같이, 기존의 보론 도핑된 채널 에피층(4a)은 후속 게이트 산화막(5) 형성시 실리콘 기판(1)의 소모를 요구하므로, 채널 에피층(4a)이 약 30Å이상 소모되며, 이뿐만 아니라 게이트 산화막(5) 안으로 보론의 손실이 발생하게 되면서 초기에 스퀘어(square) 모양에 가까운 도핑 프로파일(profile)이 게이트 산화막(5)과의 계면에서 완만하게 형성되게 된다. 그렇다고 이를 막기 위해, 에피층(4)의 두께를 두껍게 가져가면 갈수록 채널이 형성되는 부위가 깊어지게 되므로 이 효과가 반감되게 된다. 또한 보론의 손실을 보상하기 위하여 에피 도핑 농도를 필요 이상으로 올리게 되면, 이미 잘 알려진 바와 같이 소자의 접합부 형성을 위해 높은 농도로 이온 주입할 경우에 반드시 형성되는 디스로케이션 등의 결정 결함 주위에서 채널 보론의 포획 현상이 강하게 발생하게 되므로 쇼트 채널로 갈수록 리버스 쇼트 채널 효과 등 소자의 문턱 전압(Vt) 특성을 열화시키는 현상이 두드러지게 되는 문제점이 발생하게 된다.
따라서, 본 발명은 버리드 채널(buried channel) PMOS 트랜지스터의 적용 영역을 더욱 확장시키기 위해 에피텍시(epitaxy) 기술을 이용하여 엘리베이티드 채널(elevated channel)을 형성할 때, 에피층 성장 이후에 원자량이 높고 확산 속도가 낮은 인듐(Indium)을 이온 주입하여 보론 에피층 및 하단부에 분포시키게 하므로써, 소자에서 원하는 문턱 전압 (Vt)을 얻을 수 있을 뿐만 아니라, 쇼트 채널에서의 데그러데이션(degradation)도 개선할 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 반도체 소자의 트랜지스터 제조 방법은 실리콘 기판에 소자 분리막을 형성한 후, N-웰을 형성하는 단계; 세정 공정을 실시한 후, 상기 실리콘 기판이 노출된 부위에만 선택적으로 보론이 도핑된 에피층을 형성하는 단계; 상기 에피층에 인듐 이온을 주입하여 보론-인듐이 도핑된 에피층을 형성하는 단계; 상기 보론-인듐이 도핑된 에피층상에 게이트 산화막, 게이트 전극 및 마스크 절연막이 적층된 패턴을 형성하는 단계; 및 상기 게이트 전극이 포함된 패턴의 양측에 게이트 스페이서를 형성한 후, 소오스/드레인 이온 주입 공정을 실시하고, 주입된 도펀트를 활성화시키기 위한 열처리를 실시하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1c는 종래 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 3a 및 도 3b는 본 발명의 소자 특성을 설명하기 위한 그래프.
〈도면의 주요 부분에 대한 부호의 설명〉
1, 11: 실리콘 기판(1) 2, 12: 소자 분리막
3, 13: N-웰 4, 14: 보론이 도핑된 에피층
4a: 보론 도핑된 채널 에피층 5, 15: 게이트 산화막
6, 16: 게이트 전극 7, 17: 마스크 절연막
8, 18: 게이트 스페이서 9, 19: 소오스/드레인 접합부
140: 보론-인듐이 도핑된 에피층 140a: 보론-인듐이 도핑된 채널 에피층
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 실리콘 기판(11)에 소자 분리막(12)을 형성하고, PMOS 트랜지스터를 형성하기 위해 N-웰(13)을 형성한다. 세정 공정으로 자연 산화막(native oxide film)을 제거한 후, 인-시튜 보론 도프트 선택적 에피 실리콘 성장(in-sity boron doped selective epi-silicon growth; SEG) 공정으로 실리콘 기판(11)이 노출된 부위에만 선택적으로 보론이 도핑된 에피층(14)을 형성한다.
상기에서, N-웰(13)은 1E13 내지 3E13의 도우즈의 포스포러스(phosporous)를 800 내지 1200KeV의 이온 주입 에너지로 이온 주입한 후에 반응로(furnace)에서 약 950℃의 온도에서 약 30분 정도 열처리하여 도판트를 활성화시켜 형성한다.
세정 공정은 익스-시튜(ex-situ) 세정 공정과 에피 실리콘 장비 내에서 진행하는 인-시튜(in-situ) 세정 공정을 실시한다. 익스-시튜 세정 공정은 RCA 클리닝이나 UV 오존 클리닝과 HF 딥핑의 혼합으로 실시한다. 인-시튜 세정은 에피층(14)을 형성하기 전에 1 내지 5분 동안 800 내지 900℃의 하이드로겐 베이크(hydrogen bake)를 실시하여 산화막 생성을 방지한다.
선택적 에피 실리콘 성장 공정은 고진공화학기상증착법(UHVCVD)이나 저압화학기상증착법(LPCVD)으로 선택적으로 실리콘 기판(11) 표면이 노출된 부위에만 보론이 도핑된 에피층(14)이 100 내지 500Å의 두께로 형성되도록 실시하는데, 이때 도핑 농도는 3E12 내지 1E14이다. 선택적 에피 실리콘 성장 공정은 저압화학기상증착법의 경우, 그 증착 조건으로 증착 가스는 DCS와 HCl을 사용하고, 증착시 DCS는 30 내지 300 sccm을 , HCl은 30 내지 200 sccm으로 하며, 보론 도핑을 위해 B2H6를 100 내지 300sccm 정도 함께 흘려주며, 이때의 증착 압력은 10 내지 50 torr 정도로 하며, 증착 온도는 750 내지 950℃로 한다. 고진공화학기상증착법의 경우, 증착 가스는 SiH4나 Si2H6를 사용하며, 보론 도핑을 위해 B2H6를 100 내지 300sccm 정도 함께 흘려주며, 이때의 증착 압력은 1 torr 미만으로 하고, 증착 온도는 600 내지 700℃에서 실시한다.
도 2b를 참조하면, 보론이 도핑된 에피층(14)에 인듐 이온을 주입하여 보론-인듐이 도핑된 에피층(140)을 형성한다.
상기에서, 보론-인듐이 도핑된 에피층(140)은 1E12 내지 5E13의 도우즈의 인듐을 10 내지 40KeV의 이온 주입 에너지로 주입하여 형성되며, 이때, 주입되는 인듐은 하단부의 실리콘 기판(11)의 표면에도 도핑된다.
도 2c를 참조하면, 보론-인듐이 도핑된 에피층(140)상에 게이트 산화막(15), 게이트 전극(16) 및 마스크 절연막(17)이 적층된 패턴을 형성한다.
도 2d를 참조하면, 게이트 전극(16)이 포함된 패턴의 양측에 게이트 스페이서(18)를 형성한 후, 소오스/드레인 이온 주입 공정을 실시하고, 주입된 도펀트를 활성화시키기 위한 열처리를 실시하여, 소오스/드레인 접합부(19)를 형성하고, 게이트 전극(16) 아래에는 보론-인듐이 도핑된 채널 에피층(140a)이 확정(define)된다.
상기에서, 소오스/드레인 접합부(19) 형성을 위한 이온 주입은 도판트를 BF2 혹은 BF2/B 의 혼합 이온주입의 형태로 하며, BF2의 경우 1E15 내지 3E15의 도우즈로 10 내지 40KeV의 에너지로 주입하며, B의 경우 1E15 내지 3E15의 도우즈로 1 내지 5KeV의 에너지로 주입한다.
열처리는 반응로(furnace) 열처리나 급속 열처리(RTA)로 실시한다. 반응로 열처리의 경우 N2분위기에서 800 내지 950℃의 온도에서 10 내지 30분간 실시한다. 급속 열처리의 경우 N2혹은 NH3분위기에서 900 내지 1050℃의 온도에서 1 내지 30초간 실시한다는 것과, 승온 속도는 초당 30 내지 200℃로 실시한다는 것이다.
상기한 본 발명의 실시예는 기존의 에피 채널을 사용하는 버리드 채널 PMOS 트랜지스터 제조 방법을 개선하기 위한 것으로, 게이트 산화막 형성 및 후속 열처리 공정시 수반되는 보론의 손실을 막기 위해 에피층의 두께 및 보론의 도핑 농도 증가를 최대한 억제하고, 리버스 쇼트 채널 효과 등이 거의 안나타나는 인듐을 에피층 및 그 하단부에 도핑하여 롱 채널(long channel)에서의 문턱 전압(Vt) 및 쇼트 채널 특성을 개선하는 것이다. 인듐은 이미 채널 에피가 적용되지 않는 일반적인(conventional) 구조에서 적용해본 결과, 도 3의 그래프에 나타나듯이, 주입된 도핑 농도가 다소 높다고 하더라도 상온에서 불완전한 이온화(incomplete ionizaion) 현상과 고체 용해도(solid solubility)가 매우 낮아 실리콘에 액티베이션(activation)된 상태로 존재하는 양은 매우 미미하다. 따라서, 인듐만 가지고는 PMOS의 문턱 전압을 조절하는 것은 불가능하며, 본 실시예에서처럼 손실되는 보론을 보상하고, 원자량이 커서 결정 결함 주위에서 포획 현상이 거의 없이 쇼트 채널에서의 특성 개선 효과가 뚜럿하므로 이를 혼합하여 사용할 경우, 매우 효과적인 소자 특성을 얻을 수 있게 된다.
도 3a는 첫째, 인듐만 적용시 상온에서 불완전한 이온화 및 고체 용해도가 매우 낮으므로 인해 BF2도핑할 경우에 비해 문턱 전압이 낮아지며, 둘째, 인듐 도핑의 경우 쇼트 채널로 갈수록 문턱 전압 롤-오프(Vt rool-off) 현상이 BF2에 비해 개선됨을 보여주고 있다.
도 3b는 도 3a에서 인듐 도핑의 경우에 대한 결과로 롱 채널(long channel)에서 BF2에 비해 크게 악화된 오프 누설 전류(off leakage current) 특성이 쇼트 채널에서는 BF2와 거의 같은 결과를 보인며, 이는 롱 채널에서 문턱 전압을 BF2와 비슷하게 맞추어 주면 인듐 적용시 개선된 쇼트 채널 효과를 얻을 수 있음을 암시한다.
상술한 바와 같이, 본 발명은 선택적 에피 실리콘 성장 기술을 사용하여 소자 분리막과 웰 형성 이후에 실리콘 표면에 얇은 두께로 인-시튜 보론 도핑된 에피층을 형성하고, 에피층 성장 이후에 원자량이 높고 확산 속도가 낮은 인듐(Indium)을 이온 주입하여 보론 에피층 및 하단부에 분포시키게 하므로써, 후속 열처리시 소자 접합 형성 이온 주입에 의해 형성된 결정 결함 등에 채널 보론이 쉽게 포획되어 소자의 리버스(reverse) 쇼트 채널 효과 등의 쇼트 채널 특성을 열화시키고 보론이 쉽게 확산하여 원하는 문턱 전압 (Vt)을 얻기 어려운 문제를 보완하고 개선하여 0.13㎛이상의 소자에서 원하는 문턱 전압을 얻는데 효과적일 뿐만 아니라, 쇼트 채널에서의 데그러데이션(degradation)도 개선할 수 있는 효과를 얻을 수 있다.
Claims (12)
- 실리콘 기판에 소자 분리막을 형성한 후, N-웰을 형성하는 단계;세정 공정을 실시한 후, 상기 실리콘 기판이 노출된 부위에만 선택적으로 보론이 도핑된 에피층을 형성하는 단계;상기 에피층에 인듐 이온을 주입하여 보론-인듐이 도핑된 에피층을 형성하는 단계;상기 보론-인듐이 도핑된 에피층상에 게이트 산화막, 게이트 전극 및 마스크 절연막이 적층된 패턴을 형성하는 단계; 및상기 게이트 전극이 포함된 패턴의 양측에 게이트 스페이서를 형성한 후, 소오스/드레인 이온 주입 공정을 실시하고, 주입된 도펀트를 활성화시키기 위한 열처리를 실시하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 N-웰은 1E13 내지 3E13의 도우즈의 포스포러스를 800 내지 1200KeV의 이온 주입 에너지로 이온 주입한 후에 반응로에서 약 950℃의 온도에서 약 30분 정도 열처리하여 도판트를 활성화시켜 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 세정 공정은 익스-시튜 세정 공정과 에피 실리콘 장비 내에서 진행하는 인-시튜 세정 공정으로 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 3 항에 있어서,상기 익스-시튜 세정 공정은 RCA 클리닝이나 UV 오존 클리닝과 HF 딥핑의 혼합으로 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 3 항에 있어서,상기 인-시튜 세정은 상기 보론이 도핑된 에피층을 형성하기 전에 1 내지 5분 동안 800 내지 900℃의 하이드로겐 베이크를 실시하여 산화막 생성을 방지하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 보론이 도핑된 에피층은 고진공화학기상증착법이나 저압화학기상증착법을 적용하여 인-시튜 보론 도프트 선택적 에피 실리콘 성장 공정으로 100 내지 500Å의 두께로 형성하며, 이때 보론 도핑 농도는 3E12 내지 1E14가 되도록 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항 또는 제 6 항에 있어서,상기 보론이 도핑된 에피층을 저압화학기상증착법을 적용하여 형성할 경우, 그 증착 조건으로 증착 가스는 DCS와 HCl을 사용하고, 증착시 DCS는 30 내지 300 sccm을, HCl은 30 내지 200 sccm으로 하며, 보론 도핑을 위해 B2H6를 100 내지 300sccm 정도 함께 흘려주며, 이때의 증착 압력은 10 내지 50 torr 정도로 하며, 증착 온도는 750 내지 950℃로 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항 또는 제 6 항에 있어서,상기 보론이 도핑된 에피층을 고진공화학기상증착법을 적용하여 형성할 경우, 증착 가스는 SiH4나 Si2H6를 사용하며, 보론 도핑을 위해 B2H6를 100 내지 300sccm 정도 함께 흘려주며, 이때의 증착 압력은 1 torr 미만으로 하고, 증착 온도는 600 내지 700℃로 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 보론-인듐이 도핑된 에피층은 1E12 내지 5E13의 도우즈의 인듐을 10 내지 40KeV의 이온 주입 에너지로 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 소오스/드레인 접합부 형성을 위한 이온 주입은 도판트를 BF2 혹은 BF2/B 의 혼합 이온주입의 형태로 하며, BF2의 경우 1E15 내지 3E15의 도우즈로 10 내지 40KeV의 에너지로 주입하며, B의 경우 1E15 내지 3E15의 도우즈로 1 내지 5KeV의 에너지로 주입하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 열처리는 N2분위기에서 800 내지 950℃의 온도에서 10 내지 30분간 반응로 열처리하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 열처리는 N2혹은 NH3분위기에서 900 내지 1050℃의 온도에서 1 내지 30초간 급속 열처리하며, 이때 승온 속도는 초당 30 내지 200℃로 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
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