KR101012180B1 - 반도체 소자의 층간 절연막 형성 방법 - Google Patents

반도체 소자의 층간 절연막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 층간 절연막 형성 기술에 관한 것으로, 게이트 전극이 형성된 반도체 기판 상에 제1 층간 절연막을 증착하고, 증착된 제1 층간 절연막 상에 보론의 도핑을 통하여 보론부하층을 형성한 후, 열처리 수행을 통하여 보론부하층의 리플로우를 수행하고, 제1 층간 절연막 상에 제2 층간 절연막을 추가 증착한 후에 평탄화 공정을 수행하는 것을 특징으로 한다. 본 발명에 의하면, PMD 갭필 공정 전에 보론의 도핑을 수행하여 고집적화된 소자에서도 보이드의 발생없이 게이트 간 공간을 매립할 수 있어 소자의 신뢰성과 제조 수율을 향상시킬 수 있다.
반도체 소자, 층간 절연막, 보이드(Void)

Description

반도체 소자의 층간 절연막 형성 방법{METHOD FOR FORMING INTER LAYER DIELECTRICS OFSEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로서, 특히 고집적화된 반도체 소자의 금속 배선 형성 시 보이드가 발생하지 않는 하부 층간 절연막(Pre Metal Dielectric, 이하 PMD라 한다)의 갭필 공정을 수행하는데 적합한 반도체 소자의 층간 절연막 형성 방법에 관한 것이다.
반도체장치가 고집적화 됨에 따라 소자의 크기 및 선폭 등의 감소는 필연적인 사항이 되었으며, 이에 따라 미세 선폭의 구현을 위해서는 게이트와 게이트 사이의 공간 입구가 좁아지게 되었으며, 0.11um 이하 공정에서는 PMD 갭필(Gap Fill)공정 시 보이드(Void)가 발생을 방지하는 것이 불가능하게 되었다.
도 1은 종래 기술에 따라 형성된 반도체 소자의 PMD 영역을 도시한 단면도이다.
도 1을 참조하면, 반도체의 다지인 룰(design rule)이 작아짐에 따라 게이트 위에 금속 도체가 연결되는 PMD의 게이트와 게이트 사이의 공간 입구가 좁아지면서, PMD 갭필 공정 후에 참조번호 100번과 같은 보이드가 발생하였다.
상기한 바와 같이 동작하는 종래 기술에 의한 PMD 갭필 공정에 있어서는, 반도체 소자의 PMD 영역의 게이트와 게이트 사이 공간 입구가 좁아지면서 PMD 갭필이 이루어지는 갭의 종횡비(Aspect ratio)가 증가하게 때문에 보이드가 발생하게 되었으며, 이와 같이 발생된 보이드는 추후 금속 배선 형성 시, 메탈 브리지를 발생시켜 반도체 수율을 감소시키는 문제점이 있었다.
이러한 문제를 해결하기 위하여 고밀도플라즈마 화학증착장비(High Density Plasma Chemical Vapor Deposition, 이하 HDP CVD라 한다) 장비를 이용하여 공정을 수행하기도 하였으나, HDP-CVD 장비로도 충분한 갭필 능력의 확보는 힘들다는 어려움이 있었다.
이에 본 발명은, 게이트 전극이 형성된 반도체 기판 상에 보이드가 발생하지 않도록 PMD 갭필 공정을 수행할 수 있는 반도체 소자의 층간 절연막 형성 방법을 제공한다.
또한 본 발명은, 게이트 전극이 형성된 반도체 기판 상에 PMD를 증착하고, 증착된 PMD 상에 보론(Boron)의 도핑을 수행한 후에 열처리 공정을 수행하고, 이후 재차 PMD 갭필 공정을 수행하는 반도체 소자의 층간 절연막 형성 방법을 제공한다.
본 발명의 일 실시예 방법은, 게이트 전극이 형성된 반도체 기판 상에 제1 층간 절연막을 증착하는 단계; 상기 증착된 제1 층간 절연막 상에 보론의 도핑을 통하여 보론부하층을 형성하는 단계; 열처리를 수행하여 상기 보론부하층의 리플로우(reflow)를 수행하는 단계; 상기 제1 층간 절연막 상에 제2 층간 절연막을 추가 증착하는 단계; 상기 증착된 제2 층간 절연막에 평탄화 공정을 수행하는 단계를 포함한다.
본 발명에 있어서, 개시되는 발명 중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.
본 발명은, PMD 갭필 공정 전에 보론의 도핑을 수행하여 고집적화된 소자에서도 보이드의 발생없이 게이트 간 공간을 매립할 수 있어 소자의 신뢰성과 제조 수율을 향상시킬 수 있는 효과가 있다.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명은 게이트 전극이 형성된 반도체 기판 상에 보이드가 발생하지 않는 PMD 갭필 공정을 수행하기 위한 것으로서, 반도체 기판 상에 PMD를 증착하고, 증착된 PMD 상에 보론의 도핑을 수행한 후에 열처리 공정을 수행하고, 이후 재차 PMD 갭필 공정을 수행하는 것이다.
도 2a 내지 도2f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 PMD 형성 단계를 나타낸 공정 순서도이다.
도 2a를 참조하면, 반도체 기판(200) 상에 게이트 산화막(도시하지 않음)과 게이트 폴리층(202)을 형성한 다음, 포토레지스트 패턴을 이용한 노광 및 식각 공정으로 게이트 폴리층(202)을 선택적으로 제거하여 게이트 전극을 형성한다. 이러한 게이트 전극이 형성된 전체구조 상에 산화막(204) 및 질화막(206)을 형성한 후에 질화막 식각 공정을 충분한 오버 식각이 이루어지도록 진행하면 게이트 폴리층(202)의 좌,우측면의 질화막(206)은 게이트 전극의 측벽 스페이서로 남게되고, 게이트 폴리층(202) 위에 잔류하는 질화막(206)은 낮은 단차와 오버 식각을 통하여 제거된다.
이와 같이 게이트 전극이 형성된 반도체 기판 상에 HDP CVD 장비를 이용한 PMD로서, 실리카 글래스(Undopd Silicate Glass, 이하 USG라 한다)(208) 증착시, 오버행(overhang)(210)에 의해 콘택홀의 입구가 닫혀 버리지 않도록 2000Å ~ 500Å 범위의 두께로 USG(208)를 증착한다.
삭제
이후 도 2b에 도시한 바와 같이 임플란트(Implant) 공정을 통하여 USG(208) 위에 보론을 도핑하게 된다. 이때, 임플란트 공정 조건은, Dopant ion: Boron, Energy: 100～300 KeV, Dose: 2E14～2E15 atoms/cm2 이다.
이러한 임플란트 공정을 통하여 도 2c에 도시한 바와 같이 열처리시 리플로우(reflow) 특성을 띄는 보론이 도핑된 산화막층(Boron-doped oxide), 즉 보론부하층(Boron-rich rayer)(212)을 200Å ~ 500Å 범위의 두께로 형성한다.
도 2d에서는 보론부하층 (212)이 형성된 후, 열처리 공정(Anneal)을 통해 보론부하층(212)을 리플로우시켜 USG(208)의 오버행(210) 부위가 제거되어 빈 공간의 입구를 종래보다 넓게 만들게 된다. 이때, 열처리 공정 조건은, 온도: 500℃～800℃, 시간: 20~40분, 분위기: N2 가스이다.
이러한 열처리 공정을 수행한 이후, 도 2e에 도시한 바와 같이 오버행(210)의 제거를 통해 입구가 넓혀진 빈 공간에 USG를 재증착하여 보이드가 발생하지 않는 PMD 갭필 공정(void-free PMD Gap-fill)을 완료하게 된다.
그리고 도 2f에 도시한 바와 같이 이러한 PMD 갭필 공정 수행 후, 평탄화 공정으로서, 화학적 기계적 연마(CMP : Chemical Mechanical Polishing)를 수행한다.
이상 설명한 바와 같이, 본 발명은 게이트 전극이 형성된 반도체 기판 상에 보이드가 발생하지 않는 PMD 갭필 공정을 수행하기 위한 것으로서, 반도체 기판 상에 PMD를 증착하고, 증착된 PMD 상에 보론의 도핑을 수행한 후에 열처리 공정을 수행하고, 이후 재차 PMD 갭필 공정을 수행한다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명 의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
도 1은 종래 기술에 따라 형성된 반도체 소자의 PMD 영역을 도시한 단면도,
도 2a 내지 도2f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 PMD 형성 단계를 나타낸 공정 순서도.
< 도면의 주요 부분에 대한 부호 설명 >
200 : 반도체 기판 　　　　　　　　　　202 : 게이트 폴리
204 : 절연막 　　　　　　　　　　　　　　　206 : 질화막
208 : USG 　　　　　　　　　　　　　　　　　　210 : 오버행
212 : 보론부하층

Claims (5)

  1. 게이트 전극이 형성된 반도체 기판 상에 제1 층간 절연막을 증착하는 단계;
    상기 증착된 제1 층간 절연막 상에 보론의 도핑을 통하여 보론부하층을 형성하는 단계;
    열처리를 수행하여 상기 보론부하층의 리플로우(reflow)를 수행하는 단계;
    상기 제1 층간 절연막 상에 제2 층간 절연막을 추가 증착하는 단계;
    상기 증착된 제2 층간 절연막에 평탄화 공정을 수행하는 단계
    를 포함하는 반도체 소자의 층간 절연막 형성 방법.
  2. 제 1항에 있어서,
    상기 제1 및 제2 층간 절연막은,
    실리카 글래스막(USG)인 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
  3. 제 1항에 있어서,
    상기 보론부하층은,
    200Å ~ 500Å범위의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
  4. 제 1항에 있어서,
    상기 열처리는,
    500℃～800℃ 온도 범위에서 20~40분의 시간 동안 N2 가스 분위기에서 수행하는 것을 특징으로 하는 하는 반도체 소자의 층간 절연막 형성 방법.
  5. 제 1항에 있어서,
    상기 평탄화 공정은,
    화학적 기계적 연마(CMP) 공정인 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
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Citations (4)

* Cited by examiner, † Cited by third party
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KR0172788B1 (ko) * 1995-12-29 1999-03-30 김주용 반도체 소자의 트랜지스터 제조방법
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