KR100235940B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서 , MOS FET제조공정에서 통상적으로 쉽게 얻을 수 있는 불소이온을 p이나 n형 소오스/드레인 영역이 될 영역에 미리 p+소오스/드레인 영역 형성을 위해 불화 붕소 이온 주입시 함께 주입되는 불소의 양이 30%수준으로 주입하고 후속 공정을 진행하여 p 및 n형 모스 전계효과 트랜지스터를 형성하였으므로 비소와 붕소의 확산을 최대한으로 억제 쇼트채널효과없이 유효채널 길이를 감소시키고 p+소오스/드레인 영역에서의 잔류결함밀도를 감소시켜 소자동작의 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 제조방법
제1a도 및 제1b도는 종래 기술에 따른 반도체 소자의 제조공정도.
제2a도 내지 제2c도는 본 발명에 따른 반도체소자의 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 11 : p웰
12 : n웰 13 : 소자분리 산화막
14 : 게이트 산화막 15 : 게이트 전국
15A : n형 게이트 전국 15B : p형 게이트 전국
16 : 저농도 불순물 영역 18 : 고농도 불순영역
16A : m형 저농도불순물영역 16B : p형 저농도불순물영역
17 : 절연 스페이서 18A : n형 고농도불순물영역
18B : p형 고농도불순물영역 20 : 소오스/드레인 영역
21 : 질화막 22 : 불소이온영역
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 스위칭 소자로 사용되는 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect transistor; 이하 MOS FET라 칭함)의 엘.디.디(Light Doped Drain; 이하 LDD라 칭함) 구조의 소오스 /드레인 영역에 있는 도펀트의 확산을 최소화하고 p+소오스/드레인 영역의 잔류 결함을 감소시켜 초고집적 소자에서 안정된 특성을 지니는 반도체소자의 제조방법에 관한 것이다.
반도체소자가 고집적화되어 감에 따라 MOS FET의 게이트 전극도 폭이 줄어들고 있으나 게이트전극의 폭이 N배 줄어들면 게이트전극의 전기 저항이 N배 증가되어 반도체 소자의 동작 속도를 떨어뜨리는 문제점이 있다. 따라서 게이트전극의 저항을 감소시키기 위하여 가장 안정적인 MOSFET특성을 나타내는 폴리실리콘층/산화막 계면의 특성을 이용하여 폴리실리콘층과 실리사이드의 적층 구조인 폴리사이드가 저 저항 게이트로서 사용된다.
일반적으로 반도체 회로를 구성하는 트랜지스터의 기능에서 가장 중요한 기능은 전류구동능력이며 이를 고려하여 MOSFET의 채널 폭을 조정한다. 가장 널리 쓰이는 MOSFET는 게이트 전극으로 불순불물이 도핑된 폴리실리콘층을 사용하고 소오스/드레인 영역은 반도체 기판상에 불순물이 도핑된 확산 영역이 사용된다. 여기서 게이트전극의 면 저항은 약30~70Ω/정도이며, 소오스 /드레인 영역의 면저항은 N+의 경우에는 약 70~150Ω/, P+의 경우 약 100~250Ω/정도이며, 게이트 전극이나 소오스/드레인 영역상에 형성되는 콘택의 경우에는 콘택 저항이 하나의 콘택당 약30~70Ω/정도이다.
이와같이 게이트전극과 소오스/드레인 영역의 높은 면저항 및 콘택저항을 감소시키고 소자의 동작속도를 증가시키며, 게이트 전극에 의한 토폴로지를 낮추기 위하여 살이사이드(salicide; self-aligned silicide) 방법이나 선택적 금속막 증착 방법으로 게이트전극과 소오스/드레인 영역의 상부에만 금속 실리사이드막을 형성하여 MOS FET의 전류구동능력을 증가시켰다.
이러한 실리사이드 중에서 Ti 실리사이드를 사용하면 게이트전극과 소오스/드레인 영역의 면저항을 약 5Ω/, 콘택저항은 콘택당 약 3Ω/, 이하로 현저하게 감소되어 MOSFET의 전류구동능력이 40%이상 증가 되므로 MOS FET의 고집적화가 가능하다.
따라서 기가급 이상의 DRAM소자나, 고집적화와 동시에 고속동작이 요구되는 로직 소자에서는 게이트 전극과 소오스/드레인 영역의 표면에 실리사이드막을 형성하여 면저항을 낮추어 줄 필요성이 증가되고 있다.
일반적으로 P 또는 N형 반도체기판에 N 또는 P형 불순물로 형성되는 PN 접합은 불순물을 반도체기판에 이온주입한 후, 열처리로 활성화시켜 확산 영역을 형성한다.
따라서 채널의 폭이 감소된 반도체소자에서는 확산영역으로 부터의 측면 확산에 의한 숏채널 효과(short channel effect)를 방지하기 위하여 접합깊이를 얕게 형성하여야 한다.
제 1a도 및 제1b도는 종래 기술에 따른 반도체소자의 제조공정도이다.
먼저 실리콘 웨이퍼로된 반도체 기판(10)상에 p웰(11)과 n웰(12), 소자분리막 (13) 및 게이트산화막(14)을 순차적으로 형성한 다음, 각각 n형 및 p형 폴리실리콘층 패턴으로된 게이트 전극(15A),(15B)을 p웰(11)과, n웰(12)상에 형성한다.
그다음 상기 p웰(11) 영역에 비소(As)등의 n형 불순물을 저농도로 이온주입하여 상기 게이트전극(15A)양측의 p웰(11)에 n형 저농도 불순물영역(16A)을 형성하고 상기 n웰(13) 영역에 불화붕소등의 p형 불순물을 저농도로 이온주입하여 게이트 전극(15B)양측의 n웰(12)에 p형 저농도 불순물영역(16B)을 형성한다.(제1a 도 참조)
그후, 상기 게이트전극(15A),(15B)들의 측벽에 산화막 스페이서(17)들을 형성하고 상기 p웰(11)영역과 n웰(12)영역에 각각 비소 등의 n형 불순물과 불화붕소 등의 p형 불순물을 앞에서보다는 고농도로 이온주입하여 후속 열공정으로 n형 고농도불순물영역(18A)과 P형 고농도 불순물 영역(18B)을 형성하여 N형 저농도 불순물영역 (16A)과 고농도 불순물영역(18A)으로 된 n형 소오스/드레인영역(19A)과 , p형 저농도 불순물영역(16B)과 고농도 불순물 영역(18B)으로된 p 소오스/드레인 영역(19B)을 형성한다.(제 1b도 참조)
상기와 같은 종래 기술에 따른 반도체 소자의 제조방법은 p형 소오스/드레인 영역을 형성하기 위해 2x1015ions/㎠의 고농도로 불화붕소를 이온 주입하게 되는데, 상기 불소는 붕소의 확산을 억제하기 때문에 얕은 접합 형성에는 유리하나 불소가 4x1015~6x 1015ions/㎠의 과다한 양이 함께 주입되므로 실리콘에 점결합을 다량 발생시켜, 후속 열처리시 결함을 제거하기 어려워 접합 누설전류가 증가하는 문제점이 있다.
또한 n형 소오스/드레인 영역이나 n형 LDD영역 형성에 사용되는 비소는 비교적 확산 계수가 적으나 초고집적 소자에서는 이러한 적은 확산에 의해 숏채널 효과가 발생하여 소자의 동작 특성을 저하시키는 다른 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 실리콘내에 있는 불소가 붕소 및 비소의 확산을 억제하는 특성을 이용하여 불화붕소 이온주입시 실리콘에 주입되는 불소보다는 훨씬 적은 주입량으로 불소만을 주입한 후 비소와 붕소를 이온주입하여 붕소와 비소의 확산을 억제함과 동시에 p형 소오스/드레인 영역 잔류 결함을 크게 감소시켜 쇼트 채널 효과의 억제하고 접합누설전류를 감소시켜 소자 동작의 신뢰성을 향상시킬수 있는 반도체소자의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법은, 제1도 전형의 반도체 기판상에 게이트 산화막 및 게이트 전극을 형성하는 공정과, 상기 게이트 전극 양측의 반도체 기판에 불소이온영역을 형성하되, 후속 소오스/드레인 영역 형성을 위한 불순물 농도 보다 낮은 농도로 형성하는 공정과 상기 불소이온영역에 제2도 전형의 저농도 불순물영역을 형성하는 공정과 상기 게이트 전극의 측벽에 절연 스페이서를 형성하는 공정과, 상기 절연 스페이서에 의해 노출되어있는 저농도 불순물 영역에 제2도전형의 고농도불순물 영역을 형성하는 공정과, 상기 저농도 및 고농도 불순물 영역을 활성화하기 위한 열처리 공정시 상기 불소이온 영역이 보상작용을 하며 사라지도록 함으로써 불순물영역을 얕게 형성하는 공정을 구비하는 것을 제1특징으로한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자제조방법은, 제1도전형의 반도체 기판상에 게이트 산화막 및 게이트 전극을 형성하되, 그 상부에 절연막 패턴이 중첩되도록 형성하는 공정과, 상기 게이트 전극 양측의 반도체 기판에 불소이온영역을 형성하되, 후속 소오스/드레인 영역 형성을 위한 불순물 농도보다 낮은 농도로 형성하는 공정과, 상기 불소이온영역에 제2도저형의 저농도 불순물영역을 형성하는 공정과, 상기 게이트전극과 절연막 패턴의 측벽에 절연 스페이서를 형성하는 공정과, 상기 절연 스페이서에 노출되어있는 저농도 불순물 영역에 제2도전형의 고농도 불순물 영역을 형성하는 공정과, 상기 저농도 및 고농도 불순물 영역을 활성화하기 위한 열처리 공정시 상기 불소이온 영역이 보상작용을 하며 사라지도록 함으로써 불순물영역을 얕게 형성하는 공정을 구비하는 것을 제2특징으로한다.
이하, 본 발명에 따른 반도체 소자의 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.
제2a도 내지 제2c도는 본 발명에 따른 반도체 소자의 제조공정도이다.
먼저 실리콘 웨이퍼로된 반도체 기판(10)상에 p웰(11)과 n웰(12), 소자분리막 (13) 및 게이트산화막(14)을 순차적으로 형성한 다음, n형 및 p형 폴리실리콘층 패턴으로된 게이트 전극(15A),(15B)을 각각 상기 P웰(11)과 N웰(12)의 게이트산화막 (14)상에 형성하되, 상기 게이트 전극(15A),(15B)들의 상부에는 1000~1500Å정도 두께의 질화막(21)패턴이 중첩되어 있도록 형성한다. 이때 n형 및 p형 폴리실리콘은 도핑되지 않은 폴리실리콘에 인이나 붕소를 이온주입하여 형성하거나 인 또는 붕소가 도핑된 폴리실리콘을 증착하여 형성할수 있다.
그다음 상기 게이트 전극(15A),(15B)들 양측의 p웰(11)과 n웰(12)상에 불소이온을 1keV~10keV의 에너지와 1x1014ions/㎠ ~ 1x 1016ions/㎠정도의 주입량으로 이온주입하여 불소이온영역(22)을 형성한다.
여기서 상기 불소가 게이트전극(15)에 들어가면 게이트 산화막(14)의 유효 두께를 증가시키므로 이를 방지하기 위하여 질화막(21)패턴을 형성한 것이며 산화막으로 대체할 수도 있고 게이트산화막(14)의 두께 증가를 무시할 수 있는 정도이거나 그 두께를 조절하면 상기 질화막(21) 패턴을 형성하지 않을 수도 있다.(제2a도 참조)
그후, 상기 n웰(12) 영역을 이온주입으로부터 차단하는 감광막 패턴(도시되지 않음)을 형성한 후, 노출되어 있는 p웰(11) 영역에 비소 (As)등의 n형 불순물을 저농도로 이온주입하여 n형 저농도 불순물영역(16A)을 형성하고 감광막 패턴을 제거한 후, 상기 p웰(11) 영역을 이온주입으로 차단하는 감광막 패턴(도시되지 않음)을 형성한 후 노출되어있는 n웰(12)영역에 불화붕소등의 p형 불순물을 저농도로 이온주입하여 p형 저농도 불순물영역(16B)을 형성하고 감광막 패턴을 제거한다. 이때 상기 비소는 1keV~30keV의 에너지와 1x1012ions/㎠ ~ 1x1014ions/㎠의 저농도로, 붕소는 0.1keV~ 10keV의 에너지와 1x 1013ions/㎠ ~ 1x1015ions/㎠의 저주입량으로 각각 주입한다.(제2b도 참조).
그후, 상기 게이트 전극(15A),(15B)들의 측벽에 산화막 스페이서(17)들을 형성하고 상기 p웰(11)영역과 n웰(12)영역에 각각 비소등의 n형 불순물과 불화붕소 등의 p형 불순물을 앞에서보다는 고농도로 이온주입하여 후속 열공정으로 n형 고농도불순물영역(18A)과 p형 고농도 불순물 영역(18B)을 형성하여 n형 저농도 불순물영역(16A)과 고농도불순물영역(18A)으로된 n형 소오스/드레인 영역(19A)과 p형 저농도 불순물영역(16B)과 고농도도 불순물 영역(18B)으로된 소오스/드레인영역(19B)을 형성한다.
이때 상기 불소이온영역(22)은 열처리시 다시 불순물로 보상되어 소멸된다.
여기서 상기 비소를 1keV~30keV의 에너지와 1x 1014ions/㎠~ 1x1016ions/㎠의 고농도로, 붕소는 1keV~10keV의 에너지와 1×1014ions/㎠~1×1016ions/㎠의 고농도로 각각주입한다.
이때 붕소의 이온주입 에너지는 종래의 기술에서 불화붕소 주입시 붕소의 이온투사범위(Projected range)와 동일하게 되도록 저 에너지로 선택되었으며 주입량은 종래와 동일하게 하였다.
또한 도펀트 주입전 주입한 1keV~ 10keV의 에너지와 1x1014ions/㎠~ 1x1016ions/㎠의 불소 주입량은 붕소와 비소의 확산을 억제하기 충분한 양이며, 종래의 기술에서 p+소오스/드레인 형성을 위한 불화붕소 주입시 함께 주입되는 불소의 주입량의 30%수준으로서 p+고농도 불순물 영역에 잔류결함밀도를 크게 줄일 수 있다. 따라서 후속 열처리시 n-및 n+영역의 비소, p-및 p+영역의 붕소의 깊이 방향 및 측방 확산을 억제하여 쇼트채널효과가 없는 유효채널길이의 감소를 이룰 수 있으며 동시에 p+소오스/드레인 접합의 접합누설전류를 크게 줄일 수 있다.(제2c도 참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자의 제조방법은 통상적으로 쉽게 얻을 수 있는 불소이온을 p 이나 n형 소오스/드레인 영역이 될 영역에 미리 p+소오스/드레인 영역 형성을 위해 불화 붕소 이온주입시 함께 주입되는 불소의 양의 30% 수준으로 주입하고 후속 공정을 진행하여 p 및 n형 모스전계효과 트랜지스터를 형성하였으므로, 비소와 붕소의 확산을 최대한으로 억제, 쇼트채널효과 없이 유효채널 길이를 감소시키고 p+소오스/드레인 영역에서의 잔류결함밀도를 감소시켜 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (12)

  1. 반도체 기판상에 p 및 n형 웰을 형성하는 공정과 상기 p 및 n형웰의 반도체기판상에 게이트 산화막 및 p 및 n형 게이트전극을 형성하는 공정과, 상기 p 및 n형 게이트전극 양측의 반도체 기판에 불소이온영역을 형성하되 1keV~10keV의 에너지와 1x1014ions/㎠ ~1x1016ions/㎠주입량으로 불소이온을 이온주입하여 형성하는 공정과, 상기 p 및 n형웰에 형성딘 불소이온 영역에 n 및 p형의 저농도 불순물 영역을 형성하는 공정과, 상기 게이트 전극들의 측벽에 절연 스페이서를 형성하는 공정과 상기 절연 스페이서에 의해 노출되어있는 n 및 p형 저농도 불순물영역에 n 및 p형의 고농도 불순물 영역을 형성하되, p형 불순물은 불소를 포함하지 않는 불순물로 형성하는 공정과, 상기 저농도 및 고농도 불순물 영역울 활성화하기 위한 열처리 공정시 상기 불소이온 영역이 보상작용을 하며 사라지도록 함으로써 불순물영역을 얕게 형성하는 공정을 구비하는 반도체소자의 제조방법.
  2. 제1항에 있어서, 상기 저농도 불순물 영역이 n형으로서 비소를 주입하여 형성하는 경우 1keV~30keV의 에너지로 1X1012ions/㎠~ 1x1014ions/㎠의 농도로 주입하여 형성하는 것을 특징으로하는 반도체 소자의 제조방법.
  3. 제 1항에 있어서, 상기 저농도 불순물영역이 p형으로서 붕소를 주입하여 형성하는 경우 0.1keV~10keV의 에너지와 1x1013ions/㎠~1x1015ions/㎠의 주입량으로 주입하여 형성하는 것을 특징으로하는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 고농도 불순물 영역이 p형으로서 붕소를 주입하여 형성하는 경우 1keV~10keV의 에너지로 1x1014ions/㎠~ 1x1016ions/㎠의 농도로 주입하여 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  5. 제 1항에 있어서, 상기 고농도 불순물 영역이 n형으로서 비소를 주입하여 형성하는 경우 1keV~30keV의 에너지로 1x1014ions/㎠ ~ 1x1016ions/㎠의 농도로 주입하여 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  6. 반도체 기판상에 p 및 n형웰을 형성하는 공정과, 상기 p 및 n형웰의 반도체기판상에 게이트 산화막 및 p 및 n형 게이트전극을 형성하되, 상기 게이트전극 상부에 절연막패턴이 중첩되도록 형성하는 공정과 상기 p 및 n형 게이트전극 양측의 반도체 기판에 불소이온영역을 형성하되, 1keV~10keV의 에너지와 1x 1014ions/㎠ ~ 1x1016ions/㎠ 주입량으로 불소이온을 이온주입하여 형성하는 공정과 상기 p 및 n형웰에 형성된 불소이온영역에 n 및 p형의 저농도 불순물영역을 형성하는 공정과, 상기 게이트전극들의 측벽에 절연 스페이서를 형성하는 공정과, 상기 절연 스페이서에 의해 노출되어 있는 n 및 p형 저농도 불순물영역에 n 및 p형 고농도 불순물 영역을 형성하되, p형 불순물은 불소를 포함하지 않는 불순물로 형성하는 공정과, 상기 저농도 및 고농도 불순물 영역을 활성화하기 위한 열처리 공정시 상기 불소이온영역이 보상작용을 하며 사라지도록 함으로써 불순물영역을 얕게 형성하는 공정을 구비하는 반도체소자의 제조방법.
  7. 제6항에 있어서, 상기 절연막 패턴을 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제6항에 있어서, 상기 절연막 패턴을 1000~1500Å 두께로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  9. 제6항에 있어서, 상기 저농도 불순물 영역이 n형으로서 비소를 주입하여 형성하는 경우 1keV~30keV의 에너지로 1x1012ions/㎠ ~ 1x1014ions/㎠의 농도로 주입하여 형성하는 것을 특징으로하는 반도체 소자의 제조방법.
  10. 제 6항에 있어서, 상기 저농도 불순물 영역이 p형으로서 붕소를 주입하여 형성하는 경우 0.1keV~10keV 의 에너지와 1X 1013ions/㎠~1x 1015ions/㎠의 주입량으로 주입하여 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  11. 제 6항에 있어서 상기 저농도 불순물 영역이 n형으로서 비소를 주입하여 형성하는 경우 1keV~30keV의 에너지로 1x1012ions/㎠~1x1014ions/㎠의 농도로 주입하여 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  12. 제6항에 있어서, 상기 고농도 불순물 영역이 p형으로서 붕소를 주입하여 형성하는 경우 1keV~10keV의 에너지로 1x1014ions/㎠ ~ 1x1016ions/㎠의 농도로 주입하여 형성하는 것을 특징으로하는 반도체소자의 제조방법.
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