CN102760762A

CN102760762A - 半导体器件及其制造方法

Info

Publication number: CN102760762A
Application number: CN2011101043621A
Authority: CN
Inventors: 罗军; 赵超; 钟汇才; 李俊峰
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2011-04-25
Filing date: 2011-04-25
Publication date: 2012-10-31
Anticipated expiration: 2031-04-25
Also published as: CN102760762B

Abstract

本发明公开了一种半导体器件，包括位于衬底上的栅极结构、位于栅极结构周围的栅极隔离侧墙、位于衬底中栅极结构两侧的源漏区、位于所述源漏区中的外延生长的金属硅化物、位于所述金属硅化物上的源漏金属接触，其特征在于：所述金属硅化物与所述栅极隔离侧墙接触，使得所述栅极隔离侧墙与所述源漏接触金属之间具有所述金属硅化物。金属硅化物具备良好的热稳定性，能够经受消除高k栅介电材料层缺陷的高温退火，因此可以在高k栅介电材料层之前而形成，使得所形成的金属硅化物不仅仅位于接触孔内，还位于整个源漏区上，特别是位于接触孔与栅极隔离侧墙之间的间隙内，从而大幅降低了源漏寄生电阻，提高了器件的电学性能。

Description

半导体器件及其制造方法

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种能有效降低寄生源漏串联阻抗的半导体器件及其制造方法。

背景技术

随着半导体器件尺寸进一步缩小，各种寄生效应变得越来越突出，严重限制了器件电学性能的提高。如图1所示，显示了现阶段各种寄生效应对于晶体管阻抗的影响，从图1中可知，随着器件尺寸尤其是物理栅长逐步缩减至亚30nm，源漏寄生阻抗逐渐增大，在整个晶体管阻抗中所占比例持续升高，已经超过沟道区阻抗成为制约器件性能进一步提高的重大瓶颈。因此，如何有效降低源漏寄生阻抗成为器件性能提高的重大挑战。

传统的降低源漏阻抗的方法包括尽可能地对于源漏区进行重掺杂，通过高浓度掺杂离子来降低源漏区电阻，从而避免等效工作电压下降。但是，由于固溶度极限和短沟道效应控制需要掺杂分布突变，这种掺杂降低阻抗方法的效果变得越来越受限制。因此需要一种能有效降低源漏寄生阻抗的方法。

图2所示为现有的后栅工艺制造的半导体器件的剖面示意图。如图2所示，在硅衬底10中形成浅沟槽隔离(STI)20，在STI20包围的有源区内沉积垫氧化层、伪栅极以及盖层，刻蚀形成伪栅极堆叠，利用伪栅极堆叠进行第一次源漏离子注入形成轻掺杂结构LDD，然后沉积并刻蚀形成栅极侧墙30，进行第二次源漏离子注入形成重掺杂的源漏区40，沉积层间介质层(ILD)50，移除伪栅极堆叠，依次沉积高k栅极介质60并在约800℃下退火以消除高k栅极介质60与衬底10的Si界面处的缺陷，再沉积金属栅极70并CMP平坦化，在ILD50中刻蚀形成接触孔，在接触孔内填充镍基金属并退火形成镍基金属硅化物40，例如为NiSi或NiPtSi，以降低接触电阻，随后再次填充接触金属90，完成最终半导体器件结构。由于镍基金属硅化物40的热稳定性较差，经历高温时容易凝结成块而增大阻抗，特别是难以承受消除高k栅极介质60缺陷所用的高温退火，因此镍基金属硅化物40往往只能形成在高k栅极介质60退火之后，因此只能在接触孔中形成镍基金属硅化物40。如图2所示，虚线圆环区域内，接触孔中形成的镍基金属硅化物40与栅极侧墙30之间存在间隙，该间隙区域内没有可降低接触阻抗的镍基金属硅化物，因此无法有效降低源漏串联电阻，器件性能存在重大缺陷。

图3所示为现有技术的美国专利US 2007/0141798A所公开的内容，其中P阱中形成有源区和漏区，源漏区中形成有金属硅化物，其上的接触孔中填充金属钨W。图4为图3的电镜扫描示意图，可见硅化物与栅极侧墙之间存在间隙，无法有效降低源漏寄生阻抗。

总而言之，当前的后栅工艺制造的MOSFETs中金属硅化物与栅极侧墙之间存在间隙，源漏寄生电阻仍然较大，器件性能受到重大影响。

发明内容

因此，本发明的目的在于提供一种能有效进一步降低后栅工艺MOSFETs的源漏寄生电阻的半导体器件及其制造方法。

本发明提供了一种半导体器件，包括位于衬底上的栅极结构、位于栅极结构周围的栅极隔离侧墙、位于衬底中栅极结构两侧的源漏区、位于所述源漏区中的外延生长的金属硅化物、位于所述金属硅化物上的源漏接触金属，其特征在于：所述栅极隔离侧墙与所述源漏接触金属之间具有所述金属硅化物。

其中，所述金属硅化物与所述源漏区之间沿沟道方向的界面平行于所述栅极隔离侧墙。其中，所述金属硅化物材质包括NiSi_2-y、Ni_1-xPt_xSi_2-y、CoSi_2-y或Ni_1-xCo_xSi_2-y，其中x均大于0小于1，y均大于等于0小于1，所述金属硅化物厚度小于等于15nm。其中，所述栅极结构包括高k栅介电材料层和栅极金属层，其中高k栅介电材料层不仅位于栅极金属层下方，还位于其侧面周围。其中，所述高k栅介电材料层包括HfO₂、HfSiON、La₂O₃或其组合，所述栅极金属层包括Ti、Ta、W、Al、Cu、TiAl或其组合。其中，所述衬底为体硅或SOI，所述源漏区为具有LDD结构的重掺杂源漏区。

本发明还提供了一种半导体器件制造方法，包括：

在衬底上的伪栅极结构、所述伪栅极结构周围的栅极隔离侧墙以及所述栅极隔离侧墙两侧的源漏区上形成金属层；

执行第一退火，使得所述栅极隔离侧墙两侧的所述金属层与所述源漏区中的硅反应形成外延生长的金属硅化物，剥除未反应的所述金属层，所述金属硅化物位于所述源漏区中并与所述栅极隔离侧墙下方的沟道接触；

移除所述伪栅极结构，形成栅极开口；

在所述栅极开口中形成高k栅介电材料层；

执行第二退火，消除所述高k栅介电材料层与衬底界面处的缺陷；

在所述高k栅介电材料层上形成栅极金属层；

在所述金属硅化物上形成源漏接触金属。

其中，所述金属硅化物与所述源漏区之间沿沟道方向的界面平行于所述栅极隔离侧墙。其中，所述金属硅化物材质包括NiSi_2-y、Ni_1-xPt_xSi_2-y、CoSi_2-y或Ni_1-xCo_xSi_2-y，其中x均大于0小于1，y均大于等于0小于1，所述金属硅化物厚度小于等于15nm。其中，所述金属层包括Ni、Co、NiPt、NiCo，所述金属层厚度小于5nm。其中，所述高k栅介电材料层包括HfO₂、HfSiON、La₂O₃或其组合，所述栅极金属层包括Ti、Ta、W、Al、Cu、TiAl或其组合。其中，所述衬底为体硅或SOI，所述源漏区为具有LDD结构的重掺杂源漏区。其中，所述第一退火温度为500℃至850℃。其中，所述第二退火温度为600℃至850℃。其中，使用TMAH湿法刻蚀或者干法刻蚀移除所述伪栅极结构。

依照本发明的半导体器件及其制造方法，由于合理调整了镍基金属硅化物的材质以及厚度，使得所形成的镍基金属硅化物610具备良好的热稳定性，能够经受消除高k栅介电材料层缺陷的第二高温退火，因此可以在高k栅介电材料层之前而形成，使得所形成的镍基金属硅化物不仅仅位于接触孔内，还位于整个源漏区上，特别是接触孔与栅极隔离侧墙之间的间隙内，从而大幅降低了源漏寄生电阻，提高了器件的电学性能。

本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1显示了寄生晶体管阻抗比例随工艺变化的示意图；

图2显示了现有技术的后栅工艺MOSFETs的剖面示意图；

图3显示了另一现有技术的MOSFETs的剖面示意图；

图4显示了现有技术的MOSFETs的扫描电镜示意图；以及

图5～图12显示了依照本发明的后栅工艺MOSFETs各工艺步骤的剖面示意图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了可有效降低源漏寄生电阻的半导体器件及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或工艺步骤。这些修饰除非特别说明并非暗示所修饰器件结构或工艺步骤的空间、次序或层级关系。

首先，如图5所示，形成具有伪栅极的基础结构。在具有例如为浅沟槽隔离(STI)的隔离结构200的衬底100上沉积垫氧化层310。其中衬底100可以是体硅、绝缘体上硅(SOI)或者是含硅的其他化合物半导体衬底，例如SiGe、SiC等等，以及这些物质的组合。除了STI之外，隔离结构200还可以采用LOCOS工艺形成热氧化物隔离，但是对于小尺寸器件，还是优选使用STI。垫氧化层310用于在伪栅极刻蚀过程中保护衬底，例如是氧化硅，特别是二氧化硅(SiO₂)。在垫氧化层310上通过例如CVD的方法来沉积伪栅极层320，伪栅极层320的材质包括多晶硅、非晶硅，还可以是氧化物，例如氧化硅。在伪栅极层320上沉积盖层330，盖层330的材质通常是具有与垫氧化层310、伪栅极层320刻蚀选择比高的材料，例如氮化物，特别是氮化硅。采用常用的光刻掩模刻蚀工艺形成由垫氧化层310、伪栅极层320以及盖层330重叠构成的伪栅极堆叠结构300。进行第一次源漏掺杂离子注入，注入能量较低，形成的源漏区较浅，也即形成轻掺杂结构LDD。在盖层330以及衬底100上均匀沉积侧墙材料400，其材质通常是氧化物或氮化物，例如氧化硅(SiO)、氮化硅(SiN)或氮氧化硅(SiON)或其组合，优选具有与盖层330刻蚀选择比高的材料，随后光刻在伪栅极堆叠结构300侧面周围形成栅极侧墙400。利用栅极侧墙400以及盖层330为掩模，进行第二次源漏掺杂离子注入，注入能量较高，形成的源漏区较深，因此形成具有LDD的重掺杂源漏区500。两次源漏掺杂离子注入的种类、剂量以及注入能量依据要形成的源漏区500的种类、电阻率、深度而定。

其次，如图6所示，沉积薄的金属层600。在整个结构也即源漏区500、STI 200、伪栅极堆叠结构300和栅极隔离侧墙400上沉积用于形成外延生长的超薄金属硅化物的金属薄层600。金属薄层600的材质可以是钴(Co)、镍(Ni)、镍铂合金(Ni-Pt，其中Pt含量小于等于8％)、镍钴合金(Ni-Co，其中Co含量小于等于10％)或镍铂钴三元合金，厚度可以小于5nm并优选地小于等于4nm。具体地，金属薄层600可以是厚度小于5nm的Co、厚度小于等于4nm的Ni、厚度小于等于4nm的Ni-Pt或厚度小于等于4nm的Ni-Co。

接着，退火形成外延生长的超薄金属硅化物并剥除未反应的金属薄层。如图7所示，在500℃至850℃下进行第一退火，沉积的金属薄层600与源漏区500中的硅反应而外延生成相应外延生长的超薄金属硅化物，剥除未反应的金属薄层600的那部分，在衬底100上虚拟栅极堆叠结构两侧留下超薄的外延生长的超薄金属硅化物610。由图中可知，超薄金属硅化物610与栅极侧墙400下方的沟道接触，具体地也即金属硅化物610与源漏区500沿沟道方向的界面与栅极侧墙400的侧面平行，优选地为共面。外延生成的超薄金属硅化物610依照金属薄层600材质不同而相应的可以是NiSi_2-y、Ni_1-xPt_xSi_2-y、CoSi_2-y或Ni_1-xCo_xSi_2-y，其中x均大于0小于1，y均大于等于0小于1。外延生长的超薄金属硅化物610厚度为1至15nm。

值得注意的是，外延生长超薄金属硅化物610的过程中进行的较高温的第一退火，除了促使金属薄层600与源漏区500中的Si反应之外，还消除了Si表面层中缺陷导致的非本征表面态，因此抑制了自对准镍基硅化物工艺通常具有的钉扎效应(piping effect)。此外，由于合理控制了金属薄层600的材质以及厚度，并采用了较高温的第一退火，因此形成的外延生长的超薄金属硅化物610可以经受后续工艺中为了提高高k栅介电性能而进行的高温第二退火。

随后，如图8所示，在整个结构上沉积较厚的层间介质层(ILD)材料700。层间介质层700的材料与侧墙400和盖层330的材料不同，优选是刻蚀或抛光选择比较高的材料，例如当侧墙400和盖层330是氧化物时ILD层700是氮化物，或当侧墙400和盖层330是氮化物时ILD层700是氧化物。在本发明中，优选使用氧化物，尤其是氧化硅或低k介电材料，例如掺氟二氧化硅、掺碳二氧化硅、碳氟化合物、聚酰亚胺、聚对二甲苯基、SiLK、PAE、DVS-BCB、多孔材料等等。由于伪栅极结构高出衬底100表面，因此沉积形成的层间介质层700在伪栅极区域高出其他平坦区域，形成隆起。为了消除这种隆起，对ILD层700进行平坦化。通常采用化学机械抛光(CMP)，直至露出盖层330的顶部。随后，进一步采用例如为CMP的平坦化工艺处理，去掉盖层330，直至露出伪栅极320。

然后，移除伪栅极层320以及垫氧化层310。如图9所示，采用湿法刻蚀去除材质为多晶硅或非晶硅的伪栅极层320。TMAH中不含金属离子，不会因为杂质金属离子对半导体器件造成损害，且TMAH具有与KOH接近的腐蚀速度和选择比，腐蚀表面效果好，TMAH基本不腐蚀氧化硅和氧化氮，方便使用这两者用作刻蚀掩模，最后TMAH无毒无污染，操作方便，由于以上优点，本发明优选使用10％～25％的TMAH溶液来湿法移除硅材质的伪栅极层320。特别地，由于多晶硅各晶粒晶向不一致，TMAH刻蚀速率不完全相同，使用TMAH刻蚀多晶硅时均匀性没有非晶硅良好，因此对于使用TMAH来刻蚀伪栅极层320时，优选使用非晶硅作为伪栅极层320。随后采用浓度为5％的HF刻蚀液来刻蚀去除氧化硅的垫氧化层310。除此之外，还可以使用干法刻蚀来移除伪栅极层320以及垫氧化层310，例如通过含氟、含氯以及含氧的等离子体来刻蚀，这样得到的沟槽垂直度更佳。去除伪栅极320以及垫氧化层310之后，在原地留下栅极开口340。

然后，沉积高k栅极介电材料和栅极金属。如图10所示，在栅极开口340中以及ILD层700上通过CVD或MBE等方法沉积高k栅介电材料层810，并在600至850℃温度下进行高温第二退火以修复高k栅介电材料中的缺陷从而改善可靠性。正是由于前述对于镍基金属硅化物形成条件的选择，使得所形成的金属硅化物610能够承受该高温第二退火而不致于凝结成块影响电阻率。高k栅介电材料层810材质例如为HfO₂、HfSiON、La₂O₃、Ta₂O₅、钛酸钡BTO等等或其组合。高k栅介电材料层810部分填充栅极开口340。接着，沉积栅极金属层820。如图所示，在高k栅介电材料层810上通过CVD或PVD等方法沉积栅极金属层820，其材质依据半导体器件电学性能需要而定，具体地，由决定阈值电压的栅极功函数来选定金属材质，可以为Ti、Ta、W、Al、Cu、TiAl等等金属以及合金，还可以是这些金属的氮化物，其可以是单层也可以是多层堆叠结构。在栅极金属层820与高k栅介电材料层810之间还可以形成种籽层或过渡阻挡层(未示出)，用于增强接合强度以及防止金属粒子扩散进入衬底沟道。虽然图10所示的栅极金属层820完全填充栅极开口340，但是也可以部分填充栅极开口340，然后再在其上填充栅极金属接触层(未示出)，栅极金属接触层可与栅极金属层820材质不同，不具备调节栅极功函数的作用，仅用于实现栅极的电连接，因此其材质可以为Al、Cu等常用的导电性能良好的金属。如图10所示，高k栅介电材料层810和栅极金属层820构成栅极堆叠结构800，其中高k栅介电材料层810不仅位于栅极金属层820下方，还位于其侧面周围。

接着，平坦化栅极堆叠结构。如图11所示，采用例如CMP的方法来平坦化栅极堆叠结构800，移除多余的栅极金属层820和高k栅介电材料层810，直至露出ILD层700，此时栅极金属层820暴露在器件表面，以便稍后的形成金属接触。

最后，如图12所示，形成接触金属。例如在层间介质层700中光刻并刻蚀后形成接触孔直达源漏区500中的镍基金属硅化物610，在接触孔中以及层间介质层700上依次填充薄的接触孔埋层(未示出)以及厚的填充金属层900，CMP平坦化接触孔埋层以及填充金属层直至露出层间介质层700和栅极金属层820。接触孔埋层的材质可为TiN、Ti、TaN或Ta及其组合，其作用是增强填充金属层与源漏区的硅之间的粘合力并阻挡杂质扩散。填充金属层900的材质可为W、Cu、TiAl或Al及其组合，材质选择依照整体电路连线布局的需要，优先选用导电性能良好的材料。

依照本发明的如上所述的制造方法形成的新型MOSFET器件结构如图12所示。衬底100中具有浅沟槽隔离(STI)200；衬底100中STI 200之间的有源区内形成有具有LDD结构的重掺杂源漏区500，源漏区500之间的衬底100部分构成半导体器件的沟道区，源漏区500中外延生长有金属硅化物610；衬底100上形成的栅极堆叠结构800位于源漏区500之间，栅极堆叠结构800包括高k栅介电材料层810和栅极金属层820，其中高k栅介电材料层810不仅位于栅极金属层820下方，还位于其侧面周围；高k栅介电材料层810材质例如为HfO₂、HfSiON、La₂O₃、Ta₂O₅、钛酸钡BTO等等或其组合；栅极金属层820，其材质依据半导体器件电学性能需要而定，具体地，由决定阈值电压的栅极功函数来选定金属材质，可以为Ti、Ta、W、Al、Cu、TiAl等等金属以及合金，还可以是这些金属的氮化物，其可以是单层也可以是多层堆叠结构；高k栅介电材料810侧面周围形成有栅极隔离侧墙400；外延生长的超薄金属硅化物610与源漏区500中Si之间沿沟道方向的界面平行于栅极隔离侧墙400的侧面，优选为共面；外延生长的超薄金属硅化物610材质可以是NiSi_2-y、Ni_1-xPt_xSi_2-y、CoSi_2-y或Ni_1-xCo_xSi_2-y，其中x均大于0小于1，y均大于等于0小于1；外延生长的超薄金属硅化物610上以及栅极隔离侧墙400周围具有层间介质层700；接触金属结构贯穿层间介质层700，与外延生长的超薄金属硅化物610电连接，接触金属结构包括接触孔埋层(未示出)以及填充金属层900，接触孔埋层的材质可为TiN、Ti、TaN或Ta及其组合，填充金属层900的材质可为W、Cu、TiAl或Al及其组合；栅极隔离侧墙400与接触金属结构还具有外延生长的超薄金属硅化物610，金属硅化物610与栅极隔离侧墙400下方的沟道接触。

依照本发明的半导体器件及其制造方法，由于合理调整了镍基金属硅化物的材质以及厚度，使得所形成的镍基金属规划610具备良好的热稳定性，能够经受消除高k栅介电材料层810缺陷的第二高温退火，因此可以在高k栅介电材料层810之前而形成，使得所形成的镍基金属硅化物610不仅仅位于接触孔内，还位于整个源漏区上，特别是接触孔与栅极隔离侧墙之间的间隙内，从而大幅降低了源漏寄生电阻，提高了器件的电学性能。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

1.一种半导体器件，包括位于衬底上的栅极结构、位于栅极结构周围的栅极隔离侧墙、位于衬底中栅极结构两侧的源漏区、位于所述源漏区中的外延生长的金属硅化物、位于所述金属硅化物上的源漏接触金属，其特征在于：所述栅极隔离侧墙与所述源漏接触金属之间具有所述金属硅化物。

2.如权利要求1的半导体器件，其中，所述金属硅化物与所述源漏区之间沿沟道方向的界面平行于所述栅极隔离侧墙。

3.如权利要求1的半导体器件，其中，所述金属硅化物材质包括NiSi_2-y、Ni_1-xPt_xSi_2-y、CoSi_2-y或Ni_1-xCo_xSi_2-y，其中x均大于0小于1，y均大于等于0小于1，所述金属硅化物厚度小于等于15nm。

4.如权利要求1的半导体器件，其中，所述栅极结构包括高k栅介电材料层和栅极金属层，其中高k栅介电材料层不仅位于栅极金属层下方，还位于其侧面周围。

5.如权利要求4的半导体器件，其中，所述高k栅介电材料层包括HfO₂、HfSiON、La₂O₃或其组合，所述栅极金属层包括Ti、Ta、W、Al、Cu、TiAl或其组合。

6.如权利要求1的半导体器件，其中，所述衬底为体硅或SOI，所述源漏区为具有LDD结构的重掺杂源漏区。

7.一种半导体器件制造方法，包括：

执行第一退火，使得所述栅极隔离侧墙两侧的所述金属层与所述源漏区中的硅反应形成外延生长的金属硅化物，剥除未反应的所述金属层，所述金属硅化物位于所述源漏区中并与所述栅极隔离侧墙下方的沟道区接触；

移除所述伪栅极结构，形成栅极开口；

在所述栅极开口中形成高k栅介电材料层；

在所述高k栅介电材料层上形成栅极金属层；

在所述金属硅化物上形成源漏接触金属。

8.如权利要求7的半导体器件制造方法，其中，所述金属硅化物与所述源漏区之间沿沟道方向的界面平行于所述栅极隔离侧墙。

9.如权利要求7的半导体器件制造方法，其中，所述金属硅化物材质包括NiSi_2-y、Ni_1-xPt_xSi_2-y、CoSi_2-y或Ni_1-xCo_xSi_2-y，其中x均大于0小于1，y均大于等于0小于1，所述金属硅化物厚度小于等于15nm。

10.如权利要求7的半导体器件制造方法，其中，所述金属层包括Ni、Co、NiPt、NiCo，所述金属层厚度小于5nm。

11.如权利要求7的半导体器件制造方法，其中，所述高k栅介电材料层包括HfO₂、HfSiON、La₂O₃或其组合，所述栅极金属层包括Ti、Ta、W、Al、Cu、TiAl或其组合。

12.如权利要求7的半导体器件制造方法，其中，所述衬底为体硅或SOI，所述源漏区为具有LDD结构的重掺杂源漏区。

13.如权利要求7的半导体器件制造方法，其中，所述第一退火温度为500℃至850℃。

14.如权利要求7的半导体器件制造方法，其中，所述第二退火温度为600℃至850℃。

15.如权利要求7的半导体器件制造方法，其中，使用TMAH湿法刻蚀或等离子体干法刻蚀移除所述伪栅极结构。