CN104662665A - 扩展的源漏mos晶体管及形成方法 - Google Patents

扩展的源漏mos晶体管及形成方法 Download PDF

Info

Publication number
CN104662665A
CN104662665A CN201380050798.4A CN201380050798A CN104662665A CN 104662665 A CN104662665 A CN 104662665A CN 201380050798 A CN201380050798 A CN 201380050798A CN 104662665 A CN104662665 A CN 104662665A
Authority
CN
China
Prior art keywords
sept
substrate
conductive grid
district
laterally
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201380050798.4A
Other languages
English (en)
Inventor
C-S.苏
M.塔达尤尼
Y-H.陈
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Storage Technology Inc
Original Assignee
Silicon Storage Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Storage Technology Inc filed Critical Silicon Storage Technology Inc
Publication of CN104662665A publication Critical patent/CN104662665A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种晶体管及其制造方法，所述晶体管包括衬底、位于所述衬底上方的导电栅极和所述衬底中位于所述导电栅极下方的沟道区。第一及第二绝缘间隔物横向地相邻于所述导电栅极的第一及第二侧。所述衬底中的源极区相邻于所述导电栅极的所述第一侧和所述第一间隔物，但与所述导电栅极的所述第一侧和所述第一间隔物横向地间隔开；并且所述衬底中的漏极区相邻于所述导电栅极的所述第二侧和所述第二间隔物，但与所述导电栅极的所述第二侧和所述第二间隔物横向地间隔开。第一及第二LD区位于所述衬底中并且分别在所述沟道区和所述源极区或漏极区之间横向地扩展，所述第一及第二LD区各自具有既不设置于所述第一及第二间隔物下方、也不设置于所述导电栅极下方的部分，并且各自具有小于所述源极区或漏极区的掺杂物浓度的掺杂物浓度。

Description

扩展的源漏MOS晶体管及形成方法
相关申请案
本申请要求2012年9月27日提交的美国临时申请No. 61/706,587的权益，并且该美国临时申请以引用方式并入本文中。
技术领域
本发明涉及用于高功率装置的MOS晶体管。
背景技术
图1示出了常规的MOS晶体管2。该MOS晶体管2包括导电栅极4，导电栅极4设置于衬底6上方并且通过绝缘材料层8与衬底6绝缘。源极区10和漏极区12形成于衬底中，具有与衬底的导电类型（或衬底中的阱的导电类型）相反的导电类型。例如，对于P型衬底或对于N型衬底中的P型阱，源极区和漏极区具有N型导电性。绝缘间隔物14形成于栅极4的横向侧上。源极10和漏极12在两者间限定沟道区16。源极10和漏极12的沟道侧边缘与栅极4的边缘对准。
如图2所示，还已知使用多个掺杂步骤形成源极区和漏极区。具体地讲，在形成栅极4之后，但在形成间隔物14之前，执行第一次注入以形成LD（轻掺杂）区18（其自对准到栅极4）。在形成间隔物14之后，执行第二次注入以形成源极区和漏极区10/12（其自对准到间隔物14）。在间隔物14之下设置LD区18，其将源极区和漏极区10/12连接到沟道区16。
对于高电压应用，用于在MOS晶体管中形成LD区18的注入能量和剂量可能不同于针对在相同晶片上形成的低电压逻辑MOS晶体管的注入能量和剂量。该注入能量应相对较高，以实现足够高的栅漏结击穿电压。通常，注入物不仅进入到衬底中以形成晶体管LD区18，还进入到晶体管的栅极多晶硅4中。随着半导体技术迁移到65nm几何结构、45nm几何结构并且超越这些几何结构，逻辑MOS栅极多晶硅的厚度变得更薄。典型的逻辑多晶硅栅极厚度为约1000Å（针对65nm几何结构）和800Å（针对45nm几何结构）。由于高电压MOS晶体管与低电压逻辑MOS晶体管共享相同的多晶硅，必须减小注入能量以防止注入物掺杂物（例如硼、磷或砷）渗透到栅极多晶硅4下方的MOS沟道16中。然而，减小注入能量将导致栅漏结击穿电压较低，并且高电压MOS晶体管可能无法提供足够高的栅漏结击穿电压。
已知使用扩展的漏极MOS晶体管以增加栅漏结击穿电压。图3示出扩展的漏极NMOS晶体管（即，形成于P衬底6中），其中漏极区12远离栅极4和间隔物14形成（即，漏极区12不自对准到间隔物14，而是远离栅极4和间隔物14横向地设置）。在P衬底6中，源极区和漏极区10/12可形成为N型区。图4示出扩展的PMOS晶体管，其形成于P型衬底6的N阱20中，其中源极区/漏极区10/12和LD区18a/18b为P型。
该扩展的漏极MOS晶体管不是对称装置，因为源极未扩展。这意味着源极10与间隔物14对准（即，到达间隔物14），并且通过LD区18a连接到沟道区16，LD区18a自身设置于间隔物14之下。相比之下，漏极12远离间隔物14定位，并且通过LD区18b连接到沟道区16，LD区18b仅部分设置于间隔物14之下。当MOS晶体管的源极和漏极10/12因布局错误而调换时，该装置变成扩展的源极MOS晶体管。因此，可能无法实现高栅漏击穿电压。
在当前工业操作中，当使用扩展的源极和漏极MOS晶体管作为对称装置时，多晶硅栅极材料以及源极和漏极的一部分被阻隔在源极/漏极N+或P+注入物之外。通常需要特殊掩模步骤来进行栅极材料（多晶硅）的注入物掺杂。在无掺杂的情况下，栅极多晶硅材料将具有耗尽效应并且晶体管阈值电压将改变。原位掺杂的多晶硅材料可替换注入的多晶硅，但此解决方案将仅对一个MOS（例如NMOS）有效，而对另一个MOS（例如PMOS）无效，除非使用低性能埋沟晶体管。
需要解决了以上确定的问题的MOS装置及其制造方法。
发明内容
上述问题和需求通过这样的晶体管得以解决：该晶体管具有：衬底，和设置于衬底上方并且与衬底绝缘的导电栅极，其中衬底中的沟道区设置于导电栅极下方；第一绝缘材料间隔物，其位于衬底上方并且横向地相邻于导电栅极的第一侧；第二绝缘材料间隔物，其位于衬底上方并且横向地相邻于导电栅极的与第一侧相对的第二侧；源极区，其形成于衬底中并且相邻于导电栅极的第一侧和第一间隔物，但与导电栅极的第一侧和第一间隔物横向地间隔开；漏极区，其形成于衬底中并且相邻于导电栅极的第二侧和第二间隔物，但与导电栅极的第二侧和第二间隔物横向地间隔开；第一LD区，其形成于衬底中并且在沟道区和源极区之间横向地扩展，其中第一LD区具有设置于第一间隔物下方的第一部分和不设置于第一及第二间隔物下方并且不设置于导电栅极下方的第二部分，并且其中第一LD区的掺杂物浓度小于源极区的掺杂物浓度；以及第二LD区，其形成于衬底中并且在沟道区和漏极区之间横向地扩展，其中第二LD区具有设置于第二间隔物下方的第一部分和不设置于第一及第二间隔物下方并且不设置于导电栅极下方的第二部分，并且其中第二LD区的掺杂物浓度小于漏极区的掺杂物浓度。
一种形成晶体管的方法，包括：在衬底上方形成导电栅极并且使导电栅极与衬底绝缘，其中衬底中的沟道区设置于导电栅极下方；执行第一次注入，将掺杂物注入到衬底的相邻于导电栅极的相对的第一及第二侧的部分中，以分别在衬底中形成第一及第二LD区；形成第一绝缘材料间隔物，其位于衬底中的第一LD区上方并且横向地相邻于导电栅极的第一侧；形成第二绝缘材料间隔物，其位于衬底中的第二LD区上方并且横向地相邻于导电栅极的第二侧；形成掩模材料，该掩模材料至少在衬底的直接横向地相邻于第一及第二间隔物的部分上方扩展，但使得与第一及第二间隔物横向地间隔开的衬底的至少部分处于暴露状态；执行第二次注入，将掺杂物注入到衬底的暴露部分，以在衬底中形成相邻于导电栅极的第一侧和第一间隔物、但与导电栅极的第一侧和第一间隔物横向地间隔开的源极区，以及在衬底中形成相邻于导电栅极的第二侧和第二间隔物、但与导电栅极的第二侧和第二间隔物横向地间隔开的漏极区，其中第一LD区在沟道区和源极区之间横向地扩展并且具有设置于第一间隔物下方的第一部分和不设置于第一及第二间隔物下方并且不设置于导电栅极下方的第二部分，并且其中第一LD区的掺杂物浓度小于源极区的掺杂物浓度，并且其中第二LD区在沟道区和漏极区之间横向地扩展并且具有设置于第二间隔物下方的第一部分和不设置于第一及第二间隔物下方并且不设置于导电栅极下方的第二部分，并且其中第二LD区的掺杂物浓度小于漏极区的掺杂物浓度。
通过查看说明书、权利要求和附图，本发明的其他目的和特征将变得明显。
附图说明
图1是常规MOS晶体管的侧视横截面图。
图2是具有将源极和漏极连接到沟道区的轻度掺杂区的常规MOS晶体管的侧视横截面图。
图3是常规扩展的漏极MOS晶体管的侧视横截面图。
图4是常规扩展的漏极PMOS晶体管的侧视横截面图。
图5是对称扩展的源极/漏极MOS晶体管的侧视横截面图。
图6A-图6D是示出对称扩展的源极/漏极NMOS晶体管的形成的侧视横截面图。
图7是对称扩展的源极/漏极PMOS晶体管的侧视横截面图。
具体实施方式
本发明是一种对称扩展的源极/漏极MOS晶体管，如图5所示，其中源极和漏极两者扩展到栅极和间隔物以外。扩展的源极/漏极MOS晶体管30包括导电栅极32，导电栅极32设置于衬底34上方并且通过绝缘材料层36与衬底34绝缘。源极区38和漏极区40形成于衬底34中，具有与衬底的导电类型（或衬底中的阱的导电类型）相反的导电类型。例如，对于P型衬底或N型衬底中的P型阱，源极区和漏极区38/40具有N型导电性。绝缘间隔物42形成于栅极32的横向侧上。衬底34中的沟道区46位于栅极32之下。衬底34中的LD区44a从沟道区46扩展，在间隔物42之下，并且越过间隔物42到达源极区38。衬底34中的LD区44b从沟道区46扩展，在间隔物42之下，并且越过间隔物42到达漏极区40。每个LD区44a和44b具有它们的不设置于间隔物42之下的部分。LD区44a将沟道区46连接到与间隔物42间隔开的源极38。LD区44b将沟道区46连接到也与间隔物42间隔开的漏极40。栅极32控制沟道区46的导电性（即，栅极32上的相对正电压使得沟道区46导电，否则沟道区46不导电）。
图6A-图6D示出形成对称扩展的源极/漏极MOS晶体管30的步骤的顺序。该过程开始于绝缘层（例如二氧化硅-氧化物）36，其沉积或形成于衬底34的表面上方。将导电层（例如多晶硅-多晶硅）32沉积于氧化物层36上方（例如通过沉积非导电无掺杂多晶硅层，其稍后通过后续注入（诸如通过源漏注入）变得可导电）。将掩模材料50沉积于多晶硅层52上方，随后进行光刻过程，用以选择性地移除掩模材料的部分从而暴露多晶硅层32的选定部分。所得结构在图6A中示出。
使用各向异性多晶硅蚀刻来移除多晶硅层32的暴露部分，从而暴露氧化物层36的部分。多晶硅层32的剩余部分构成栅极。使用第一次掺杂物注入过程来在衬底34的相邻于栅极32的部分中形成LD区44a和44b。图6B示出在移除掩模材料50之后所得的结构。
绝缘材料间隔物42相邻于栅极32形成。间隔物的形成在本领域中众所周知，并且涉及绝缘材料或多个材料在结构的轮廓上方的沉积，随后进行各向异性蚀刻过程，借此将材料从该结构的水平表面移除，而材料在30结构（具有圆形上表面）的垂直取向的表面上保持大部分完整。优选地，间隔物42由氧化物和氮化物形成，其中一层氧化物和另一层氮化物沉积于该结构上方，随后进行移除该氮化物和氧化物（除邻接栅极32的垂直侧的那些部分外）的各向异性蚀刻。将掩模光致抗蚀剂52涂覆于该结构上方，随后进行光刻过程，用以选择性地移除光致抗蚀剂52的部分，从而暴露栅极32和衬底34的与栅极32间隔开并且远离间隔物42的目标位置。图6C示出所得的结构。
使用第二次注入过程来将掺杂物注入到栅极32和衬底34的暴露部分中，以形成源极区和漏极区38/40（它们与栅极32和间隔物44分开），如图6D所示。然后，移除光致抗蚀剂52以产生图5所示的结构。
借助此设计，可实现无错误布局。其允许在与源极/漏极注入相同的注入步骤中同时掺杂到多晶硅栅极32，因此消除了额外的掩模步骤。可将多晶硅薄层用于栅极32，并且仍在栅极32和衬底34两者中实现所需的掺杂（针对源极区/漏极区38/40）。LD区44a/44b相比源极区/漏极区38/40的掺杂程度更轻（即，每一体积的掺杂物浓度更小）。通过将重掺杂的源极/漏极结扩展到栅极边缘以外，栅极32下方的结分布变得平缓并且重掺杂程度较轻，这使得1)峰值电场减小，并且2)栅极二极管击穿得到改善（通过移动高电场使其远离栅极32）。可针对扩展的源极/漏极PMOS晶体管和扩展的源极/漏极NMOS晶体管两者实现较高的击穿电压。
应理解，本发明并不限于上文所述和本文中示出的实施例，而是包含归属于所附权利要求的范围内的任何和所有变型。举例来说，在本文中提及本发明并不打算限制任何权利要求或权利要求术语的范围，而是仅涉及可由这些权利要求中的一个或多个权利要求涵盖的一个或多个特征。上文所述的材料、过程和数值实例仅具有示例性，并且不应视为限制权利要求。此外，如根据权利要求和说明书明显可见，并非所有方法步骤都需按照所示出或所主张的准确次序执行，而是按照允许本发明的MOS晶体管正确形成的任何次序执行。材料的单个层可形成为此类材料或类似材料的多个层，并且反之亦然。最后，图5示出对称扩展的源极/漏极NMOS晶体管（在P型衬底中借助N+掺杂物形成），然而，本发明可实施为对称扩展的源极/漏极PMOS晶体管（在P型衬底34的N阱54中借助P+掺杂物形成），如图7所示。
应该指出的是，如本文所用，术语“在…上方”和“在…之上”两者包容地包含“直接在…之上”（两者间未设置中间材料、元件或空间）和“间接在…之上”（两者间设置有中间材料、元件或空间）。同样，术语“相邻”包含“直接相邻”（两者间未设置中间材料、元件或空间）和“间接相邻”（两者间设置有中间材料、元件或空间）。举例来说，“在衬底上方”形成元件可包含在两者间无中间材料/元件的情况下直接在衬底上形成该元件，以及在两者间有一种或多种中间材料/元件的情况下间接在衬底上形成该元件。

Claims (6)

1.一种晶体管，包括：
衬底；
导电栅极，其设置于所述衬底上方并且与所述衬底绝缘，其中所述衬底中的沟道区设置于所述导电栅极下方；
第一绝缘材料间隔物，其位于所述衬底上方并且横向地相邻于所述导电栅极的第一侧；
第二绝缘材料间隔物，其位于所述衬底上方并且横向地相邻于所述导电栅极的与所述第一侧相对的第二侧；
源极区，其形成于所述衬底中并且相邻于所述导电栅极的所述第一侧和所述第一间隔物，但与所述导电栅极的所述第一侧和所述第一间隔物横向地间隔开；
漏极区，其形成于所述衬底中并且相邻于所述导电栅极的所述第二侧和所述第二间隔物，但与所述导电栅极的所述第二侧和所述第二间隔物横向地间隔开；
第一LD区，其形成于所述衬底中并且在所述沟道区和所述源极区之间横向地扩展，其中所述第一LD区具有设置于所述第一间隔物下方的第一部分和不设置于所述第一及第二间隔物下方并且不设置于所述导电栅极下方的第二部分，并且其中所述第一LD区的掺杂物浓度小于所述源极区的掺杂物浓度；以及
第二LD区，其形成于所述衬底中并且在所述沟道区和所述漏极区之间横向地扩展，其中所述第二LD区具有设置于所述第二间隔物下方的第一部分和不设置于所述第一及第二间隔物下方并且不设置于所述导电栅极下方的第二部分，并且其中所述第二LD区的掺杂物浓度小于所述漏极区的掺杂物浓度。
2.根据权利要求1所述的装置，其中：
所述第一LD区的边缘与所述导电栅极的所述第一侧对准；并且
所述第二LD区的边缘与所述导电栅极的所述第二侧对准。
3.根据权利要求1所述的装置，其中所述导电栅极通过绝缘材料层与所述衬底绝缘，并且其中所述第一及第二间隔物直接相邻于所述绝缘材料层和所述导电栅极。
4.一种形成晶体管的方法，包括：
在衬底上方形成导电栅极并且使其与所述衬底绝缘，其中所述衬底中的沟道区设置于所述导电栅极下方；
执行第一次注入，将掺杂物注入到所述衬底的相邻于所述导电栅极的相对的第一及第二侧的部分中，以分别在所述衬底中形成第一及第二LD区；
形成第一绝缘材料间隔物，其位于所述衬底中的所述第一LD区上方并且横向地相邻于所述导电栅极的所述第一侧；
形成第二绝缘材料间隔物，其位于所述衬底中的所述第二LD区上方并且横向地相邻于所述导电栅极的所述第二侧；
形成掩模材料，所述掩模材料至少在所述衬底的直接横向地相邻于所述第一及第二间隔物的部分上方扩展，但使得与所述第一及第二间隔物横向地间隔开的所述衬底的至少部分处于暴露状态；
执行第二次注入，将掺杂物注入到所述衬底的所述暴露部分，以在所述衬底中形成相邻于所述导电栅极的所述第一侧和所述第一间隔物、但与所述导电栅极的所述第一侧和所述第一间隔物横向地间隔开的源极区，以及在所述衬底中形成相邻于所述导电栅极的所述第二侧和所述第二间隔物、但与所述导电栅极的所述第二侧和所述第二间隔物横向地间隔开的漏极区；
其中所述第一LD区在所述沟道区和所述源极区之间横向地扩展，并且具有设置于所述第一间隔物下方的第一部分和不设置于所述第一及第二间隔物下方并且不设置于所述导电栅极下方的第二部分，并且其中所述第一LD区的掺杂物浓度小于所述源极区的掺杂物浓度；并且
其中所述第二LD区在所述沟道区和所述漏极区之间横向地扩展，并且具有设置于所述第二间隔物下方的第一部分和不设置于所述第一及第二间隔物下方并且不设置于所述导电栅极下方的第二部分，并且其中所述第二LD区的掺杂物浓度小于所述漏极区的掺杂物浓度。
5.根据权利要求4所述的方法，其中：
所述掩模材料的形成还包括使所述导电栅极的至少一部分处于暴露状态；并且
所述第二次注入的执行还包括将所述掺杂物同时注入到所述导电栅极和所述衬底的所述暴露部分中。
6.根据权利要求4所述的方法，其中所述掩模材料在所述第一及第二间隔物上方进一步扩展。
CN201380050798.4A 2012-09-27 2013-08-26 扩展的源漏mos晶体管及形成方法 Pending CN104662665A (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201261706587P 2012-09-27 2012-09-27
US61/706587 2012-09-27
US13/974936 2013-08-23
US13/974,936 US20140084367A1 (en) 2012-09-27 2013-08-23 Extended Source-Drain MOS Transistors And Method Of Formation
PCT/US2013/056660 WO2014051911A1 (en) 2012-09-27 2013-08-26 Extended source-drain mos transistors and method of formation

Publications (1)

Publication Number Publication Date
CN104662665A true CN104662665A (zh) 2015-05-27

Family

ID=50338024

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380050798.4A Pending CN104662665A (zh) 2012-09-27 2013-08-26 扩展的源漏mos晶体管及形成方法

Country Status (7)

Country Link
US (2) US20140084367A1 (zh)
EP (1) EP2901482A4 (zh)
JP (1) JP2015529404A (zh)
KR (1) KR20150058513A (zh)
CN (1) CN104662665A (zh)
TW (1) TWI509813B (zh)
WO (1) WO2014051911A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106935502A (zh) * 2015-12-29 2017-07-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN107819031B (zh) * 2017-10-30 2023-12-08 长鑫存储技术有限公司 晶体管及其形成方法、半导体器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5753557A (en) * 1996-10-07 1998-05-19 Vanguard International Semiconductor Company Bridge-free self aligned silicide process
US20040056304A1 (en) * 2002-09-19 2004-03-25 Shafqat Ahmed Method of forming transistor having insulating spacers on gate sidewalls

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5874329A (en) * 1996-12-05 1999-02-23 Lsi Logic Corporation Method for artificially-inducing reverse short-channel effects in deep sub-micron CMOS devices
US5824578A (en) * 1996-12-12 1998-10-20 Mosel Vitelic Inc. Method of making a CMOS transistor using liquid phase deposition
US5952693A (en) * 1997-09-05 1999-09-14 Advanced Micro Devices, Inc. CMOS semiconductor device comprising graded junctions with reduced junction capacitance
US5846857A (en) * 1997-09-05 1998-12-08 Advanced Micro Devices, Inc. CMOS processing employing removable sidewall spacers for independently optimized N- and P-channel transistor performance
US5943565A (en) * 1997-09-05 1999-08-24 Advanced Micro Devices, Inc. CMOS processing employing separate spacers for independently optimized transistor performance
US6444531B1 (en) * 2000-08-24 2002-09-03 Infineon Technologies Ag Disposable spacer technology for device tailoring
JP3719192B2 (ja) * 2001-10-26 2005-11-24 セイコーエプソン株式会社 半導体装置の製造方法
KR100476887B1 (ko) * 2002-03-28 2005-03-17 삼성전자주식회사 소오스 및 드레인 영역의 실리사이드층이 확장된 모스트랜지스터 및 그 제조방법
JP2004221170A (ja) * 2003-01-10 2004-08-05 Renesas Technology Corp 半導体装置の製造方法
US6873017B2 (en) * 2003-05-14 2005-03-29 Fairchild Semiconductor Corporation ESD protection for semiconductor products
JP4410222B2 (ja) * 2006-06-21 2010-02-03 株式会社東芝 半導体装置及びその製造方法
JP5114919B2 (ja) * 2006-10-26 2013-01-09 富士通セミコンダクター株式会社 半導体装置とその製造方法
KR100824532B1 (ko) * 2006-12-11 2008-04-22 동부일렉트로닉스 주식회사 반도체 소자 및 그의 제조방법
KR20090073410A (ko) * 2007-12-31 2009-07-03 주식회사 동부하이텍 트랜지스터 및 그 제조 방법
JP2009212111A (ja) * 2008-02-29 2009-09-17 Renesas Technology Corp トランジスタ
US20100032753A1 (en) * 2008-05-13 2010-02-11 Micrel, Inc. MOS Transistor Including Extended NLDD Source-Drain Regions For Improved Ruggedness
US20100084712A1 (en) * 2008-10-03 2010-04-08 Texas Instruments Inc. Multiple spacer and carbon implant comprising process and semiconductor devices therefrom
KR20100078058A (ko) * 2008-12-30 2010-07-08 주식회사 동부하이텍 반도체 소자 제조 방법
JP2011211089A (ja) * 2010-03-30 2011-10-20 Oki Semiconductor Co Ltd トランジスタ、半導体装置及びトランジスタの製造方法
US9431545B2 (en) * 2011-09-23 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9142642B2 (en) * 2012-02-10 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for doped SiGe source/drain stressor deposition

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5753557A (en) * 1996-10-07 1998-05-19 Vanguard International Semiconductor Company Bridge-free self aligned silicide process
US20040056304A1 (en) * 2002-09-19 2004-03-25 Shafqat Ahmed Method of forming transistor having insulating spacers on gate sidewalls

Also Published As

Publication number Publication date
TWI509813B (zh) 2015-11-21
TW201413979A (zh) 2014-04-01
US20150270372A1 (en) 2015-09-24
EP2901482A1 (en) 2015-08-05
KR20150058513A (ko) 2015-05-28
JP2015529404A (ja) 2015-10-05
EP2901482A4 (en) 2016-05-11
WO2014051911A1 (en) 2014-04-03
US20140084367A1 (en) 2014-03-27

Similar Documents

Publication Publication Date Title
CN102751195A (zh) 横向晶体管及其制作方法
CN101964355B (zh) 具有自对准硅化物接触的功率器件及其制造方法
CN104517852A (zh) 横向漏极金属氧化物半导体元件及其制造方法
CN103050541B (zh) 一种射频ldmos器件及其制造方法
KR102068842B1 (ko) 반도체 전력소자
CN102396071B (zh) 具有自对准垂直ldd和背面漏极的ldmos
CN102130164A (zh) Ldmos的埋层
CN101689507A (zh) 扩展漏极晶体管及其制造方法
CN101924131B (zh) 横向扩散mos器件及其制备方法
CN104377244A (zh) 一种降低ldmos导通电阻的器件结构
CN101636844B (zh) 平面扩展漏极晶体管及其制造方法
KR20180109719A (ko) 반도체 장치
CN103779414A (zh) 半导体装置及半导体装置的制造方法
CN102709190A (zh) Ldmos场效应晶体管及其制作方法
KR20110078621A (ko) 반도체 소자 및 그 제조 방법
CN102104068A (zh) 功率mos晶体管的结构及其制备方法
CN103762177A (zh) 具有嵌入式硅锗源漏区域的场效应晶体管中邻近效应的减少
CN105679831A (zh) 横向扩散场效应晶体管及其制造方法
CN102723278A (zh) 半导体结构形成方法
CN104662665A (zh) 扩展的源漏mos晶体管及形成方法
CN104599974A (zh) 半导体结构及其形成方法
CN104576732A (zh) 一种寄生FinFET的横向双扩散半导体器件
CN104900697A (zh) 半导体装置及其制作方法
CN104409500A (zh) 射频ldmos及其制作方法
CN104201203A (zh) 高耐压ldmos器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20150527