CN100405579C - 半导体器件的制造方法 - Google Patents

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Abstract

本发明提供半导体器件的制造方法。紧接在除去抗蚀图案之后，通过例如热CVD方法，聚集作为绝缘膜的二氧化硅膜以覆盖包括电阻元件的表面的硅衬底的整个表面。该二氧化硅膜被处理，以同时形成在该电阻元件上的硅化物块、以及各个晶体管的栅极等的两侧面处的侧壁间隔物。

Description

半导体器件的制造方法
相关申请的参考
本发明基于在2005年2月4日提交的在先日本专利申请No.2005-029492，并要求其优先权，其全部内容在此并入参考。
技术领域
本发明涉及一种具有由半导体材料构成的电阻元件的半导体器件的制造方法。
背景技术
现存一种具有由多晶硅等构成的电阻器的电阻元件，作为半导体器件中的一个模拟元件。需要将这种电阻元件高精度地调整到期望的电阻值，因此，需要一种制造方法，其中能够获得其电阻值被稳定地限定在期望值的电阻元件。
在专利文献1和2中描述了这种其电阻值被稳定地限定在期望值的电阻元件。在专利文献1和2中揭示了一些技术，其中在电阻器的表面上的电连接部分处的电阻值被消除以将电阻值控制在期望值，因此，在相应的连接部分形成硅化物层。这里，在专利文献1中，描述有一种用以在形成电阻器之后形成晶体管的栅极等的模式，并且在专利文献2中，描述有一种通过同时形成电阻器和栅极来防止工艺复杂的模式。
[专利文献1]日本专利申请待审公开No.2003-158196
[专利文献2]日本专利申请待审公开No.Hei 10-150154
如在上述专利文献1和2中所述，能够通过处理电阻元件硅化物的表面的电连接部分来减小电阻元件的整个电阻值中的连接电阻分量，从而提高可控制性。但是，近年来，在增大对于包括电阻元件的半导体器件的更小型化和高性能的需求时，需要不仅精确地控制连接电阻分量而且要精确地控制电阻元件主体的电阻值。
发明内容
鉴于上述问题提出本发明，其目的在于提供一种半导体器件的制造方法，其中对于电阻元件的电阻值，通过容易且精确地稳定控制连接电阻分量的电阻值和电阻元件主体的电阻值，实现了包括具有高可靠性的电阻元件的该半导体器件，而不会增加工艺数量。
本发明提供一种半导体器件的制造方法，其中在半导体衬底上形成第一和第二元件隔离结构，并且晶体管被包含在由该第一元件隔离结构限定的有源区处，电阻元件被包含在该第二元件隔离结构上，包括步骤：在包括该第二元件隔离结构的该半导体衬底上形成半导体膜，并且处理该半导体膜，以使该半导体膜分别留在该第二元件隔离结构和所述有源区上，以形成电阻器和栅极；形成露出所述有源区的第一掩模，将第一杂质掺入在所述有源区处的所述栅极的两侧，随后，除去该第一掩模；形成露出该电阻器的第二掩模，将第二杂质掺入该电阻器，随后，除去该第二掩模；紧接在除去该第二掩模之后，在包括该电阻器和所述栅极的整个表面上形成绝缘膜；以及处理该绝缘膜以留下覆盖该电阻器的上表面的一部分并且覆盖所述栅极的侧表面的绝缘膜。
本发明提供一种半导体器件的制造方法的另一模式，其中在半导体衬底上形成第一和第二元件隔离结构，并且晶体管被包含在由该第一元件隔离结构限定的有源区处，电阻元件被包含在该第二元件隔离结构上，包括步骤：在包括该第二元件隔离结构的该半导体衬底上形成半导体膜，并且处理该半导体膜，以使该半导体膜留在该第二元件隔离结构上，以形成电阻器；形成露出该电阻器的掩模，通过使用该掩模将杂质掺入该电阻器，随后，除去该掩模；紧接在除去该掩模之后，形成绝缘膜，以覆盖该电阻器；以及当形成该电阻元件时，处理该绝缘膜以留下具有覆盖该电阻器的上表面的一部分的形状的绝缘膜。
附图说明
图1是显示关于由不同制造工艺形成的电阻元件的、由本发明人研究出的电阻值的可能绘出的特性图。
图2A、2B和2C是按照工艺顺序显示根据第一实施例半导体器件的制造方法的示意截面图。
图3A、3B和3C是按照图2C之后的工艺顺序显示根据第一实施例的半导体器件的制造方法的示意截面图。
图4A、4B和4C是按照图3C之后的工艺顺序显示根据第一实施例的半导体器件的制造方法的示意截面图。
图5A、5B和5C是按照图4C之后的工艺顺序显示根据第一实施例的半导体器件的制造方法的示意截面图。
图6A、6B和6C是按照图5C之后的工艺顺序显示根据第一实施例的半导体器件的制造方法的示意截面图。
图7A、7B和7C是按照图6C之后的工艺顺序显示根据第一实施例的半导体器件的制造方法的示意截面图。
图8A、8B和8C是按照图7C之后的工艺顺序显示根据第一实施例的半导体器件的制造方法的示意截面图。
图9A和9B是按照图8C之后的工艺顺序显示根据第一实施例的半导体器件的制造方法的示意截面图。
图10A和10B是按照图9B之后的工艺顺序显示根据第一实施例的半导体器件的制造方法的示意截面图。
图11A和11B是按照图10B之后的工艺顺序显示根据第一实施例的半导体器件的制造方法的示意截面图。
图12A、12B和12C是按照图11B之后的工艺顺序显示根据第一实施例的半导体器件的制造方法的示意截面图。
图13A和13B是按照图12C之后的工艺顺序显示根据第一实施例的半导体器件的制造方法的示意截面图。
图14A和14B是按照图13B之后的工艺顺序显示根据第一实施例的半导体器件的制造方法的示意截面图。
图15A和15B是按照工艺顺序显示根据第一实施例的修改例的半导体器件的制造方法的示意截面图。
图16A、16B和16C是按照图15B之后的工艺顺序显示根据第一实施例的修改例的半导体器件的制造方法的示意截面图。
图17A、17B和17C是按照图16C之后的工艺顺序显示根据第一实施例的修改例的半导体器件的制造方法的示意截面图。
图18是按照图17C之后的工艺顺序显示根据第一实施例的修改例的半导体器件的制造方法的示意截面图。
图19A、19B、19C和19D是按照过程顺序显示根据第二实施例半导体器件的制造方法的示意截面图。
图20A、20B、20C和20D是按照图19D之后的工艺顺序显示根据第二实施例半导体器件的制造方法的示意截面图。
图21A、21B和21C是按照图20D之后的工艺顺序显示根据第二实施例半导体器件的制造方法的示意截面图。
图22A、22B和22C是按照图21C之后的工艺顺序显示根据第二实施例半导体器件的制造方法的示意截面图。
图23A、23B和23C是按照图22C之后的过程顺序显示根据第二实施例半导体器件的制造方法的示意截面图。
图24A、24B和24C是按照图23C之后的工艺顺序显示根据第二实施例半导体器件的制造方法的示意截面图。
图25A、25B和25C是按照图24C之后的工艺顺序显示根据第二实施例半导体器件的制造方法的示意截面图。
具体实施方式
-本发明的基本要旨-
本发明发明人集中于以有关电阻元件的电阻值的、将杂质掺入电阻器的工艺为中心的重要工艺的顺序等，以容易且精确地稳定控制连接电阻分量的电阻值和电阻元件主体的电阻值，而不会增加工艺数量。
图1是显示关于由不同制造工艺形成的电阻元件的、由本发明人研究出的电阻值的可能绘出的特性图。这里，水平轴和纵轴分别表示薄膜电阻值(Ω/sq)和σ(sigma)。
图1中，在实验1中以下列顺序执行工艺：(1)将杂质掺入电阻器中的工艺(包括使用抗蚀剂和抗蚀剂的剥皮进行光刻)；(2)将杂质两次掺入晶体管的有源区的工艺；(3)热处理工艺，以激活掺入杂质；(4)形成覆盖电阻器的绝缘膜(将成为硅化物块层)的工艺。
在实验2中以下列顺序执行工艺：(1)将杂质掺入电阻器中的工艺(包括使用抗蚀剂和抗蚀剂的剥皮进行光刻)；(2)紧接在(1)之后热处理以激活掺入杂质的工艺；(3)形成覆盖电阻器的绝缘膜(将成为硅化物块层)的工艺。
在实验3中以下列顺序执行工艺：(1)将杂质掺入电阻器中的工艺(包括使用抗蚀剂和抗蚀剂的剥皮进行光刻)；(2)紧接在(1)之后形成覆盖电阻器的绝缘膜(将成为硅化物块层)的工艺；(3)热处理以激活掺入杂质的工艺。
从图1中明显可以看出，实验1中的电阻值的分散最大，而实验3中的电阻值的分散最小。在实验3中，电阻值的均匀性很显著，很少看到电阻值的分散，并且电阻值被精确地控制在期望值范围内。
为了获得具有稳定的电阻值而不增加工艺数量的电阻元件，从实验的结果本发明人考虑需要：(A)执行实验3的工艺顺序，以及(B)在从将杂质掺入电阻器到形成硅化物块层的绝缘膜的过程中尽可能地减少操作(以及操作所需的时间)。为了满足后一条件(B)，作为其前提，需要在整个表面上形成半导体膜(例如，多晶硅膜)的状态下不执行杂质掺入，而是在将半导体膜处理成电阻器之后执行杂质掺入。因为电阻元件和晶体管(实际上是具有不同掺入杂质的多个晶体管)形成在相同的衬底上，所以为了将杂质掺入电阻器而形成掩模(例如抗蚀剂)是不可缺少的，因此，在此情形中所需的最少操作便是除去相应的掩模。也就是说，为了满足条件(B)，首先从半导体膜中图案化形成电阻器，通过使用掩模将杂质掺入该电阻器中，然后紧接在该相应的掩模被除去之后将形成将成为硅化物块层的绝缘膜。
在此方面，在上述专利文献1和2中，没有描述或者暗示有关本发明中所述的各个条件。也就是说，在专利文献1中，“通过离子注入半导体材料而形成电阻元件的步骤，以及在该电阻元件上形成层间膜的步骤”在其权利要求7中引述，而在说明书中，清楚地描述了将杂质离子注入多晶硅中，随后，通过处理该多晶硅形成电阻元件，之后，通过栅极绝缘膜和薄氧化膜的成型等而形成层间膜。此外，在专利文献2中，“通过图案化多晶硅膜而形成电阻器的步骤，以及形成绝缘膜的步骤”在其权利要求1中引述，但是在说明书中，没有详细描述有关从前侧将离子注入多晶硅膜，以及当电阻器和栅极具有不同的杂质浓度时，多晶硅膜生长，随后形成掩模以隔离离子注入。也就是说，在专利文献1和2中，在多晶硅膜生长成整个衬底的状态下掺入杂质，随后，该多晶硅膜被处理以图案化形成电阻器。
相反，本发明通过利用改变工艺顺序而预见性地想出精确的实验例如上述实验(1)至(3)，能够达到这些考虑因素：最合适的工艺顺序的条件(A)，以及尽可能地减少杂质掺入电阻器与形成绝缘膜之间的操作的条件(B)。因此，本发明是与专利文献1和2无联系的专利，专利文献1和2是没有经过这些预见而与上述因素和条件完全无关的。
此外，在本发明中，通过从相同的半导体膜中同时形成电阻器和晶体管的栅极而执行上述条件(A)和(B)，以在不增加工艺数量的前提下，容易且精确地稳定控制连接电阻分量的电阻值和电阻元件主体的电阻值。在此情形下，通过处理半导体膜同时形成电阻器和栅极，之后，首先通过将杂质掺入有源区，将栅极用作掩模以形成LDD区域，其次将杂质掺入电阻器。然后，紧接在该掩模被除去之后形成绝缘膜，该绝缘膜被处理，通过将该绝缘膜留在电阻器上形成硅化物块层，以及通过在栅极的侧壁留下绝缘膜而形成侧壁间隔物。
-应用本发明的具体实施例-
随后，结合附图详细描述应用本发明的具体实施例。
-第一实施例-
本发明制造的半导体器件是通过集成电阻元件例如11种晶体管而构成。这里，作为各种晶体管，有所谓的作为非易失性存储器的闪存、N沟道高压(5V)低阈值晶体管(5VN.LowVt)、N沟道高压(5V)高阈值晶体管(5VN.HighVt)、P沟道高压(5V)低阈值晶体管(5VP.LowVt)、P沟道高压(5V)高阈值晶体管(5VN.HighVt)、N沟道中压(3.3V)(N-3.3)、P沟道中压(3.3V)(P-3.3)、N沟道低压(1.2V)高阈值晶体管(1.2VN.HighVt)、N沟道低压(1.2V)低阈值晶体管(1.2VN.LowVt)、P沟道低压(1.2V)高阈值晶体管(1.2VP.HighVt)、以及P沟道低压(1.2V)低阈值晶体管(1.2VP.LowVt)。
闪存构成高压闪存控制电路，该闪存是例如在5V工作的晶体管。
低压晶体管(低阈值：1.2VN.LowVt、1.2VP.LowVt，高阈值：1.2VN.HighVt、1.2VP.HighVt)构成逻辑电路部件，它们是例如在1.2V工作的晶体管。对于这些晶体管，超薄栅极绝缘膜被使用，以改善逻辑电路部件的性能。
中压晶体管构成输入/输出电路部件，并且它们是例如在2.5V或者3.3V工作的晶体管。2.5V工作的晶体管与3.3V工作的晶体管之间的栅极绝缘膜的薄膜厚度不同，所述薄膜厚度控制阈值电压的条件、LDD区域的形成条件等等。但是，不需要安装两种晶体管，而是安装它们中的一种。在本实施例中，描述的是在3.3V工作的晶体管(N-3.3，P-3.3)将被安装。
高压晶体管(低阈值：5VN.LowVt、5VP.LowVt；高阈值：5VN.HighVt、5VP.HighVt)是例如在5V工作的晶体管。
图2至图14B是按照工艺顺序显示根据第一实施例半导体器件的制造方法的示意截面图。在各个视图中，电阻元件和11种晶体管(闪存、5VN.LowVt、5VN.HighVt、5VP.LowVt、5VP.HighVt、N-3.3、P-3.3、1.2VN.HighVt、1.2VN.LowVt、1.2VP.HighVt、以及1.2VP.LowVt)从左侧依次形成。这里显示了各个视图的上部、电阻元件的形成区域以及各个晶体管的有源区。
首先，元件隔离结构被形成以限定电阻元件的形成区域和各个晶体管的有源区。
如图2A所示，通过在硅衬底1的表面层上使用例如STI(浅沟道隔离)方法，将作为元件隔离结构的各第一STI区域3和第二STI区域2形成在硅衬底1的元件隔离区域。通过所谓的LOCOS方法来替代STI可以形成作为元件隔离结构的场氧化膜。11种晶体管的各个有源区由各自的第一STI区域3限定，并且电阻元件的形成区域由第二STI区域2限定。然后，各个有源区的表面被氧化以形成具有大约10nm膜厚的薄二氧化硅薄膜(未示出)。
随后，杂质被掺入闪存、5VN.LowVt和5VN.HighVt的各个有源区。
如图2B所示，抗蚀剂被涂覆在硅衬底1上，通过光刻法处理相应的抗蚀剂，并且包括闪存、5VN.LowVt和5VN.HighVt的各个有源区的开口11a被形成以形成抗蚀图案11。然后，该抗蚀图案11被用作掩膜，在2MeV的加速能以及2×1013/cm2的剂量的条件下，将N型杂质，这里是磷(P+)离子注入闪存、5VN.LowVt和5VN.HighVt的各个有源区的深层部分。由掺入的杂质4表示注入的杂质。然后通过灰化处理等除去抗蚀图案11。
随后，杂质被掺入闪存、5VN.LowVt、5VN.HighVt、N-3.3、1.2VN.HighVt和1.2VN.LowVt的各个有源区。
如图2C所示，抗蚀剂被涂覆在硅衬底1上，通过光刻法处理相应的抗蚀剂，并且包括闪存、5VN.LowVt和5VN.HighVt的各个有源区、N-3.3的有源区、以及1.2VN.HighVt和1.2VN.LowVt的各个有源区的各个开口12a被形成以形成抗蚀图案12。然后，该抗蚀图案12被用作掩膜，在400keV的加速能以及1.4×1013/cm2的剂量的条件下，将用于形成P型阱的P型杂质，这里是硼(B+)离子注入闪存、5VN.LowVt、5VN.HighVt、N-3.3、1.2VN.HighVt和1.2VN.LowVt的各个有源区。由掺入的杂质5表示注入的杂质。此外，该抗蚀图案12被用作掩膜，并且在100keV的加速能以及3×1012/cm2的剂量的条件下，将用于形成沟道停止区域的P型杂质，这里是硼(B+)离子注入闪存、5VN.LowVt、5VN.HighVt、N-3.3、1.2VN.HighVt和1.2VN.LowVt的各个有源区。由掺入的杂质6表示注入的杂质。然后通过灰化处理等除去抗蚀图案12。
随后，杂质被掺入5VN.HighVt、N-3.3、1.2VN.HighVt和1.2VN.LowVt的各个有源区。
如图3A示，抗蚀剂被涂覆在硅衬底1上，通过光刻法处理相应的抗蚀剂，并且包括5VN.HighVt的有源区、N-3.3的有源区、以及1.2VN.HighVt和1.2VN.LowVt的各个有源区的各个开口13a被形成以形成抗蚀图案13。然后，该抗蚀图案13被用作掩膜，在100keV的加速能以及4×1012/cm2的剂量的条件下，将P型杂质，这里是硼(B+)离子注入5VN.HighVt、N-3.3、1.2VN.HighVt和1.2VN.LowVt的各个有源区。该离子注入不仅用于N沟道高压晶体管的高阈值控制，而且用于形成N沟道低压晶体管的沟道停止区域。由掺入的杂质7表示注入的杂质。然后通过灰化处理等除去抗蚀图案13。
随后，杂质被掺入5VP.LowVt、5VP.HighVt、P-3.3、1.2VP.HighVt、以及1.2VP.LowVt的各个有源区。
如图3B所示，抗蚀剂被涂覆在硅衬底1上，通过光刻法处理相应的抗蚀剂，并且包括5VP.LowVt和5VP.HighVt的各个有源区、P-3.3的有源区、以及1.2VP.HighVt和1.2VP.LowVt的各个有源区的各个开口14a被形成以形成抗蚀图案14。然后，该抗蚀剂图案14被用作掩膜，在600keV的加速能以及1.5×1013/cm2的剂量的条件下，将用于形成N型阱的N型杂质，这里是磷(P+)离子注入5VP.LowVt、5VP.HighVt、P-3.3、1.2VP.HighVt、以及1.2VP.LowVt的各个有源区。由掺入的杂质8表示注入的杂质。此外，该抗蚀图案14被用作掩膜，并且在240keV的加速能以及9×1011/cm2的剂量的条件下，将用于形成沟道停止区域的N型杂质，这里是磷(P+)离子注入5VP.LowVt、5VP.HighVt、P-3.3、1.2VP.HighVt、以及1.2VP.LowVt的各个有源区。顺便提一下，后一离子注入是用于P沟道高压低阈值晶体管的阈值控制，并且其注入条件能被适当地调整。由掺入的杂质9表示注入的杂质。然后通过灰化处理等除去抗蚀图案14。
随后，杂质被掺入5VP.HighVt、P-3.3、1.2VP.HighVt、以及1.2VP.LowVt的各个有源区。
如图3C所示，包括5VP.HighVt的有源区、P-3.3的有源区、以及1.2VP.HighVt和1.2VP.LowVt的各个有源区的各个开口15a被形成以形成抗蚀图案15。然后，该抗蚀图案15被用作掩膜，并且在240keV的加速能以及4×1012/cm2的剂量的条件下，将N型杂质，这里是磷(P+)离子注入5VP.HighVt、P-3.3、1.2VP.HighVt、以及1.2VP.LowVt的各个有源区。该离子注入不仅用于P沟道高压晶体管的高阈值控制，而且用于形成P沟道低压晶体管的沟道停止区域。由掺入的杂质10表示注入的杂质。然后通过灰化处理等除去抗蚀图案15。
随后，杂质被掺入闪存的有源区。
如图4A所示，抗蚀剂被涂覆在硅衬底1上，通过光刻法处理相应的抗蚀剂，并且包括闪存的有源区的开口16a被形成以形成抗蚀图案16。然后，该抗蚀图案16破用作掩膜，并且在40keV的加速能以及6×1013/cm2的剂量的条件下，将用于闪存的阈值控制的P型杂质，这里是硼(B+)离子注入闪存的有源区。由掺入的杂质21表示注入的杂质。然后通过灰化处理等除去抗蚀图案16。
随后，闪存的隧道氧化膜形成。
如图4B所示，在通过使用HF溶液的湿蚀刻除去各个有源区的表面上的二氧化硅薄膜之后，在900℃至1050℃的温度下，对各个有源区的表面进行30分钟热氧化退火，以形成具有大约10nm膜厚的隧道氧化膜17。
随后，浮动栅极和ONO薄膜形成。
如图4C所示，其中通过例如CVD方法掺入磷(P)的非晶硅膜形成在衬底的整个表面上，其具有大约90nm的膜厚。通过光刻法和干蚀刻处理该非晶硅薄膜，以岛(island)形留在闪存的有源区上，以形成浮动栅极18。然后，例如通过使用CVD方法，具有大约5nm膜厚的SiO膜、具有大约10nm膜厚的SiN膜按顺序生长，随后，例如在950℃的温度下持续90分钟热氧化该SiN膜的表面，以在顶层形成具有大约30nm膜厚的SiO膜。此时，具有三层结构的ONO膜19被形成，其中顺序堆叠SiO膜、SiN膜、以及SiO膜。顺便提一下，为了方便在附图中显示，ONO膜19显示为一层。并且，通过在形成隧道氧化膜17以及SiN膜的表面热氧化时进行热处理，各个阱的掺入的杂质扩散大约0.1μm至0.2μm或者更多，于是变成很宽的状态。
随后，杂质被掺入N-3.3的有源区。
如图5A所示，抗蚀剂被涂覆在硅衬底1上，通过光刻法处理相应的抗蚀剂，并且包括N-3.3的有源区的开口20a被形成以形成抗蚀图案20。然后，该抗蚀图案20被用作掩膜，并且在35keV的加速能以及5×1012/cm2的剂量的条件下，将P型杂质，这里是硼(B+)经由ONO膜19离子注入N-3.3的有源区。由掺入的杂质22表示注入的杂质。然后通过灰化处理等除去抗蚀图案20。
随后，杂质被掺入P-3.3的有源区。
如图5B所示，抗蚀剂被涂覆在硅衬底1上，通过光刻法处理相应的抗蚀剂，并且包括P-3.3的有源区的开口31a被形成以形成抗蚀图案31。然后，该抗蚀图案31被用作掩膜，并且在150keV的加速能以及2×1012/cm2的剂量的条件下，将N型杂质，这里是砷(As+)经由ONO膜19离子注入P-3.3的有源区。由掺入的杂质23表示注入的杂质。然后通过灰化处理等除去抗蚀图案31。
随后，杂质被掺入1.2VN.HighVt的有源区。
如图5C所示，抗蚀剂被涂覆在硅衬底1上，通过光刻法处理相应的抗蚀剂，并且包括1.2VN.HighVt的有源区的开口32a被形成以形成抗蚀图案32。然后，该抗蚀图案32被用作掩膜，并且在15keV的加速能以及7×1012/cm2的剂量的条件下，将P型杂质，这里是硼(B+)经由ONO膜19离子注入1.2VN.HighVt的有源区。由掺入的杂质24表示注入的杂质。然后通过灰化处理等除去抗蚀图案32。
随后，杂质被掺入1.2VP.HighVt的有源区。
如图6A所示，抗蚀剂被涂覆在硅衬底1上，通过光刻法处理相应的抗蚀剂，并且包括1.2VP.HighVt的有源区的开口33a被形成以形成抗蚀图案33。然后，该抗蚀剂图案33被用作掩膜，并且在150keV的加速能以及6×1012/cm2的剂量的条件下，将N型杂质，这里是砷(As+)经由ONO膜19离子注入1.2VP.HighVt的有源区。由掺入的杂质25表示注入的杂质。然后通过灰化处理等除去抗蚀图案33。
随后，处理ONO膜19。
如图6B所示，抗蚀剂被涂覆在ONO膜19上，通过光刻法处理相应的抗蚀剂，并且抗蚀图案34形成在ONO膜19上，以包含浮动栅极18。然后，该抗蚀图案34被用作掩膜，ONO膜19被干蚀刻，并且ONO膜19被处理成一种覆盖闪存的有源区上的浮动栅极18的形状。然后通过灰化处理等除去抗蚀图案34。
随后，在5VN.LowVt、5VN.HighVt、5VP.LowVt和5VP.HighVt的各个有源区形成SiO膜。
如图6C所示，在除了闪存的有源区之外的各个有源区处，通过热氧化方法在850℃下形成大约13nm膜厚的SiO膜26。然后，抗蚀剂被涂覆在SiO膜26上，通过光刻法处理相应的抗蚀剂，并且以包括闪存、5VN.LowVt、5VN.HighVt、5VP.LowVt和5VP.HighVt的各个有源区的形状的抗蚀图案35形成在SiO膜26上。该抗蚀图案35被用作掩膜，SiO膜26被蚀刻，并且SiO膜26仅留在5VN.LowVt、5VN.HighVt、5VP.LowVt和5VP.HighVt的各个有源区处。然后通过灰化处理等除去抗蚀图案35。
随后，在N-3.3和P-3.3的各个有源区形成SiO膜。
如图7A所示，硅衬底1的表面被热氧化。此时，在N-3.3、P-3.3、1.2VN.HighVt、1.2VN.LowVt、1.2VP.HighVt以及1.2VP.LowVt的各个有源区处形成具有大约6nm膜厚的SiO膜27，它们的表面暴露在各个有源区内。同时，5VN.LowVt、5VN.HighVt、5VP.LowVt和5VP.HighVt的各个有源区处的SiO膜26的膜厚增大。然后，抗蚀剂被涂覆在SiO膜26和27上，通过光刻法处理相应的抗蚀剂，并且以包括闪存、5VN.LowVt、5VN.HighVt、5VP.LowVt、5VP.HighVt、N-3.3和P-3.3的各个有源区的形状的抗蚀图案36形成在SiO膜26和27上。该抗蚀图案36被用作掩膜，SiO膜27被蚀刻，并且SiO膜27仅留在N-3.3和P-3.3的各个有源区处。然后通过灰化处理等除去抗蚀图案36。
随后，在1.2VN.HighVt、1.2VN.LowVt、1.2VP.HighVt以及1.2VP.LowVt的各个有源区形成SiO膜。
如图7B所示，硅衬底1的表面被热氧化。此时，在1.2VN.HighVt、1.2VN.LowVt、1.2VP.HighVt以及1.2VP.LowVt的各个有源区处形成具有大约2.2nm膜厚的SiO膜28，它们的表面暴露在各个有源区内。同时，5VN.LowVt、5VN.HighVt、5VP.LowVt和5VP.HighVt的各个有源区处的SiO膜26的膜厚以及N-3.3和P-3.3的各个有源区处的SiO膜27的膜厚增大。这里，例如，在高压(5V)驱动的区域，SiO膜26的膜厚变成大约16nm，在中压(3.3V)驱动的区域，SiO膜27的膜厚变成大约7nm，在低压(1.2V)驱动的区域，SiO膜28的膜厚变成大约2.2nm，并且它们用作各个区域的栅极绝缘膜。
随后，闪存的控制栅极形成。
如图7C所示，通过CVD方法，在硅衬底1的整个表面上聚集多晶硅膜40，以形成大约180nm的膜厚，随后，在该多晶硅膜40上聚集氮化硅膜(未示出)，以形成大约30nm的膜厚，作为抗反射材料和蚀刻掩膜材料。然后，抗蚀剂被涂覆，并通过光刻法进行处理，并且开口37a被形成，其露出闪存的有源区从而以电极形状保留抗蚀剂，由此形成抗蚀图案37。下一步，该抗蚀图案37被用作掩膜，该氮化硅膜被干蚀刻成蚀刻掩膜，并且多晶硅膜40、ONO膜19以及浮动栅极18被进一步干蚀刻。多晶硅膜40被留作控制栅极80，其经由ONO膜19在浮动栅极18上延伸，并且被留下还用以分别覆盖电阻器的形成区域以及除了闪存之外的全部各个有源区。然后通过灰化处理等除去抗蚀图案37。
随后，在闪存的有源区处形成LDD区域。
如图8A所示，首先，浮动栅极18、ONO膜19和控制栅极80的两侧面被热氧化，以形成具有大约10nm膜厚的二氧化硅膜(未示出)，随后，通过光刻法形成抗蚀图案(未示出)，其在形状上仅使闪存的有源区开放。下一步，该抗蚀图案和控制栅极80被用作掩膜，并且在50keV的加速能以及6×1014/cm2的剂量的条件下，将N型杂质，这里是砷(As+)离子注入闪存的有源区处的多晶硅膜40的两侧，以形成LDD(轻掺杂漏极)区域29。然后通过灰化处理等除去上述抗蚀图案。
随后，在闪存的浮动栅极18、ONO膜19和控制栅极80的两侧面处形成侧壁间隔物。
如图8B所示，首先，浮动栅极18、ONO膜19和控制栅极80的两侧面再次被热氧化，以形成具有大约10nm膜厚的二氧化硅膜(未示出)。随后，通过例如热CVD方法在整个表面上聚集氮化硅膜，通过例如RIE该氮化硅膜的整个表面被各向异性蚀刻(回蚀刻)，从而通过将该氮化硅膜留在浮动栅极18、ONO膜19和控制栅极80的两侧面而形成具有大约100nm膜厚的侧壁间隔物30。
随后，图案化形成电阻器的栅极和各个有源区。
如图8C所示，除了控制栅极80之外，通过光刻法和干蚀刻处理多晶硅膜40，以在电阻器的形成区域图案化形成电阻器41，以及在除了闪存之外的各个有源区图案化形成栅极42。然后通过灰化处理等除去用于掩膜的抗蚀图案(未示出)。
随后，在N-3.3的有源区形成LDD区域。
如图9A所示，抗蚀剂被涂覆在硅衬底1上，通过光刻法处理相应的抗蚀剂，并且露出N-3.3的有源区的开口38a被形成以形成抗蚀图案38。然后，该抗蚀图案38和N-3.3的有源区处的栅极42被用作掩膜，并且在35keV的加速能以及4×1013/cm2的剂量的条件下，将N型杂质，这里是磷(P+)经由SiO膜27离子注入N-3.3的有源区处的栅极42的两侧，以形成LDD区域43。然后通过灰化处理等除去抗蚀图案38。
随后，在P-3.3的有源区形成LDD区域。
如图9B所示，抗蚀剂被涂覆在硅衬底1上，通过光刻法处理相应的抗蚀剂，并且露出P-3.3的有源区的开口39a被形成以形成抗蚀图案39。然后，该抗蚀剂图案39和P-3.3的有源区处的栅极42被用作掩膜，并且在10keV的加速能以及4×1013/cm2的剂量的条件下，将P型杂质，这里是BF2 +经由SiO膜27离子注入P-3.3的有源区处的栅极42的两侧，以形成LDD区域44。然后通过灰化处理等除去抗蚀图案39。
随后，在1.2VN.HighVt和1.2VN.LowVt的各个有源区形成LDD区域。
如图10A所示，抗蚀剂被涂覆在硅衬底1上，通过光刻法处理相应的抗蚀剂，并且包括1.2VN.HighVt和1.2VN.LowVt的各个有源区的开口60a被形成以形成抗蚀图案60。然后，该抗蚀图案60和1.2VN.HighVt、1.2VN.LowVt的各个有源区处的栅极42分别被用作掩膜，并且在3keV的加速能以及1.2×1015/cm2的剂量的条件下，将N型杂质，这里是砷(As+)经由SiO膜28离子注入1.2VN.HighVt和1.2VN.LowVt的各个有源区处的栅极42的两侧，此外，在80keV的加速能以及6×1012/cm2的剂量的条件下，从四个方向，例如从相对于硅衬底1的法线倾斜28°的方向离子注入P型杂质，这里是BF2 +，以形成LDD区域45。然后通过灰化处理等除去抗蚀图案60。
随后，在1.2VP.HighVt和1.2VP.LowVt的各个有源区形成LDD区域。
如图10B所示，抗蚀剂被涂覆在硅衬底1上，通过光刻法处理相应的抗蚀剂，并且包括1.2VP.HighVt和1.2VP.LowVt的各个有源区的开口51a被形成以形成抗蚀图案51。然后，该抗蚀图案51和1.2VP.HighVt、1.2VP.LowVt的各个有源区处的栅极42分别被用作掩膜，并且在0.5keV的加速能以及5.7×1014/cm2的剂量的条件下，将P型杂质，这里是硼(B+)经由SiO膜28离子注入1.2VP.HighVt和1.2VP.LowVt的各个有源区处的栅极42的两侧，此外，在120keV的加速能以及7×1012/cm2的剂量的条件下，从四个方向，例如从相对于硅衬底1的法线倾斜28°的方向离子注入N型杂质，这里是砷(As+)，以形成LDD区域46。然后通过灰化处理等除去抗蚀图案51。
随后，在5VN.LowVt和5VN.HighVt的各个有源区形成LDD区域。
如图11A所示，抗蚀剂被涂覆在硅衬底1上，通过光刻法处理相应的抗蚀剂，并且包括5VN.LowVt和5VN.HighVt的各个有源区的开口52a被形成以形成抗蚀图案52。然后，该抗蚀图案52和5VN.LowVt、5VN.HighVt的各个有源区处的栅极42分别被用作掩膜，并且在120keV的加速能以及6×1012/cm2的剂量的条件下，从四个方向，例如从相对于硅衬底1的法线倾斜28°的方向，将N型杂质，这里是砷(As+)经由SiO膜26离子注入5VN.LowVt和5VN.HighVt的各个有源区处的栅极42的两侧，以形成LDD区域47。然后通过灰化处理等除去抗蚀图案52。
随后，在5VP.LowVt和5VP.HighVt的各个有源区形成LDD区域。
如图11B所示，抗蚀剂被涂覆在硅衬底1上，通过光刻法处理相应的抗蚀剂，并且包括5VP.LowVt、5VP.HighVt的各个有源区的开口53a被形成以形成抗蚀图案53。然后，该抗蚀图案53和5VP.LowVt、5VP.HighVt的各个有源区处的栅极42分别被用作掩膜，并且在80keV的加速能以及4.5×1012/cm2的剂量的条件下，从四个方向，例如从相对于硅衬底1的法线倾斜28°的方向，将P型杂质，这里是BF2 +经由SiO膜26离子注入5VP.LowVt和5VP.HighVt的各个有源区处的栅极42的两侧，以形成LDD区域48。然后通过灰化处理等除去抗蚀图案53。
随后，杂质被掺入电阻器41以形成电阻元件81。
如图12A所示，抗蚀剂破涂覆在硅衬底1上，通过光刻法处理相应的抗蚀剂，并且仅露出电阻器41的开口54a被形成以形成抗蚀图案54。然后，该抗蚀图案54被用作掩膜，并且在8keV的加速能以及2×1015/cm2的剂量的条件下，将杂质，这里是作为P型杂质的硼(B+)离子注入电阻器41，以形成电阻元件81。然后通过灰化处理等除去抗蚀图案54。
随后，在包括电阻元件81的表面的整个表面上形成二氧化硅膜。
如图12B所示，紧接在将抗蚀图案54除去之后，通过例如热CVD方法，聚集作为绝缘膜的二氧化硅膜49以覆盖包括电阻元件81的表面的硅衬底1的整个表面。然后，抗蚀剂被涂覆在二氧化硅膜49上，通过光刻法处理相应的抗蚀剂，以在二氧化硅膜49上形成抗蚀图案55，其具有覆盖了相应于电阻元件81的上部的一部分的形状，这里仅覆盖了电阻元件81的中心部。
随后，同时形成硅化物块层和侧壁间隔物。
如图12C所示，抗蚀剂图案55被用作掩膜，并且二氧化硅膜49的整个表面被干蚀刻。此时，抗蚀图案55被用作掩膜以将二氧化硅膜49留在电阻元件81的中心部，并且图案化形成硅化物块层50。同时，二氧化硅膜49被回蚀刻，侧壁间隔物61被形成，从而覆盖电阻元件81的两侧面，覆盖闪存的有源区处的侧壁间隔物30，以及分别覆盖5VN.LowVt、5VN.HighVt、5VP.LowVt、5VP.HighVt、N-3.3、P-3.3、1.2VN.HighVt、1.2VN.LowVt、1.2VP.HighVt以及1.2VP.LowVt的各个有源区处的栅极42的两侧面。
随后，在5VP.LowVt、5VP.HighVt、P-3.3、1.2VP.HighVt以及1.2VP.LowVt的各个有源区处形成源极/漏极(S/D)区域。
如图13A所示，抗蚀剂被涂覆在硅衬底1上，通过光刻法处理相应的抗蚀剂，并且包括5VP.LowVt、5VP.HighVt、P-3.3、1.2VP.HighVt以及1.2VP.LowVt的各个有源区的开口55a被形成以形成抗蚀图案55。然后，该抗蚀图案55被用作掩膜，并且在5keV的加速能以及4×1015/cm2的剂量的条件下，将P型杂质，这里是硼(B+)离子注入5VP.LowVt、5VP.HighVt、P-3.3、1.2VP.HighVt以及1.2VP.LowVt的各个有源区，以形成源极/漏极区域62，其与各个有源区处的各个侧壁间隔物61的位置相匹配。此时，同时将硼(B+)离子注入5VP.LowVt、5VP.HighVt、P-3.3、1.2VP.HighVt以及1.2VP.LowVt的各个有源区处的栅极42，从而相应的各个栅极42成为P型。此时，在5VP.LowVt、5VP.HighVt、P-3.3、1.2VP.HighVt以及1.2VP.LowVt的各个有源区形成各个晶体管。然后通过灰化处理等除去抗蚀图案55。
随后，在闪存、5VN.LowVt、5VN.HighVt、N-3.3、1.2VN.HighVt和1.2VN.LowVt的各个有源区处形成源极/漏极(S/D)区域。
如图13B所示，抗蚀剂破涂覆在硅衬底1上，通过光刻法处理相应的抗蚀剂，并且包括闪存、5VN.LowVt、5VN.HighVt、N-3.3、1.2VN.HighVt和1.2VN.LowVt的各个有源区的开口56a被形成以形成抗蚀图案56。然后，该抗蚀图案56被用作掩膜，并且在10keV的加速能以及6×1015/cm2的剂量的条件下，将N型杂质，这里是磷(P+)离子注入闪存、5VN.LowVt、5VN.HighVt、N-3.3、1.2VN.HighVt和1.2VN.LowVt的各个有源区，以形成源极/漏极区域63，其与各个有源区处的各个侧壁间隔物61的位置相匹配。此时，同时将磷(P+)离子注入闪存的控制栅极80以及5VN.LowVt、5VN.HighVt、N-3.3、1.2VN.HighVt和1.2VN.LowVt的各个有源区处的栅极42，从而控制栅极80和各个栅极42成为N型。此时，在闪存、5VN.LowVt、5VN.HighVt、N-3.3、1.2VN.HighVt和1.2VN.LowVt的各个有源区形成各个晶体管(在闪存的有源区处的存储单元)。然后通过灰化处理等除去抗蚀图案56。
随后，对硅衬底1进行退火处理。这里，进行快速退火处理(RTA)，例如，在1025℃下氮气(N2)气氛中，进行3秒钟。因此，在上述各个工艺中离子注入的各个杂质例如在电阻元件81中的硼(B+)和在源极/漏极区域62和63中的硼(B+)和磷(P+)被激活。
随后，电阻元件被硅化，并且各个晶体管被硅化。
如图14A所示，在硅衬底1的整个表面上聚集硅化物金属，这里是Co膜以形成大约8nm的膜厚，随后，进行热处理。通过该热处理，在电阻元件81的上表面处的硅化物块层50的两侧以及各个晶体管处的栅极42和源极/漏极区域62、63上分别形成其中Co和硅转化为硅化物的硅化物层64。然后通过湿蚀刻除去未反应的Co膜。
随后，通过层间绝缘膜、用于连接、布线等的塞(plug)的形成而完成该半导体器件。
如图14B所示，通过例如高密度等离子体(HDP)-CVD方法，在硅衬底1的整个表面上聚集二氧化硅膜以成为大约600nm的膜厚，从而覆盖电阻元件81和各个晶体管，以形成层间绝缘膜65。然后，在层间绝缘膜65处形成各个接触孔66。分别形成各个接触孔66，使得对于电阻元件81，硅化物块层50的两侧处的硅化物层64的表面部分被露出，并且使得对于各个晶体管，源极/漏极区域62和63上的硅化物层64的表面部分被露出。
下一步，形成基膜(未示出)例如Ti或者TiN，以覆盖各个接触孔66的内壁，随后，例如钨(W)膜形成在层间绝缘膜65上，以经由基膜埋入各个接触孔66中，并且通过例如CMP方法(化学机械抛光)，使W膜的表面平滑，同时将层间绝缘膜65用作停止层，从而形成W塞67。
这里，在电阻元件81的上表面处，电阻元件81和W塞67经由硅化物层64连接，并且连接部分的电阻值(连接电阻分量)能被减小。在本实施例中，将杂质离子注入从多晶硅膜40图案化形成的电阻器41，以形成电阻元件81，并且紧接在作为用于离子注入的掩膜的抗蚀图案54被除去之后，将成为硅化物块层50的二氧化硅膜49被形成，以覆盖电阻元件81，因此，电阻元件81主体的电阻值被稳定地限定在期望值。从而，在本实施例中，便能够总体上稳定地控制连接电阻分量和电阻元件81的电阻值。
下一步，通过例如溅射方法，金属膜例如铝(Al)膜聚集在层间绝缘膜65的表面上，通过光刻法和干蚀刻，该铝膜被处理成各个W塞67上的布线形状，并且经由W塞67而与各种连接部分电连接的各个布线68被图案化形成。
随后，通过又一些层间绝缘膜、用于连接、布线等的塞的形成而完成该半导体器件。
如上所述，根据本实施例，有关电阻元件81的电阻值，连接电阻分量的电阻值和电阻元件81主体的电阻值都能够容易且精确地被稳定控制，而不会增加工艺数量，并且能够实现具有高可靠性的包括电阻元件81的半导体器件。此外，在此情形下，通过同时形成电阻器41和各个晶体管的栅极42，能够尽可能地抑制工艺数量的增加，同时实现了电阻值的上述稳定控制。
-修改例-
这里描述第一实施例的修改例。在该修改例中，同第一实施例一样，揭示包括电阻元件和11种晶体管的半导体器件的制造方法，但是它们的不同之处在于同时进行离子注入晶体管以及离子注入有源区的一部分。
图15A至图18是按照工艺顺序显示根据该修改例半导体器件的制造方法的主要部分的示意截面图。在各个视图中，电阻元件和11种晶体管(闪存、5VN.LowVt、5VN.HighVt、5VP.LowVt、5VP.HighVt、N-3.3、P-3.3、1.2VN.HighVt、1.2VN.LowVt、1.2VP.HighVt以及1.2VP.LowVt)从左侧依次形成。这里显示了各个视图的上部、电阻元件的形成区域以及各个晶体管的有源区。
在该修改例中，首先进行与第一实施例中图1至图11B中相同的各个工艺。在图15A中显示了图11B所示的抗蚀图案53被除去之后的状态。
随后，在整个表面上形成二氧化硅膜。
如图15B所示，通过例如热CVD方法，二氧化硅膜69被聚集以成为大约130nm的膜厚，从而覆盖硅衬底1的整个表面。
随后，晶体管41的两侧面、闪存的侧壁间隔物30的表面以及各个栅极42的两侧面处分别形成侧壁间隔物。
如图16A所述，二氧化硅膜69的整个表面被各向异性蚀刻(回蚀刻)，并且在晶体管41的两侧面、闪存的侧壁间隔物30的表面以及各个栅极42的两侧面处的二氧化硅膜69被留下以形成侧壁间隔物70。
随后，杂质被掺入晶体管41和5VP.LowVt、5VP.HighVt、P-3.3、1.2VP.HighVt以及1.2VP.LowVt的各个有源区，以同时形成电阻元件81和源极/漏极区域。
如图16B所示，抗蚀剂被涂覆在硅衬底1上，通过光刻法处理相应的抗蚀剂，并且包括电阻器41和5VP.LowVt、5VP.HighVt、P-3.3、1.2VP.HighVt以及1.2VP.LowVt的各个有源区的开口57a被形成以形成抗蚀图案57。然后，该抗蚀图案57被用作掩膜，并且在5keV的加速能以及4×1015/cm2的剂量的条件下，将P型杂质，这里是硼(B+)离子注入电阻器41和5VP.LowVt、5VP.HighVt、P-3.3、1.2VP.HighVt、以及1.2VP.LowVt的各个有源区，以形成源极/漏极区域62，其与电阻元件81和各个有源区处的各个侧壁间隔物70的位置相匹配。此时，同时将硼(B+)离子注入5VP.LowVt、5VP.HighVt、P-3.3、1.2VP.HighVt以及1.2VP.LowVt的各个有源区处的栅极42，从而相应的各个栅极42成为P型。此时，在电阻元件81和5VP.LowVt、5VP.HighVt、P-3.3、1.2VP.HighVt以及1.2VP.LowVt的各个有源区形成各个晶体管。然后通过灰化处理等除去抗蚀图案57。
随后，在包括电阻元件81的表面的整个表面上形成二氧化硅膜。
如图16C所示，紧接在将抗蚀图案57除去之后，通过例如热CVD方法，二氧化硅膜71被聚集成大约100nm的膜厚以覆盖包括电阻元件81的表面的硅衬底1的整个表面。然后，抗蚀剂被涂覆在二氧化硅膜71上，通过光刻法处理相应的抗蚀剂，形成抗蚀图案58，其具有覆盖了相应于二氧化硅薄膜71上的电阻元件81的上部的一部分的形状，这里仅覆盖了电阻元件81的中心部。
随后，硅化物块层和侧壁间隔物同时形成。
如图17A所示，抗蚀图案58被用作掩膜，并且二氧化硅膜71的整个表面被干蚀刻。此时，抗蚀图案58用作掩膜，并将二氧化硅膜71留在电阻元件81的中心部，由此图案化形成硅化物块层73。同时，二氧化硅膜71被回蚀刻，侧壁间隔物72被形成，从而不仅覆盖电阻元件81的两侧面，而且分别覆盖闪存、5VN.LowVt、5VN.HighVt、5VP.LowVt、5VP.HighVt、N-3.3、P-3.3、1.2VN.HighVt、1.2VN.LowVt、1.2VP.HighVt以及1.2VP.LowVt的各个有源区处的侧壁间隔物70。
随后，在闪存、5VN.LowVt、5VN.HighVt、N-3.3、1.2VN.HighVt以及1.2VN.LowVt的各个区域处形成源极/漏极区域。
如图17B所示，抗蚀剂被涂覆在硅衬底1上，通过光刻法处理相应的抗蚀剂，并且包括闪存、5VN.LowVt、5VN.HighVt、N-3.3、1.2VN.HighVt以及1.2VN.LowVt的各个有源区的开口59a被形成以形成抗蚀剂图案59。然后，该抗蚀剂图案59被用作掩膜，并且在10keV的加速能以及6×1015/cm2的剂量的条件下，将N型杂质，这里是磷(P+)离子注入闪存、5VN.LowVt、5VN.HighVt、N-3.3、1.2VN.HighVt以及1.2VN.LowVt的各个有源区，以形成源极/漏极区域63，其与各个有源区处的各个侧壁间隔物72的位置相匹配。此时，同时将磷(P+)离子注入闪存的控制栅极80和5VN.LowVt、5VN.HighVt、N-3.3、1.2VN.HighVt以及1.2VN.LowVt的各个有源区处的栅极42，从而控制栅极80和各个栅极42成为N型。此时，在闪存、5VN.LowVt、5VN.HighVt、N-3.3、1.2VN.HighVt以及1.2VN.LowVt的各个有源区处形成各个晶体管(在闪存的有源区处的存储单元)。然后通过灰化处理等除去抗蚀图案59。
随后，对硅衬底1进行退火处理。这里，进行快速退火处理(RTA)，例如，在1025℃下氮气(N2)气氛中，进行3秒钟。因此，在上述各个工艺中离子注入的各个杂质例如在电阻元件81中的硼(B+)和在栅极/源极区域62和63中的硼(B+)和磷(P+)被激活。
随后，电阻元件被硅化，并且各个晶体管被硅化。
如图17C所示，在硅衬底1的整个表面上聚集硅化物金属，这里是Co膜以形成大约8nm的膜厚，随后，进行热处理。通过该热处理，在电阻元件81的上表面处的硅化物块层73的两侧以及各个晶体管处的栅极42和源极/漏极区域62、63上分别形成其中Co和硅转化为硅化物的硅化物层64。然后通过湿蚀刻除去未反应的Co膜。
随后，通过层间绝缘膜、用于连接、布线等的塞的形成而完成该半导体器件。
如图18所示，通过例如高密度等离子体(HDP)-CVD方法，在硅衬底1的整个表面上聚集二氧化硅膜以成为大约600nm的膜厚，从而覆盖电阻元件81和各个晶体管，以形成层间绝缘膜65。然后，在层间绝缘膜65上形成各个接触孔66。分别形成各个接触孔66，使得对于电阻元件81，硅化物块层73的两侧处的硅化物层64的表面部分被露出，并且使得对于各个晶体管，源极/漏极区域62和63上的硅化物层64的表面部分被露出。
下一步，形成基膜(未示出)例如Ti或者TiN，以覆盖各个接触孔66的内壁，随后，例如钨(W)膜形成在层间绝缘膜65上，以经由基膜埋入各个接触孔66中，并且通过例如CMP方法(化学机械抛光)，使W膜的表面平滑，同时将层间绝缘膜65用作停止层，从而形成W塞67。
这里，在电阻元件81的上表面处，电阻元件81和W塞67经由硅化物层64连接，并且该连接部分的电阻值(连接电阻分量)能被减小。在本修改例中，将杂质离子注入从多晶硅薄膜40图案化形成的电阻器41，以形成电阻元件81，并且紧接在作为用于离子注入的掩膜的抗蚀图案57被除去之后，将成为硅化物块层73的二氧化硅膜71形成，以覆盖电阻元件81，因此，电阻元件81主体的电阻值被稳定地限定在期望值。从而，在本修改例中，便能够总体上稳定地控制连接电阻分量和电阻元件81的电阻值。
下一步，通过例如溅射方法，金属膜例如铝(Al)膜聚集在层间绝缘膜65的表面上，通过光刻法和干蚀刻，该铝膜被处理成各个W塞67上的布线形状，并且经由W塞67而与各种连接部分电连接的各个布线68被图案化形成。
随后，通过又一些层间绝缘膜、用于连接、布线等的塞的形成而完成该半导体器件。
如上所述，根据本修改例，有关电阻元件81的电阻值，连接电阻分量的电阻值和电阻元件81主体的电阻值都能够容易且精确地被稳定控制，而不会增加工艺数量，并且能够实现具有高可靠性的包括电阻元件81的半导体器件。此外，在此情形下，通过同时形成电阻器41和各个晶体管的栅极42，能够减少工艺数量的增加，同时进一步通过同时进行向电阻器41的离子注入和形成各个源极/漏极区域62的离子注入，实现了电阻值的上述稳定控制。
-第二实施例-
通过本发明制造的半导体器件不同于第一实施例中的半导体器件，并且此实例中的闪存不是混合装配的，也就是说，它是通过集成电阻元件、包含输入/输出电路部件的中压晶体管、以及包含逻辑电路部件的低压晶体管而构成的。这里，N沟道中压(3.3V)(3.3VN)、P沟道中压(3.3V)(3.3VP)、N沟道低压(1.2V).高阈值晶体管(1.2VN.HighVt)、N沟道低压(1.2V).低阈值晶体管(1.2VN.LowVt)、P沟道低压(1.2V).高阈值晶体管(1.2VP.HighVt)、以及P沟道低压(1.2V).低阈值晶体管(1.2VP.LowVt)，作为各个晶体管。
图19A至图25C是按照工艺顺序显示根据第二实施例半导体器件的制造方法的示意截面图。在各个视图中，电阻元件和6种晶体管(3.3VN、3.3VP、1.2VN.HighVt、1.2VN.LowVt、1.2VP.HighVt、以及1.2VP.LowVt)从左侧依次形成。这里显示了各个视图的上部、电阻元件的形成区域以及各个晶体管的有源区。
首先，元件隔离结构被形成以限定电阻元件的形成区域和各个晶体管的有源区。
如图19A所示，通过在硅衬底101的表面层上使用例如STI方法，将作为元件隔离结构的各第一STI区域102和第二STI区域103形成在硅衬底1的元件隔离区域。通过所谓的LOCOS方法来替代STI可以形成作为元件隔离结构的场氧化膜。6种晶体管的各个有源区由各自的第一STI区域102限定，并且电阻元件的形成区域由第二STI区域103限定。然后，各个有源区的表面被氧化以形成具有大约10nm膜厚的薄二氧化硅膜(未示出)。
随后，杂质被掺入3.3VN、1.2VN.HighVt、1.2VN.LowVt的各个有源区。
如图19B所示，抗蚀剂被涂覆在硅衬底101上，通过光刻法处理相应的抗蚀剂，并且分别包括3.3VN的有源区、1.2VN.HighVt和1.2VN.LowVt的各个有源区的各开口111a被形成以形成抗蚀图案111。然后，该抗蚀图案111被用作掩膜，在420keV的加速能以及1.4×1013/cm2的剂量的条件下，将用于形成P型阱的P型杂质，这里是硼(B+)离子注入3.3VN、1.2VN.HighVt、1.2VN.LowVt的各个有源区。由掺入的杂质103表示注入的杂质。此外，该抗蚀图案111被用作掩膜，在100keV的加速能以及8×1012/cm2的剂量的条件下，将用于形成沟道停止区域的P型杂质，这里是硼(B+)离子注入3.3VN、1.2VN.HighVt、1.2VN.LowVt的各个有源区。由掺入的杂质104表示注入的杂质。然后通过灰化处理等除去抗蚀图案111。
随后，杂质被掺入3.3VP、1.2VP.HighVt和1.2VP.LowVt的各个有源区。
如图19C所示，抗蚀剂被涂覆在硅衬底101上，通过光刻法处理相应的抗蚀剂，并且包括3.3VP的有源区以及1.2VP.HighVt和1.2VP.LowVt的各个有源区的各个开口112a被形成以形成抗蚀图案112。然后，该抗蚀图案112被用作掩膜，在600keV的加速能以及1.5×1013/cm2的剂量的条件下，将用于形成N型阱的N型杂质，这里是磷(P+)离子注入3.3VP、1.2VP.HighVt和1.2VP.LowVt的各个有源区。由掺入的杂质105表示注入的杂质。此外，该抗蚀图案112被用作掩膜，并且在240keV的加速能以及8×1012/cm2的剂量的条件下，将用于形成沟道停止区域的N型杂质，这里是磷(P+)离子注入3.3VP、1.2VP.HighVt和1.2VP.LowVt的各个有源区。由掺入的杂质106表示注入的杂质。然后通过灰化处理等除去抗蚀图案112。
随后，杂质被掺入1.2VN.HighVt的有源区。
如图19D所示，抗蚀剂被涂覆在硅衬底101上，通过光刻法处理相应的抗蚀剂，并且包括1.2VN.HighVt的有源区的开口113a被形成以形成抗蚀图案113。然后，该抗蚀图案113被用作掩膜，在15keV的加速能以及7×1012/cm2的剂量的条件下，将P型杂质，这里是硼(B+)离子注入1.2VN.HighVt的有源区。由掺入的杂质107表示注入的杂质。然后通过灰化处理等除去抗蚀图案113。
随后，杂质被掺入1.2VP.HighVt的有源区。
如图20A所示，抗蚀剂被涂覆在硅衬底101上，通过光刻法处理相应的抗蚀剂，并且包括1.2VP.HighVt的有源区的开口114a破形成以形成抗蚀图案114。然后，该抗蚀图案114被用作掩膜，在150keV的加速能以及6×1012/cm2的剂量的条件下，将N型杂质，这里是砷(As+)离子注入1.2VP.HighVt的有源区。由掺入的杂质108表示注入的杂质。然后通过灰化处理等除去抗蚀图案114。
随后，杂质被掺入3.3VN的有源区。
如图20B所示，抗蚀剂被涂覆在硅衬底101上，通过光刻法处理相应的抗蚀剂，并且包括3.3VN的有源区的开口115a被形成以形成抗蚀图案115。然后，该抗蚀图案115被用作掩膜，并且在35keV的加速能以及4.5×1012/cm2的剂量的条件下，将P型杂质，这里是硼(B+)离子注入3.3VN的有源区。由掺入的杂质109表示注入的杂质。然后通过灰化处理等除去抗蚀图案115。
随后，杂质被掺入3.3VP的有源区。
如图20C所示，抗蚀剂被涂覆在硅衬底101上，通过光刻法处理相应的抗蚀剂，并且包括3.3VP的有源区的开口116a被形成以形成抗蚀图案116。然后，该抗蚀图案116被用作掩膜，在150keV的加速能以及2×1012/cm2的剂量的条件下，将N型杂质，这里是砷(As+)离子注入3.3VP的有源区。由掺入的杂质110表示注入的杂质。然后通过灰化处理等除去抗蚀图案116。
随后，在3.3VN和3.3VP的各个有源区形成SiO膜。
如图20D所示，通过热氧化方法，在各个有源区处形成大约6nm膜厚的SiO膜121。然后，抗蚀剂被涂覆在SiO膜121上，通过光刻法处理相应的抗蚀剂，并且在SiO膜121上形成抗蚀图案117，其为包括3.3VN和3.3VP的各个有源区的形状。然后，该抗蚀剂图案117被用作掩膜，SiO膜121被蚀刻，并且SiO膜121仅留在3.3VN和3.3VP的各个有源区处。然后通过灰化处理等除去抗蚀图案117。
随后，在1.2VN.HighVt、1.2VN.LowVt、1.2VP.HighVt、以及1.2VP.LowVt的各个有源区形成SiO膜。
如图21A所示，硅衬底101的表面被热氧化。此时，在1.2VN.HighVt、1.2VN.LowVt、1.2VP.HighVt、以及1.2VP.LowVt的各个有源区处形成具有大约2.2nm膜厚的SiO膜122，它们的表面暴露在各个有源区内。同时，3.3VN和3.3VP的各个有源区处的SiO膜121的膜厚增大。这里，例如，在中压(3.3V)工作区域的SiO膜121的膜厚变成大约7nm，在低压(1.2V)工作区域的SiO膜122的膜厚变成大约2.2nm，并且均用作在各个区域处的栅极绝缘膜。
随后，多晶硅膜形成。
如图21B所示，通过CVD方法，在硅衬底101的整个表面上聚集多晶硅薄膜123，以形成大约180nm的膜厚，随后，聚集氮化硅膜(未示出)，以形成大约30nm的膜厚，作为抗反射材料和蚀刻掩膜材料。
随后，图案化形成电阻器和在各个有源区处的栅极。
如图21C所示，通过光刻法和干蚀刻处理多晶硅薄膜123，并且分别图案化形成在电阻器的形成区域处的电阻器124、以及各个有源区处的栅极125。然后通过灰化处理等除去用作掩膜的抗蚀图案(未示出)。
随后，在3.3VN的有源区形成LDD区域。
如图22A所示，抗蚀剂被涂覆在硅衬底101上，通过光刻法处理相应的抗蚀剂，并且暴露3.3VN的有源区的开口118a被形成以形成抗蚀图案118。然后，该抗蚀图案118和3.3VN的有源区处的栅极125被用作掩膜，并且在35keV的加速能以及4×1013/cm2的剂量的条件下，将N型杂质，这里是磷(P+)经由SiO膜121离子注入3.3VN的有源区处的栅极125的两侧，以形成LDD区域126。然后通过灰化处理等除去抗蚀图案118。
随后，在3.3VP的有源区形成LDD区域。
如图22B所示，抗蚀剂被涂覆在硅衬底101上，通过光刻法处理相应的抗蚀剂，并且暴露3.3VP的有源区的开口119a被形成以形成抗蚀图案119。然后，该抗蚀图案119和3.3VP的有源区处的栅极125被用作掩膜，并且在10keV的加速能以及4×1013/cm2的剂量的条件下，将P型杂质，这里是BF2 +经由SiO膜121离子注入3.3VP的有源区处的栅极125的两侧，以形成LDD区域127。然后通过灰化处理等除去抗蚀图案119。
随后，在1.2VN.HighVt和1.2VN.LowVt的各个有源区形成LDD区域。
如图22C所示，抗蚀剂被涂覆在硅衬底101上，通过光刻法处理相应的抗蚀剂，并且包括1.2VN.HighVt和1.2VN.LowVt的各个有源区的开口120a被形成以形成抗蚀图案120。然后，该抗蚀图案120和1.2VN.HighVt、1.2VN.LowVt的各个有源区处的栅极125分别被用作掩膜，并且在3keV的加速能以及1.2×1015/cm2的剂量的条件下，将N型杂质，这里是砷(As+)经由SiO膜122离子注入1.2VN.HighVt和1.2VN.LowVt的各个有源区处的栅极125的两侧，此外，在80keV的加速能以及6×1012/cm2的剂量的条件下，从四个方向，例如从相对于硅衬底101的法线倾斜28°的方向离子注入P型杂质，这里是BF2 +，以形成LDD区域128。然后通过灰化处理等除去抗蚀图案120。
随后，在1.2VP.HighVt和1.2VP.LowVt的各个有源区形成LDD区域。
如图23A所示，抗蚀剂被涂覆在硅衬底101上，通过光刻法处理相应的抗蚀剂，并且包括1.2VP.HighVt和1.2VP.LowVt的各个有源区的开口141a被形成以形成抗蚀图案141。然后，该抗蚀图案141和1.2VP.HighVt和1.2VP.LowVt的各个有源区处的栅极125被用作掩膜，并且在0.5keV的加速能以及5.7×1014/cm2的剂量的条件下，将P型杂质，这里是硼(B+)经由SiO膜122离子注入1.2VP.HighVt和1.2VP.LowVt的各个有源区处的栅极125的两侧，此外，在120keV的加速能以及7×1012/cm2的剂量的条件下，从四个方向，例如从相对于硅衬底101的法线倾斜28°的方向离子注入N型杂质，这里是砷(As+)，以形成LDD区域129。然后通过灰化处理等除去抗蚀图案141。
随后，杂质被掺入电阻器124以形成电阻元件160。
如图23B所示，抗蚀剂被涂覆在硅衬底101上，通过光刻法处理相应的抗蚀剂，并且仅暴露电阻器124的开口142a被形成以形成抗蚀图案142。然后，该抗蚀图案142被用作掩膜，并且在8keV的加速能以及2×1015/cm2的剂量的条件下，将杂质，这里是作为P型杂质的硼(B+)离子注入电阻器124，以形成电阻元件160。然后通过灰化处理等除去抗蚀图案142。
随后，在包括电阻元件160的表面的整个表面上形成二氧化硅膜。
如图23C所示，紧接在将抗蚀图案142除去之后，通过例如热CVD方法，聚集作为绝缘膜的二氧化硅膜130到大约130nm的膜厚，以覆盖包括电阻元件160的表面的硅衬底101的整个表面。然后，抗蚀剂被涂覆在二氧化硅膜130上，通过光刻法处理相应的抗蚀剂，以在二氧化硅膜130上形成抗蚀图案143，其具有覆盖了相应于电阻元件160的上部的一部分的形状，这里是仅覆盖了电阻元件160的中心部的形状。
随后，同时形成硅化物块层和侧壁间隔物。
如图24A所示，抗蚀图案143被用作掩膜，并且二氧化硅膜130的整个表面被干蚀刻。此时，抗蚀图案143被用作掩膜以将二氧化硅膜130留在电阻元件160的中心部，由此图案化形成硅化物块层151。同时，二氧化硅膜130被回蚀刻，侧壁间隔物152被形成，从而覆盖电阻元件160的两侧面，覆盖3.3VN、3.3VP、1.2VN.HighVt、1.2VN.LowVt、1.2VP.HighVt、以及1.2VP.LowVt的各个有源区处的栅极125的两侧面。
随后，在3.3VP、1.2VP.HighVt、以及1.2VP.LowVt的各个有源区处形成源极/漏极区域。
如图24B所示，抗蚀剂被涂覆在硅衬底101上，通过光刻法处理相应的抗蚀剂，并且包括3.3VP、1.2VP.HighVt、以及1.2VP.LowVt的各个有源区的开口144a被形成以形成抗蚀图案144。然后，该抗蚀图案144被用作掩膜，并且在5keV的加速能以及4×1015/cm2的剂量的条件下，将P型杂质，这里是硼(B+)离子注入3.3VP、1.2VP.HighVt、以及1.2VP.LowVt的各个有源区，以形成源极/漏极区域153，其与各个有源区处的各个侧壁间隔物152的位置相匹配。此时，同时将硼(B+)离子注入3.3VP、1.2VP.HighVt、以及1.2VP.LowVt的各个有源区处的栅极125，从而相应的各个栅极125成为P型。此时，在3.3VP、1.2VP.HighVt、以及1.2VP.LowVt的各个有源区形成各个晶体管。然后通过灰化处理等除去抗蚀图案144。
随后，在3.3VN、1.2VN.HighVt和1.2VN.LowVt的各个有源区处形成源极/漏极区域。
如图24C所示，抗蚀剂被涂覆在硅衬底101上，通过光刻法处理相应的抗蚀剂，并且包括3.3VN、1.2VN.HighVt、以及1.2VN.LowVt的各个有源区的开口145a被形成以形成抗蚀图案145。然后，该抗蚀图案145被用作掩膜，并且在10keV的加速能以及6×1015/cm2的剂量的条件下，将N型杂质，这里是磷(P+)离子注入3.3VN、1.2VN.HighVt、以及1.2VN.LowVt的各个有源区，以形成源极/漏极区域154，其与各个有源区处的各个侧壁间隔物152的位置相匹配。此时，同时将磷(P+)离子注入3.3VN、1.2VN.HighVt、以及1.2VN.LowVt的各个有源区处的栅极125，从而相应的各个栅极152成为N型。此时，在3.3VN、1.2VN.HighVt、以及1.2VN.LowVt的各个有源区形成各个晶体管。然后通过灰化处理等除去抗蚀图案145。
随后，对硅衬底101进行退火处理。
如图25A所示，进行快速退火处理(RTA)，例如，在1025℃下氮气(N2)气氛中，保持3秒钟。因此，在上述各个工艺中离子注入的各个杂质例如在电阻元件160中的硼(B+)和在栅极/源极区域153和154中的硼(B+)和磷(P+)被激活。
随后，电阻元件被硅化，并且各个晶体管被硅化。
如图25B所示，在硅衬底101的整个表面上聚集硅化物金属，这里是Co膜以形成大约8nm的膜厚，随后，进行热处理。通过该热处理，在电阻元件160的上表面处的硅化物块层151的两侧以及各个晶体管处的栅极125和源极/漏极区域153、154上分别形成其中Co和硅转化为硅化物的硅化物层155。然后通过湿蚀刻除去未反应的Co膜。
随后，通过层间绝缘膜、用于连接、布线等的塞的形成而完成该半导体器件。
如图25C所示，通过例如高密度等离子体(HDP)-CVD方法，在硅衬底101的整个表面上聚集二氧化硅膜以成为大约600nm的膜厚，从而覆盖电阻元件160和各个晶体管，以形成层间绝缘膜159。然后，在层间绝缘膜159处形成各个接触孔156。分别形成各个接触孔156，使得对于电阻元件160，硅化物块层151的两侧处的硅化物层155的表面部分被露出，并且使得对于各个晶体管，源极/漏极区域153和154上的硅化物层155的表面部分被露出。
下一步，形成基膜(未示出)例如Ti或者TiN，以覆盖各个接触孔156的内壁，随后，例如钨(W)膜形成在层间绝缘膜159上，以经由基膜埋入各个接触孔156中，并且通过例如CMP方法(化学机械抛光)，使W膜的表面平滑，同时将层间绝缘膜159用作停止层，从而形成W塞157。
这里，在电阻元件160的上表面处，电阻元件160和W塞157经由硅化物层155连接，并且该连接部分的电阻值(连接电阻分量)能被减小。在本实施例中，将杂质离子注入从多晶硅膜123图案化形成的电阻器124，以形成电阻元件160，并且紧接在作为用于离子注入的掩膜的抗蚀图案142被除去之后，将成为硅化物块层151的二氧化硅膜130形成，以覆盖电阻元件160，因此，电阻元件160主体的电阻值被稳定地限定在期望值。从而，在本实施例中，便能够总体上稳定地控制连接电阻分量和电阻元件160的电阻值。
下一步，通过例如溅射方法，金属膜例如铝(Al)膜聚集在层间绝缘膜159的表面上，通过光刻法和干蚀刻，该铝膜被处理成各个W塞157上的布线形状，并且经由W塞157而与各种连接部分电连接的各个布线158被图案化形成。
通过又一些层间绝缘膜、用于连接、布线等的塞的形成而完成该半导体器件。
如上所述，根据本实施例，有关电阻元件160的电阻值，连接电阻分量的电阻值和电阻元件160主体的电阻值都能够容易且精确地被稳定控制，而不会增加工艺数量，并且能够实现具有高可靠性的包括电阻元件160的半导体器件。此外，在此情形下，由于同时形成电阻器124和各个晶体管的栅极125，能够尽可能地抑制工艺数量的增加，同时实现了电阻值的上述稳定控制。
根据本发明，有关电阻元件的电阻值，连接电阻分量的电阻值和电阻元件主体的电阻值都能够容易且精确地被稳定控制，而不会增加工艺数量，并且能够实现具有高可靠性的包括电阻元件的半导体器件。
此外，根据本发明，因为同时形成电阻器和晶体管的栅极，能够尽可能地抑制工艺数量的增加，同时实现了电阻值的上述稳定控制。
这些实施例应当被视为说明性的而非限制性的，因此落入权利要求的等效含义和范围内的所有变化都涵盖在其中。本发明可以不脱离其实质特征的精神的其它特定形式而体现。

Claims (12)

1.一种半导体器件的制造方法，其中在半导体衬底上形成第一和第二元件隔离结构，并且在由该第一元件隔离结构限定的有源区处含有晶体管，在该第二元件隔离结构上含有电阻元件，该方法包括如下步骤：
在上面包含该第二元件隔离结构的该半导休衬底上形成半导体膜，并且处理该半导体膜，以使该半导体膜分别留在该第二元件隔离结构和所述有源区上，以形成电阻器和栅极；
形成露出所述有源区的第一掩模，将第一杂质掺入在所述有源区处的所述栅极的两侧，随后，除去该第一掩模；
形成露出该电阻器的第二掩模，将第二杂质掺入该电阻器，随后，除去该第二掩模；
紧接在除去该第二掩模之后，在包括该电阻器和所述栅极的整个表面上形成绝缘膜；以及
处理该绝缘膜以留下覆盖该电阻器的上表面的一部分的绝缘膜，和覆盖所述栅极的侧表面的绝缘膜。
2.根据权利要求1的半导体器件的制造方法，进一步包括如下步骤：
在处理该绝缘膜的步骤之后，通过热处理，激活掺入所述有源区的该第一杂质和掺入该电阻器的该第二杂质。
3.根据权利要求1的半导体器件的制造方法，其中在掺入该第二杂质的步骤中，该第二杂质不仅被掺入该电阻器，而且被掺入所述有源区。
4.根据权利要求1的半导体器件的制造方法，进一步包括如下步骤：
在该电阻器的该上表面处的露出部分上，形成硅化物层。
5.一种半导体器件的制造方法，其中在半导体衬底上形成第一和第二元件隔离结构，并且在由该第一元件隔离结构限定的有源区处含有晶体管，在该第二元件隔离结构上含有电阻元件，包括如下步骤：
在上面包含该第二元件隔离结构的该半导体衬底上形成半导体膜，并且处理该半导体膜，以使该半导体膜留在该第二元件隔离结构上，以形成电阻器；
形成露出该电阻器的掩模，通过使用该掩模将杂质掺入该电阻器，随后，除去该掩模；
紧接在除去该掩模之后，形成绝缘膜，以覆盖该电阻器；以及
当形成该电阻元件时，处理该绝缘膜以留下具有覆盖该电阻器的上表面的一部分的形状的绝缘膜。
6.根据权利要求5的半导体器件的制造方法，进一步包括如下步骤：
在处理该绝缘膜的步骤之后，通过热处理，激活掺入该电阻器的该杂质。
7.根据权利要求5的半导体器件的制造方法，
其中在处理该半导体膜的步骤中，该半导体膜被这样处理，使得该半导体膜被留在所述有源区和该第二元件隔离结构上，以形成该电阻器和所述栅极。
8.根据权利要求5的半导体器件的制造方法，
其中在处理该绝缘膜的步骤中，该绝缘膜被这样留下，使得覆盖所述栅极的侧表面以及该电阻器的上表面的该部分。
9.根据权利要求5的半导体器件的制造方法，进一步包括如下步骤：
在将该杂质掺入该电阻器的步骤之前，将另一杂质掺入所述有源区处的所述栅极的两侧。
10.根据权利要求5的半导体器件的制造方法，进一步包括如下步骤：
在该电阻器的上表面处的露出部分上形成硅化物层。
11.根据权利要求10的半导体器件的制造方法，
其中在形成该硅化物层的步骤中，不仅在该电阻器的该上表面处的该露出部分上形成该硅化物层，而且所述有源区处的晶体管被硅化。
12.根据权利要求5的半导体器件的制造方法，
其中在将该杂质掺入该电阻器的步骤中，该杂质不仅被掺入该电阻器，而且被掺入所述有源区。
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