KR100669557B1 - 반도체 소자의 리세스 게이트 형성 방법 - Google Patents

반도체 소자의 리세스 게이트 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 리세스 게이트 형성 방법에 관한 것으로, 소자 분리막 형성시 패드 질화막의 두께를 종래보다 두껍게 형성하고 상기 활성 영역 및 소자 분리막을 리세스시키는 공정에서 활성 영역의 실리콘층 및 소자 분리막의 HDP 산화막의 식각비를 동일하게 하여 혼(Horn)의 발생을 방지함으로써 접합 누설전류를 억제하고 전기장 특성을 향상시키는 기술을 나타낸다.

Description

반도체 소자의 리세스 게이트 형성 방법{METHOD FOR FORMING RECESS GATE OF SEMICONDUCTOR DEVICE}
도 1a 및 도 1d는 종래 기술에 따른 반도체 소자의 리세스 게이트 식각 방법을 도시한 단면도들.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자의 리세스 게이트 형성 방법에 관한 것으로, 소자 분리막 형성시 패드 질화막의 두께를 종래보다 두껍게 형성하고 상기 활성 영역 및 소자 분리막을 리세스시키는 공정에서 활성 영역의 실리콘층 및 소자 분리막의 HDP 산화막의 식각비를 동일하게 하여 혼(Horn)의 발생을 방지함으로써 접합 누설전류를 억제하고 전기장 특성을 향상시키는 기술을 나타낸다.
현재 집적 기술이 100nm 이하의 DRAM 소자의 경우 리프레쉬 타임을 증가시키기 위하여 접합내의 채널 길이를 증가시키고자 저장 전극 콘택홀 접합이 형성되는 부분의 반도체 기판을 일정 두께 리세스 시킴으로써 인위적으로 채널 길이를 증가 시키는 공정을 수행하고 있다.
도 1a 및 도 1d는 종래 기술에 따른 반도체 소자의 리세스 게이트 식각 방법을 도시한 단면도들이다.
도 1a을 참조하면, 반도체 기판(10) 상부에 패드 산화막(30) 및 패드 질화막(40)의 적층구조를 형성하고, 상기 적층구조를 식각하여 트렌치(미도시)를 형성한다. 다음에 HDP 산화막(20)으로 상기 트렌치(미도시)를 매립한다. 여기서, 패드 질화막(40)은 500 내지 600Å의 두께로 형성하는 것이 바람직하다.
도 1b를 참조하면, 패드 질화막(40)을 제거한다.
도 1c를 참조하면, 소자 분리막(20) 및 반도체 기판의 활성 영역(10) 상부에 반사방지막(50)을 형성한다.
도 1d를 참조하면, 반사 방지막(50) 및 패드 산화막(30)을 제거한다.
이때, 반도체 기판의 활성 영역(10)이 노출되고 소자 분리 영역의 HDP 산화막(20)이 일부 식각된다. 여기서, 반도체 기판(10)의 실리콘층 식각시 HDP 산화막(20)의 과도한 식각을 방지하기 위하여 HDP 산화막(20) 대비 실리콘층(10)의 식각 선택비가 높은 것은 공정을 사용하게 되는데 이로인해 상기 'A'와 같이 소자 분리막(20)과 활성 영역(10)의 경계면에 혼(Horn)이 발생하게 된다.
상술한 종래 기술에 따른 반도체 소자의 리세스 게이트 형성 방법은 HDP 산화막 대비 실리콘층의 식각 선택비가 높은 공정을 사용하여 소자 분리막과 활성 영역 경계면에 혼(Horn)이 발생하게 된다. 따라서, 혼(Horn)의 날카로움으로 인하여 접합 누설 전류 및 비정상적인 전기장을 형성하게 되는 문제점이 있다.
상기 문제점을 해결하기 위하여, 소자 분리막 형성시 패드 질화막의 두께를 종래보다 두껍게 형성하고 상기 활성 영역 및 소자 분리막을 리세스시키는 공정에서 활성 영역의 실리콘층 및 소자 분리막의 HDP 산화막의 식각비를 동일하게 하여 혼(Horn)의 발생을 방지함으로써 접합 누설전류를 억제하고 전기장 특성을 향상시키는 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법은
반도체 기판 상부에 패드 산화막 및 패드 질화막을 형성하는 단계와,
상기 패드 질화막 및 패드 산화막을 식각하여 트렌치를 형성하는 단계와,
상기 트렌치를 매립하는 HDP 산화막을 형성하는 단계와,
상기 패드 질화막이 노출될때까지 평탄화 식각하고, 상기 패드 질화막을 제거하는 단계와,
습식 식각 공정으로 상기 패드 산화막을 제거하여 반도체 기판을 노출시키는 단계와,
상기 활성 영역의 실리콘층 및 소자 분리 영역의 HDP 산화막을 동일한 비율로 리세스시켜 리세스 게이트 프로파일을 형성하는 단계
를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상부에 패드 산화막(120) 및 패드 질화막(130)을 형성하고, 패드 질화막(130) 및 패드 산화막(120)을 식각하여 트렌치(미도시)를 형성한다. 이때, 패드 질화막(130)은 종래보다 두꺼운 650 내지 1000Å의 두께로 형성하는 것이 바람직하다.
다음에 상기 트렌치(미도시)를 매립하는 HDP 산화막(110)을 형성하고 패드 질화막(130)이 노출될때까지 평탄화 식각한다.
도 2b를 참조하면, 패드 질화막(130)을 제거한다. 이때, 패드 질화막(130)을 종래보다 두껍게 형성했기 때문에 소자 분리 영역에 남겨진 HDP 산화막(110)의 두께 역시 종래보다 두꺼운 두께로 남게된다.
도 2c를 참조하면, 전체 표면에 반사방지막(140)을 형성한다.
도 2d를 참조하면, 습식 식각 공정으로 패드 산화막(120) 및 반사 방지막(140)을 제거하여 반도체 기판(100)을 노출시킨다. 여기서, 상기 습식 식각 공정은 BOE 또는 HF 의 세정 용액을 사용하는 등방성 식각 공정인 것이 바람직하다.
이때, 패드 산화막(120) 제거시 HDP 산화막(110)도 동일한 두께로 식각되며 등방성 형태를 가지면서 반도체 기판(100)이 노출되며 종래 기술의 문제점인 혼(Horn)이 형성되던 HDP 산화막(110) 측면의 소자 분리막 및 활성 영역의 경계면까지 노출되도록한다.
도 2e를 참조하면, 활성 영역의 실리콘층(100) 및 소자 분리 영역의 HDP 산 화막(110)을 동일한 비율로 리세스시켜 리세스 게이트 프로파일을 형성한다.
이때, 상기 리세스 공정이 1 : 1의 식각률을 가지므로 활성 영역의 실리콘층(100)보다 상부에 HDP 산화막(110)이 형성되는 것은 유지하면서 종래 기술에 따른 혼(Horn) 발생은 방지되어 안정적인 리세스 게이트 프로파일이 형성된다.
여기서, 활성 영역의 실리콘층(100)을 리세스 시키는 공정은 CF4가스를 20 내지 100 sccm 및 O2 가스를 5 내지 30sccm의 유량으로 첨가하며, 200 내지 700W의 RF 플라즈마 파워 및 25 내지 350 mT의 챔버 압력에서 수행하는 것이 바람직하다.
본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법은 소자 분리막 형성시 패드 질화막의 두께를 종래보다 두껍게 형성하고 상기 활성 영역 및 소자 분리막을 리세스시키는 공정에서 활성 영역의 실리콘층 및 소자 분리막의 HDP 산화막의 식각비를 동일하게 하여 혼(Horn)의 발생을 방지함으로써 접합 누설전류를 억제하고 전기장 특성을 향상시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 반도체 기판 상부에 패드 산화막 및 패드 질화막을 형성하는 단계;
    상기 패드 질화막 및 패드 산화막을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 매립하는 HDP 산화막을 형성하는 단계;
    상기 패드 질화막이 노출될때까지 평탄화 식각하고, 상기 패드 질화막을 제거하는 단계;
    습식 식각 공정으로 상기 패드 산화막을 제거하여 반도체 기판을 노출시키는 단계; 및
    상기 활성 영역의 실리콘층 및 소자 분리 영역의 HDP 산화막을 동일한 비율로 리세스시키는 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법.
  2. 제 1 항에 있어서,
    상기 패드 질화막은 650 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법.
  3. 제 1 항에 있어서,
    상기 습식 식각 공정은 BOE 또는 HF 용액을 사용하는 등방성 식각 공정인 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법.
  4. 제 1 항에 있어서,
    상기 활성 영역의 실리콘층을 리세스 시키는 공정은 CF4가스를 20 내지 100 sccm 및 O2 가스를 5 내지 30sccm의 유량으로 첨가하여 수행하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법.
  5. 제 4항에 있어서,
    상기 리세스 공정은 200 내지 700W의 RF 플라즈마 파워 및 25 내지 350 mT의 챔버 압력에서 수행하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법.
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