JP2008135714A

JP2008135714A - 容量素子を有する半導体装置及びその製造方法

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Inventors: Shigehiko Nakanishi; 成彦中西
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Abstract

【課題】半導体装置の大容量化に適したリーク電流が少なく、かつ高い誘電率を有する誘電膜の製造方法を提供する。
【解決手段】
第１の電極層上に酸化ストロンチュウムの非晶質膜を１原子層から数原子層の厚さ形成し、酸化ストロンチュウムの非晶質膜上に酸化チタンの非晶質膜を１原子層から数原子層形成し、酸化ストロンチュウム非晶質膜と酸化チタン非晶質膜との積層膜を結晶化開始温度に近い温度で熱処理を行い、積層膜を内部に複数の結晶粒を含む単層のチタン酸ストロンチュウム非晶質膜に変換することによって誘電体膜を形成する。積層膜は、交互に形成された酸化ストロンチュウム非晶質膜と前記酸化チタン非晶質膜を複数有してもよい。半導体装置は、内部に複数の結晶粒を含む単層のチタン酸ストロンチュウム非晶質膜を誘電体膜とするキャパシタを含む。
【選択図】図５

Description

本発明は、容量素子を有する半導体装置に適用して好適な誘電体膜の形成方法に関する。より具体的には、本発明は、誘電体膜を使用する容量素子および半導体装置並びにこれらの製造方法に関する。

最近の半導体装置は大容量化が進展し、DRAM（Dynamic Random Access Memory）では、１Ｇｂｉｔの大容量メモリが実用化されている。DRAMメモリセルは、通常１つのトランジスタと１つのキャパシタから構成されている。

キャパシタにトランジスタを介して情報を表す電荷を蓄積し、或いはキャパシタに蓄積された電荷から情報の読み出しが行われる。キャパシタはトランジスタの拡散層電極に接続された下部電極と、基準電位に共通接続された上部電極との２つの電極を有し、その電極間にキャパシタ誘電膜を備えている。

大容量メモリでは、メモリセルの寸法縮小に伴い、キャパシタ部分の占有面積も小さくなる。DRAMなどのメモリでは、キャパシタの電荷量を記憶情報とすることから、一定値以上の容量が安定したメモリ動作上必要となる。縮小されたメモリセルの面積内で一定値以上の容量を確保するためには、キャパシタ誘電膜の薄膜化、あるいは、高い誘電率材料の使用が必要になる。例えば、現状では、シリコン酸化膜(SiO₂)換算として１ｎｍ以下の膜厚が要求される。そのために今までのSiO₂（シリコン酸化膜）や、Si₃N₄（シリコン窒化膜）より高い誘電率を有する誘電膜であるAlO_x（酸化アルミニウム:比誘電率約９）、Ta₂O₅（五酸化タンタル:比誘電率約５０）等が実用化されている。また比誘電率が１００を超えるチタン酸ストロンチウム（以下ＳＴＯ膜とも記す）の実用化検討も進められている。

例えば、特許文献１（特開２００４−１４６５５９号公報）参照）では、キャパシタの下部電極として多結晶ルテニウムを用い、誘電膜として化学気相成長法（ＣＶＤ法）で非晶質チタン酸ストロンチュウム膜を形成し、熱処理によって非晶質膜を結晶化させ単結晶のチタン酸ストロンチュウム膜を形成している。

結晶質チタン酸ストロンチュウム膜は、高い比誘電率を示すものの、結晶粒界面に沿ったリーク電流が大きく実用に耐えないという問題がある。

その対策として、誘電体膜にＳＴＯ多結晶膜とＳＴＯ非晶質膜との複合構造を用いる技術が提案されている。（例えば特許文献２（特開２００３−２８２７１７号公報）、特許文献３（特開平９−２０２６０６号公報））

特開２００４−１４６５５９号公報特開２００３−２８２７１７号公報特開平９−２０２６０６号公報

しかしながら同一組成の結晶層と非結晶層の積層構造を安定して制御、構成することは一般に困難である。例えば、非結晶層上に結晶層を形成する際に成膜温度が高いために非結晶層の結晶化が進行してしまうなど、所望の膜の構造が得られにくい。

また、チタン酸ストロンチウム膜の比誘電率はその組成に依存するが所望の組成の均一な膜を成膜することが困難である。なぜなら、一般にチタン、ストロンチウム、酸素といった３元素を含む膜の気相成長法は、２元素系の気相成長法に比較し、化学反応を制御することが格段に困難で、例えば、成膜が進むにつれ厚さ方向で組成が変化するなどの現象がみられる。このため、これら方法で製作される誘電体膜を使用した容量素子は、所望の特性の実現に難点がある。

したがって、本発明の目的は、２元素系の成膜技術を利用して形成する所望の組成を有する３元素系の誘電体膜を容量素子に用いる半導体装置の製造方法を提供することにある。

本発明の別の目的は、リーク電流が少なく、かつ高い比誘電率を示す誘電体膜を使用した半導体装置の製造方法を提供することにある。

本発明の他の目的は、メモリの大容量化に適した誘電体膜を用いた半導体装置を提供することにある。

半導体装置の容量素子の誘電膜としてチタン、ストロンチウム、酸素といった３元素を含むチタン酸ストロンチウム膜を用いる場合に、酸化チタン、酸化ストロンチウムといった２元素系の層を結晶化を生じさせない温度、例えば４００℃、の条件下で好ましくは数原子層程度の厚さに数層ずつ交互に積層して成膜する。その後にこの積層膜全体のチタン、ストロンチウム、酸素の組成で決まる結晶化開始温度付近で熱処理を加えることで、非晶質で覆われた複数の結晶粒を含み、均一な組成の単層非晶質チタン酸ストロンチウム膜を得ることができる。

このようにして得られる単層非晶質チタン酸ストロンチウム膜は、原子の再配列により、前記積層膜の層境界は消滅するとともに、一部局所的に結晶粒が成長するために、非晶質で覆われた複数の結晶粒を含む。

本発明の第１の視点によれば、第１の電極層と第２の電極層との間に配置された誘電体膜を含む容量素子を有する半導体装置の製造方法が得られる。容量素子の形成は、第１の電極層上に第１の種類の２元素系金属酸化物非晶質膜と第２の種類の２元素系酸化物非晶質膜とをこの順序で又は逆の順序で形成した非晶質膜の組を少なくとも１組含む積層膜を形成するステップを有する。そして、この積層膜を結晶化開始温度に近い温度で熱処理を行い、単層で内部に複数の結晶粒を覆う３元素系金属酸化物非晶質膜に変換するステップを含む。

望ましくは、第１の種類の２元素系金属酸化物非晶質膜及び第２の種類の２元素系金属酸化物非晶質膜は、１原子から１０原子層堆積した厚みを有する。より好ましくは、第１の種類の２元素系金属酸化物非晶質膜及び第２の種類の２元素系金属酸化物非晶質膜は、１原子から数原子層堆積した厚みを有する。

好ましくは、第１の種類の２元素系金属酸化物非晶質膜は、酸化ストロンチュウム膜からなり、第２の種類の２元素系金属酸化物非晶質膜は、酸化チタンからなる。

好ましくは、３元素系金属酸化物非晶質膜はチタン酸ストロンチュウム膜からなる。

望ましくは、チタン酸ストロンチュウム膜におけるチタンに対するストロンチュウムのモル比が０．８〜１．２である。さらに望ましくは、チタン酸ストロンチュウム膜におけるチタンに対するストロンチュウムのモル比が０．８〜１．０である。

容量素子の形成は、前記第１の種類の２元素系金属酸化物非晶質膜と前記第１の電極層又は前記第２の電極層と前記第２の種類の２元素系金属酸化物非晶質膜の間に酸化アルミニウム膜形成するステップを含んでもよい。

本発明の別の視点によれば、第１の電極層と第２の電極層との間に配置された誘電体膜を含む容量素子を有する半導体装置の製造方法であって、前記第１の電極層上に１原子層から１０原子層の厚さの酸化ストロンチュウムの非晶質膜と１原子層から１０原子層の厚みの酸化チタンの非晶質膜とをこの順序で又は逆の順序で形成した非晶質膜の組を少なくとも１組含む積層膜を形成するステップと、前記積層膜を結晶化開始温度に近い温度で熱処理を行い、内部に複数の結晶粒を含む単層のチタン酸ストロンチュウム非晶質膜に変換するステップと含む半導体装置の製造方法が得られる。

第１の電極層と前記酸化ストロンチュウム非晶質膜との間又は前記第２の電極と前記酸化チタン非晶質膜の間に、前記酸化ストロンチュウム非晶質膜を形成する前に又は前記酸化チタン非晶質膜を形成した後に、酸化アルミニウム誘電体膜を形成するステップを含んでもよい。

本発明の、さらに他の視点によれば、第１の電極層と第２の電極層との間に配置された誘電体膜を含む容量素子を有する半導体装置であって、誘電体膜は、複数の結晶粒を覆う単層のチタン酸ストロンチュウム非晶質膜を含むことを特徴とする半導体装置が得られる。

望ましくは、チタン酸ストロンチュウム非晶質膜におけるチタンに対するストロンチュウムのモル比が０．８〜１．２である。さらに望ましくは、チタン酸ストロンチュウム非晶質膜におけるチタンに対するストロンチュウムのモル比が０．８〜１．０である。

好ましくは、チタン酸ストロンチュウム非晶質膜は、前記第１の電極層上に１原子層から１０原子層の厚さに形成した酸化ストロンチュウムの非晶質薄膜と１原子層から数原子層の厚さに形成された酸化チタンの非晶質薄膜とをこの順序にまたは逆の順序に形成した非晶質膜の組を少なくとも１組含む積層膜をチタン酸ストロンチュウムの結晶化開始温度に近い温度で熱処理によって作られた誘電体膜である。

第１の電極層及び前記第２の電極層のいずれか一方とチタン酸ストロンチュウム非晶質膜との間に酸化アルミニウム誘電体膜を含んでいてもよい。

さらに、別の視点によれば、第１の電極層と第２の電極層との間に配置された誘電体膜を含む容量素子であって、誘電体膜は、複数の結晶粒を覆う単層のチタン酸ストロンチュウム非晶質膜を含むことを特徴とする容量素子が得られる。

本発明では、２元素系の成膜技術を用いて所望の均一な組成を有する３元素系の成膜を行うものであるから、組成の均一な誘電体膜を得ることができる。

２元素系の非晶質膜として酸化ストロンチュウム膜及び酸化チタン膜を形成し、これらの積層膜から結晶化開始温度付近で熱処理してチタン酸ストロンチウム膜を形成する場合には、複数の結晶粒が混在した安定して高い比誘電率の単層のチタン酸ストロンチュウムの非晶質膜を成膜することができる。

結晶層が非晶質層よりも比誘電率が高いことから熱処理で結晶部分の非晶質に対する比率を上げ、膜全体の実効的比誘電率の向上をはかると同時に、容量素子のリーク電流の経路となる結晶粒の粒界が容量素子の一電極と二電極の間でつながる確率を抑えることでリーク電流の増大を抑制できる。

本発明の実施形態について図面を参照して説明する。

図１、図２は、本発明を適用した半導体装置の第１の実施形態としてDRAMのメモリセル部の断面図および平面図を示す。図１は、図２の A-A’線に沿った断面図である。

図２において素子分離溝領域101aで囲まれた島状の活性領域101bには１トランジスタ１キャパシタよりなるDRAMセル２ビットが形成されている。図１を図２とあわせて参照すると、島状の活性領域101bとワード線104と交差した部分がトランジスタ105（図１）として動作する。トランジスタのソース・ドレイン領域102は、その一方がビット線コンタクト106a（多結晶シリコンコンタクトプラグ）、ビット線コンタクトプラグ110を介してビット線111（図２では図示せず）に接続されている。トランジスタの他方のソース・ドレイン領域102は、キャパシタコンタクト106b, キャパシタコンタクトプラグ109を介してキャパシタ下部電極114, 後に詳しく説明するキャパシタ誘電体膜115, キャパシタ上部電極116よりなるキャパシタ119と接続されている。さらに、上部電極の上には絶縁膜117が形成されている。

次に、上記半導体装置の製造方法について説明する。

図３、図４は、それぞれ、図１及び図２に示した半導体装置のDRAMの製造工程の１部を示す断面図である。

P型で比抵抗10Ωcm程度のシリコン基板100の主表面に素子分離溝領域101aを形成する。素子分離溝領域101aはシリコン基板100主表面上に所望のパターンにシリコン酸化膜、シリコン窒化膜を形成後、このシリコン窒化膜をマスクとしてシリコン基板100をドライエッチングし、深さ300 〜 400nm程度の溝を形成し、その後シリコン酸化膜で埋め込んで形成される。

素子分離溝領域101aによって囲まれた活性領域101b（素子形成領域）にP型ウェル領域（図示せず）、N型ウェル領域（図示せず）を形成する。次に、トランジスタのゲート形成領域に形成された3 〜 6nm程度の酸窒化シリコン膜（ゲート絶縁膜）103上に不純物を含む多結晶シリコン層、バリアメタル層（図示せず）、タングステン層の積層膜からなるゲート電極104を形成する。

素子分離溝領域101aおよびゲート電極104をマスクにしてシリコン基板100主表面活性領域101bにN型不純物をイオン注入することによりN型MOSトランジスタ105のN型ソース・ドレイン領域102を形成する。絶縁層107として、例えば、シリコン酸化膜をCVD法により堆積後、ビット線コンタクトホール、キャパシタコンタクトホールを開口し、それぞれ多結晶シリコンで埋め込むことで多結晶シリコンコンタクトプラグ106a, 106bを形成する。多結晶シリコンコンタクトプラグ106a, 106bはN型不純物を含む多結晶シリコン膜をCVD法で堆積したのち、この多結晶シリコン膜をCMP法で研磨してコンタクト開口の内部に残すことで形成する。シリコン酸化膜堆積後、ビットコンタクト106a上にコンタクト開口部を形成し、スパッタリング法によりチタン、窒化チタンを順次堆積しバリアメタル層110aを形成し、続いてタングステンをCVD法にて堆積、CMP法で研磨することでビット線コンタクトプラグ110を形成する。

この時、バリアメタル層110aと多結晶シリコンコンタクトプラグ106aの界面では熱処理によるチタンシリサイド層が形成されている。さらにタングステンを堆積後、パターニングすることでビット線111が形成される。次に、絶縁膜としてシリコン酸化膜堆積の後、キャパシタコンタクト106b上に開口部を設けN型不純物を含む多結晶シリコンで埋め込みキャパシタコンタクトプラグ109を形成する。この時、キャパシタコンタクトプラグ109上部を過剰にエッチング除去することで凹部を形成しルテニウムシリサイド膜を堆積後、CMP法で研磨しバリアメタル層112を形成する。ルテニウム堆積後、熱処理にて反応させルテニウムシリサイド膜を形成する方法を用いてもよい。

次に絶縁層113としてCVD法を用いてシリコン酸化膜を堆積する。この時、絶縁層113にキャパシタ下部電極114を形成するための開口部を形成する際のエッチングストッパとしてシリコン酸化膜の下にシリコン窒化膜（図示せず）を堆積させてもよい。絶縁膜113にキャパシタ下部電極114を形成するための開口部をドライエッチング法で形成した後、ルテニウム膜をCVD法にて成膜する。前記開口部内のルテニウム膜上方の孔を絶縁膜で埋め込んだ後、エッチバック法、もしくはCMP法を用いて前記開口部内のキャパシタ下部電極114以外のルテニウム膜を除去し、円筒状のキャパシタ下部電極114を形成し、前記孔に埋め込んだ絶縁膜をウェットエッチング法により除去する。このようにして図３に示す構造が得られる。

次に、図３の構造の上面に、キャパシタ誘電体膜115としてチタン酸ストロンチウムを成膜すると、図４に示す構造が得られる。

キャパシタ誘電体膜115の成膜工程について図５、図７を用いて詳細に説明する。

図５を参照して説明すると、キャパシタ下部電極114上に酸化ストロンチウム膜115a、酸化チタン膜115bをCVD法により順次積層する（図５Ｂ〜図５Ｃ）。次に、積層膜に対し熱処理を加えることで単層の非晶質チタン酸ストロンチウム膜115にすると同時に局所的に結晶粒115cを成長させることで非晶質膜の中に複数の結晶粒115cが混在した膜がえられる（図５Ｄ）。

図７は酸化ストロンチウム膜115a、酸化チタン膜115bの積層膜を形成する際の原料ガス供給シーケンスを示す図である。Sr原料ガスには、例えば、
Sr(METHD)2：(Bis-(Methoxy Ethoxy Tetramethyl Heptane Dionate)-Strontium)を用いる。これはメタノール溶媒中に溶かしてある溶液であって、例えば、濃度0.1mol/Lを用い、この溶液を流速0.86ml/minで供給する。溶液は気化器でガス化してキャリアガスArと共に反応室に供給する。供給時間は1min/Cycleである。

Ti原料ガスには、例えばTi(MPD)(THD)2：
（bis(Tetramethyl heptane Dionate)-(Methyl Pentane Dioxy)-Titanium）を用いる。これもメタノール溶媒中に溶かしてある溶液であって例えば濃度は0.54mol/Lを用い、この溶液を流速0.55ml/minで供給する。溶液は気化器でガス化してキャリアガスArと共に反応室に供給する。供給時間は1min/Cycleである。

酸化ガスとしてはO₂（酸素）を0.9SLMの流速で供給する。供給時間は1min/Cycleである。（SLM：標準条件（25℃、1atm）で１分間に流すリットル数）酸化ガスとして他にO₃（オゾン）、N₂O（亜酸化窒素）、NO（一酸化窒素）、O₂プラズマなどを用いることができる。パージにはN₂ガスを用い、2.0SLMの流速で供給し、供給時間は2min/Cycleである。

酸化ストロンチウム膜115a、酸化チタン膜115bといった２元素系の膜をCVD法により結晶化を生じさせない温度、例えば400℃、0.5Torrの圧力条件の下で図７の原料ガス供給シーケンスに示されるようにそれぞれの膜を独立に好ましくは数原子層程度の厚さに順次成膜する（図５Ｂ）。以上の成膜工程を１サイクルとし、この成膜工程を繰り返すことで非晶質の酸化ストロンチウム膜115a、非晶質の酸化チタン膜115bを数層ずつ交互に積層した誘電体膜を成膜することができる（図５Ｃ）。本実施例の場合、10サイクル繰り返すことで約5nmの積層膜が得られる。以上の成膜工程は反応室から半導体基板を取り出すことなく連続して処理される。

ここでは、酸化ストロンチウム膜115aを先に成膜する実施例について述べたが、酸化チタン膜115bを先に成膜しその後酸化ストロンチウム膜115a、酸化チタン膜115bを交互に成膜してもよいことは明らかである。

次に、不活性ガス雰囲気中にて前記積層膜の結晶化が生じる臨界温度付近の温度で熱処理を加える。熱処理により、原子の再配列が生じ、積層膜の各層境界は消滅するとともに、一部局所的に結晶粒115cが成長するために、非晶質で覆われた複数の結晶粒115cを含み均一な組成の単層非晶質チタン酸ストロンチウム膜115を得ることができる（図５Ｄ）。本実施例の場合、530℃で熱処理を行った。本実施例で成膜した誘電体膜のTEM像を図８に示す。結晶粒を含む非晶質層からなる誘電体膜の構造が観察されている。

上記実施の形態では、酸化ストロンチュウム非晶質膜および酸化チタン非晶質幕は、1原子層から数原子層としたが、１原子層から１０原子層堆積してもよい。原子層の数は、熱処理後に、単層のチタン酸ストロンチュウム膜の形成ができる範囲のものであればよい。

本発明の製造方法によれば２元素系の成膜技術を用いて所望の均一な組成を有する３元素系膜の成膜が可能となり、Tiに対するSrのモル比（以下、Sr/Ti比という）が0.8 〜1.2の均一な組成を有するチタン酸ストロンチウム膜115を容易に実現でき、誘電体膜の高い比誘電率を得ることができる。さらに高い比誘電率を得るという観点から好ましくはSr/Ti比は0.8 〜1.0のチタン酸ストロンチウム膜がよい。図７の原料ガス供給シーケンスにおいてSr原料ガスの流速とTi原料ガスの流速の比を設定することで所望のSr/Ti比が安定して得られる。非晶質の酸化ストロンチウム膜115a、非晶質の酸化チタン膜115bの積層膜から単層の非晶質チタン酸ストロンチウム膜115を得る熱処理温度は、チタン酸ストロンチウム膜のSr/Ti比に依存しており、Sr/Ti比が0.8 〜1.0の場合、熱処理温度は550℃〜600℃が好ましい。Sr/Ti比が1.0 〜1.2の場合は、熱処理温度は500℃〜550℃がよい。誘電体膜形成後の各製造工程の処理温度は上記熱処理温度よりも低いことが好ましい。このようにして、比誘電率 40 〜 120を有し、かつリーク電流の小さいチタン酸ストロンチウム膜が得られる。

上述のプロセスによって、図４に示したキャパシタ誘電体膜が形成される。次に、図４に示したキャパシタ誘電体膜（チタン酸ストロンチウム膜）115上に、キャパシタ上部電極116として、例えば、ルテニウム膜をCVD法により形成する。キャパシタ上部電極116上に絶縁層117としてシリコン酸化膜を堆積（図１）後、コンタクト開口工程およびアルミニウム等の配線層形成工程を経て（図示せず）半導体装置が完成する。

次に、本発明の第２の実施形態について説明する。

本発明の第２の実施形態では、第１の実施形態である図１の構造において、キャパシタ誘電体膜（チタン酸ストロンチウム膜）115とキャパシタ下部電極114の間に、あるいはキャパシタ誘電体膜（チタン酸ストロンチウム膜）115とキャパシタ上部電極116の間に酸化アルミニウム（AlO_x）膜等の非晶質誘電膜が配置されている点が異なる。この膜を挿入することでさらに特性のよい誘電体膜が得られる。

図６、第２の実施形態における誘電体膜の成膜工程を順次示した。酸化アルミニウム膜（AlO_x）115dをキャパシタ下部電極114とチタン酸ストロンチウム膜115の間に挿入した以外は図５の成膜工程に関する説明と全く同様である。酸化アルミニウム膜115dはたとえば原子層蒸着法（ALD法）を用いて形成する。また、Al原料ガスには、例えばTMA（Trimethyl-Aluminum）を用いる。その他のプロセスについては、第１の実施の形態に示したものと同じであるので、それらの説明は省略する。

本願発明によれば、酸化ストロンチウム膜、酸化チタン膜に例示されるような２元素系の成膜技術を用いて所望の均一な組成を有する例えばチタン酸ストロンチウム膜に例示されるような３元素系膜の成膜を可能とし、高い比誘電率を有する組成の誘電膜を安定して得ることができる。さらに、非晶質誘電膜中に局所的に結晶粒を成長させることにより、非晶質誘電膜中に複数の結晶粒が混在した膜を成膜することができる。結晶層が非晶質層よりも比誘電率が高いことから本発明により結晶部分の非晶質に対する比率を上げ、誘電膜の実効的比誘電率の向上がはかれると同時に、容量素子のリーク電流の経路となる結晶粒の粒界が容量素子の電極間でつながる確率を抑えることでリーク電流の増大を抑制できる。

以上、本願発明の実施例に基づき説明したが、本願発明は実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更して実施することが可能であり、これらの変更例も本願に含まれることはいうまでもない。例えば、本願発明においては、酸化金属膜として酸化ストロンチウム膜、酸化チタン膜の積層膜について説明したが、これらに限定されるものではなく、他の酸化金属膜であってもよい。

本発明の第１の実施形態の半導体装置におけるDRAMのメモリセル断面図である。第１の実施形態の半導体装置におけるメモリセルの平面図である。第１の実施形態の半導体装置におけるDRAMの１製造工程における断面図である。図３の製造工程につつく製造工程を説明するための断面図である。第１の実施形態における半導体装置の製造工程のうち誘電体膜の製造工程を説明するための断面図である。本発明の第２実施形態による半導体装置の製造工程のうち誘電体膜の製造工程を説明するための断面図である。図５の誘電体膜の製造工程におけるガス供給シーケンスを説明するための図である。第１の実施形態で得られた結晶粒を含む非晶質層からなる誘電体膜のTEM像である。

符号の説明

100：P型シリコン基板
101a：素子分離溝領域
101b：活性領域
102：N型不純物拡散領域（ソース・ドレイン領域）
103：ゲート絶縁膜
104：ゲート電極（ワード線）
105：MOSトランジスタ
106a：ビット線コンタクト（多結晶シリコンコンタクトプラグ）
106b：キャパシタコンタクト（多結晶シリコンコンタクトプラグ）
107：絶縁層
108：絶縁層
109：キャパシタコンタクトプラグ（多結晶シリコンコンタクトプラグ）
110：ビット線コンタクトプラグ（タングステンコンタクトプラグ）
110a：バリアメタル層
111：ビット線
112：バリアメタル層
113：絶縁層
114：キャパシタ下部電極
115：キャパシタ誘電体膜（チタン酸ストロンチウム）
115a：酸化ストロンチウム膜
115b：酸化チタン膜
115c：チタン酸ストロンチウム結晶粒
115d：酸化アルミニウム膜
116：キャパシタ上部電極

Claims

第１の電極層と第２の電極層との間に配置された誘電体膜を含む容量素子を有する半導体装置の製造方法であって、
前記容量素子の形成は、前記第１の電極層上に第１の種類の２元素系金属酸化物非晶質膜と第２の種類の２元素系酸化物非晶質膜とをこの順序で又は逆の順序で形成した非晶質膜の組を少なくとも１組含む積層膜を形成するステップと、
前記積層膜を結晶化開始温度に近い温度で熱処理を行い、単層で内部に複数の結晶粒を覆う３元素系金属酸化物非晶質膜に変換するステップと含む半導体装置の製造方法。
前記第１の種類の２元素系金属酸化物非晶質膜及び前記第２の種類の２元素系金属酸化物非晶質膜は１原子から１０原子層堆積した厚みを有することを特徴とする請求項１記載の半導体装置の製造方法。
前記第１の種類の２元素系金属酸化物非晶質膜は、酸化ストロンチュウム膜からなり、前記第２の種類の２元素系金属酸化物非晶質膜は、酸化チタン膜からなることを特徴とする請求項１記載の半導体装置の製造方法。
前記３元素系金属酸化物非晶質膜はチタン酸ストロンチュウム膜からなることを特徴とする請求項３記載の半導体装置の製造方法。
前記チタン酸ストロンチュウム膜におけるチタンに対するストロンチュウムのモル比が０．８〜１．２であることを特徴とする請求項４記載の半導体装置の製造方法。
前記チタン酸ストロンチュウム膜は、前記酸化ストロンチュウム膜及び前記酸化チタン膜を温度５００℃〜６００℃で熱処理することによって形成されることを特徴とする請求項５記載の半導体装置の製造方法。
前記チタン酸ストロンチュウム膜におけるチタンに対するストロンチュウムのモル比が０．８〜１．０であることを特徴とする請求項４記載の半導体装置の製造方法。
前記チタン酸ストロンチュウム膜は、前記酸化ストロンチュウム膜及び前記酸化チタン膜を温度５５０℃〜６００℃で熱処理することによって形成されることを特徴とする請求項７記載の半導体装置の製造方法。
前記第１の種類の２元素系金属酸化物非晶質膜と前記第１の電極層又は前記第２の電極層と前記第２の種類の２元素系金属酸化物非晶質膜の間に酸化アルミニウム膜形成するするステップを含む請求項１記載の半導体装置の製造方法。
第１の電極層と第２の電極層との間に配置された誘電体膜を含む容量素子を有する半導体装置の製造方法であって、
前記容量素子の形成は、前記第１の電極層上に１原子層から１０原子層の厚さの酸化ストロンチュウムの非晶質膜と１原子層から１０原子層の厚みの酸化チタンの非晶質膜とをこの順序で又は逆の順序で形成した非晶質膜の組を少なくとも１組含む積層膜を形成するステップと、
前記積層膜を結晶化開始温度に近い温度で熱処理を行い、内部に複数の結晶粒を含む単層のチタン酸ストロンチュウム非晶質膜に変換するステップとを含む半導体装置の製造方法。
前記積層膜は、交互に形成された前記酸化ストロンチュウム非晶質膜と前記酸化チタン非晶質膜を複数含むことを特徴とする請求項１０記載の半導体装置の製造方法。
前記チタン酸ストロンチュウム非晶質膜におけるチタンに対するストロンチュウムのモル比が０．８〜１．２であることを特徴とする請求項１１記載の半導体装置の製造方法。
前記チタン酸ストロンチュウム非晶質膜は、前記酸化ストロンチュウム非晶質膜及び前記酸化チタン非晶質膜を温度５００℃〜６００℃で熱処理することによって形成されることを特徴とする請求項１２記載の半導体装置の製造方法。
前記チタン酸ストロンチュウム非晶質膜におけるチタンに対するストロンチュウムのモル比が０．８〜１．０であることを特徴とする請求項１１記載の半導体装置の製造方法。
前記チタン酸ストロンチュウム非晶質膜は、前記酸化ストロンチュウム非晶質膜及び前記酸化チタン非晶質膜を温度５５０℃〜６００℃で熱処理することによって形成されることを特徴とする請求項１４記載の半導体装置の製造方法。
前記第１の電極層と前記酸化ストロンチュウム非晶質膜との間又は前記第２の電極と前記酸化チタン非晶質膜の間に、前記酸化ストロンチュウム非晶質膜を形成する前に又は前記酸化チタン非晶質膜を形成した後に、酸化アルミニウム誘電体膜を形成するステップを含むことを特徴とする請求項１０記載の半導体装置の製造方法。
第１の電極層と第２の電極層との間に配置された誘電体膜を含む容量素子を有する半導体装置であって、
前記誘電体膜は、複数の結晶粒を覆う単層のチタン酸ストロンチュウム非晶質膜を含むことを特徴とする半導体装置。
前記チタン酸ストロンチュウム非晶質膜におけるチタンに対するストロンチュウムのモル比が０．８〜１．２であることを特徴とする請求項１７記載の半導体装置。
前記チタン酸ストロンチュウム非晶質膜におけるチタンに対するストロンチュウムのモル比が０．８〜１．０であることを特徴とする請求項１７記載の半導体装置。
前記チタン酸ストロンチュウム非晶質膜は、前記第１の電極層上に１原子層から１０原子層の厚さに形成した酸化ストロンチュウムの非晶質薄膜と１原子層から１０原子層の厚さに形成された酸化チタンの非晶質薄膜とをこの順序にまたは逆の順序に形成した非晶質膜の組を少なくとも１個含む積層膜をチタン酸ストロンチュウムの結晶化開始温度に近い温度で熱処理して得られた誘電体膜であることを特徴とする請求項１７記載の半導体装置。
前記積層膜は、交互に形成された前記酸化ストロンチュウム非晶質膜と前記酸化チタン非晶質膜を複数含むことを特徴とする請求項２０記載の半導体装置。
前記チタン酸ストロンチュウム非晶質膜は、前記酸化ストロンチュウム非晶質膜及び前記酸化チタン膜を温度５００℃〜６００℃で熱処理することによって形成されることを特徴とする請求項２１記載の半導体装置。
前記チタン酸ストロンチュウム非晶質膜は、前記酸化ストロンチュウム非晶質膜及び前記酸化チタン非晶質膜を温度５５０℃〜６００℃で熱処理することによって形成されることを特徴とする請求項２１記載の半導体装置。
前記第１の電極層及び前記第２の電極層のいずれか一方と前記チタン酸ストロンチュウム非晶質膜との間に酸化アルミニウム誘電体膜を含むこと特徴とする請求項１７記載の半導体装置。
メモリセルのキャパシタとして前記容量素子を含むことを特徴とする請求項１７記載の半導体装置。
第１の電極層と第２の電極層との間に配置された誘電体膜を含む容量素子であって、
前記誘電体膜は、複数の結晶粒を覆う単層のチタン酸ストロンチュウム非晶質膜を含むことを特徴とする容量素子。
前記チタン酸ストロンチュウム非晶質膜におけるチタンに対するストロンチュウムのモル比が０．８〜１．２であることを特徴とする請求項２６記載の容量素子。
前記チタン酸ストロンチュウム非晶質膜におけるチタンに対するストロンチュウムのモル比が０．８〜１．０であることを特徴とする請求項２６記載の容量素子。
前記チタン酸ストロンチュウム非晶質膜は、前記第１の電極層上に１原子層から１０原子層の厚さに形成した酸化ストロンチュウムの非晶質薄膜と１原子層から１０原子層の厚さに形成された酸化チタンの非晶質薄膜とをこの順序にまたは逆の順序に形成した非晶質膜の組を少なくとも１個含む積層膜をチタン酸ストロンチュウムの結晶化開始温度に近い温度で熱処理によって作られた誘電体膜であることを特徴とする請求項２６記載の容量素子。
前記第１の電極層及び前記第２の電極層のいずれか一方と前記チタン酸ストロンチュウム非晶質膜との間に酸化アルミニウム誘電体膜を含むこと特徴とする請求項２６記載の容量素子。