JP2013026554A

JP2013026554A - 半導体装置の製造方法

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Publication number: JP2013026554A
Application number: JP2011162042A
Authority: JP
Inventors: Kana Nishihira; 佳奈西平
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2011-07-25
Filing date: 2011-07-25
Publication date: 2013-02-04

Abstract

【課題】金属酸化膜の表面に形成される導電膜の基板面内における厚さばらつきを低減して、半導体装置の歩留まりを向上させることが可能であり、かつ導電膜の成長速度を向上させて、半導体装置の生産性を向上させることの可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１上に、金属酸化膜を含む誘電体膜５を形成する工程と、誘電体膜５において、表面５ａに非晶質の金属酸化膜が露出した状態で、誘電体膜５の表面５ａに導電膜６を形成する工程と、を含む。
【選択図】図３

Description

本発明は、半導体装置の製造方法に関する。

ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）や強誘電体メモリ装置（ＦｅＲＡＭ）等の半導体記憶装置（半導体装置）は、データを記憶させるためのキャパシタを有する。

特許文献１には、キャパシタを有する半導体装置の製造方法において、下側電極を形成する工程と、下側電極上にペロブスカイト型構造を有する誘電体膜（例えば、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３、或いは（Ｐｂ，Ｌａ）Ｚｒ，Ｔｉ）Ｏ_３等）を堆積する工程と、誘電体膜を不活性雰囲気中において熱処理し、結晶化する工程と、誘電体膜を不活性雰囲気中の熱処理工程の後、酸化雰囲気中において熱処理する工程と、酸化雰囲気中における熱処理工程の後、誘電体膜上に上側電極を形成する工程とよりなることを特徴とする半導体装置の製造方法が開示されている。

特開２０００−１５６４７３号公報

しかしながら、特許文献１記載の半導体装置の製造方法について、本発明者が鋭意検討を行なったところ、以下の課題を有することが分かった。
すなわち、結晶化させた金属酸化膜よりなる誘電体膜（誘電体膜）上に上部電極となる導電膜を形成すると、基板面内における導電膜の厚さばらつきが大きくなると共に、該導電膜の成膜速度（成膜レート）が低下することが分かった。
上部電極となる導電膜の厚さの面内ばらつきは、リーク電流の増加をもたらすことから、半導体装置の歩留まりを低下させる。

本発明の一観点によれば、基板上に、金属酸化膜を含む誘電体膜を形成する工程と、前記誘電体膜において、表面に非晶質の前記金属酸化膜が露出した状態で、前記誘電体膜の表面に第１の導電膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。

本発明の半導体装置の製造方法によれば、基板上に、金属酸化膜を含む誘電体膜を形成し、その後、誘電体膜において、表面に非晶質の金属酸化膜が露出した状態で、誘電体膜の表面に第１の導電膜を形成することにより、結晶核の形成が進行しやすくなるので、基板面内において結晶核の形成を均一に行なうことが可能となる。
これにより、基板面内における第１の導電膜の厚さばらつきが低減され、リーク電流を低減することが可能となるので、半導体装置の歩留まりを向上させることができる。

また、表面に非晶質の金属酸化膜が露出した状態で、誘電体膜の表面に第１の導電膜を形成することにより、インキュベーション時間が短くなり、第１の導電膜の成膜速度（成膜レート）が向上するため、半導体装置の生産性を向上させることができる。

本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。第１の実施の形態の上部電極となる導電膜の形成方法を説明するための図であり、半導体基板の温度と処理時間との関係を示す図である。第１の実施の形態の上部電極となる導電膜の形成方法を説明するための図であり、導電膜を形成する際に使用するガスの供給及び停止するタイミングと処理時間との関係を示す図である。第１の実施の形態の第１変形例に係る導電膜の形成方法を説明するための図であり、半導体基板の温度と処理時間との関係を示す図である。第１の実施の形態の第１変形例に係る導電膜の形成方法を説明するための図であり、導電膜を形成する際に使用するガスの供給及び停止するタイミングと処理時間との関係を示す図である。第１の実施の形態の第２変形例に係る導電膜の形成方法を説明するための図であり、半導体基板の温度と処理時間との関係を示す図である。第１の実施の形態の第２変形例に係る導電膜の形成方法を説明するための図であり、導電膜を形成する際に使用するガスの供給及び停止するタイミングと処理時間との関係を示す図である。第２の実施の形態の上部電極となる導電膜の形成方法を説明するための図であり、半導体基板の温度と処理時間との関係を示す図である。第２の実施の形態の上部電極となる導電膜の形成方法を説明するための図であり、導電膜を形成する際に使用するガスの供給及び停止するタイミングと処理時間との関係を示す図である。第３の実施の形態の上部電極となる導電膜の形成方法を説明するための図であり、半導体基板の温度と処理時間との関係を示す図である。第３の実施の形態の上部電極となる導電膜の形成方法を説明するための図であり、導電膜を形成する際に使用するガスの供給及び停止するタイミングと処理時間との関係を示す図である。本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図（その７）である。比較例１のサンプルの上部電極を構成する窒化チタン膜（ＴｉＮ膜）の形成方法を説明するための図であり、半導体基板の温度と処理時間との関係を示す図である。比較例１のサンプルの上部電極を構成する窒化チタン膜（ＴｉＮ膜）の形成方法を説明するための図であり、窒化チタン膜（ＴｉＮ膜）を形成する際に使用するガスの供給及び停止のタイミングと処理時間との関係を示す図である。実験例１のキャパシタ、及び比較例１のキャパシタのリーク特性の評価結果を示す図である。実験例２，３のサンプル及び比較例２，３のサンプルに形成された窒化チタン膜（ＴｉＮ膜）の厚さばらつきの評価結果を示す図である。

以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施の形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。

（第１の実施の形態）
図１〜図３は、第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
図１〜図３を参照して、第１の実施の形態に係る半導体装置の製造方法（具体的には、キャパシタの形成方法）について説明する。

始めに、図１に示す工程では、基板である半導体基板１上（半導体基板１の表面１ａ）に、キャパシタ８（図３参照）の下部電極３となる下部電極形成用導電膜２を形成する。具体的には、下部電極形成用導電膜２として、例えば、厚さ１０ｎｍの窒化チタン膜（ＴｉＮ膜）を形成する。

なお、下部電極３の母材となる下部電極形成用導電膜２は、窒化チタン膜（ＴｉＮ膜）に限定されるのもではない。下部電極形成用導電膜２としては、下部電極３上に形成される誘電体膜５との反応性が低く、耐熱性が有り、比較的酸化され難い、または酸化されても導電性を有する特性を持つことによりＥＯＴの低下を引き起こさないような材料を用いるとよい。

このような材料の中でも、窒化チタン膜（ＴｉＮ膜）は、半導体プロセスとして一般的に用いられている材料であり、半導体装置の製造プロセスとして導入し易いという点においても好適な材料である。
また、近年、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）等の素子においては、高集積化に伴いキャパシタ形成領域が縮小される状況にある。

一方、ＤＲＡＭデバイスの信頼性を確保するためには、キャパシタの容量値は所定の値を維持することが課題となっている。
この容量値を確保する課題を解決する手法として、上部電極及び下部電極を３次元構造にして電極面積を増加させる方法（３次元キャパシタ）や、誘電体膜の比誘電率を増大させる方法等がある。

３次元キャパシタでは、半導体基板の表面と直交する垂直方向に下部電極を延在させて形成するため、下部電極、上部電極、及び誘電体膜の材料には、優れた段差被覆性が要求される。
窒化チタン膜（ＴｉＮ膜）は、ＡＬＤ（ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ）法やＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法等の気相成長法を用いて優れた段差被覆性を有して形成することができると共に、３次元キャパシタへの適用にも対応できる点においても好適な材料である。

次いで、図２に示す工程では、下部電極３上に、金属酸化膜を含む誘電体膜５を形成する。誘電体膜５としては、比誘電率が大きい材料が求められる。
上記金属酸化膜の中でも、ジルコニウム酸化膜（ＺｒＯ膜）は、比誘電率が２０〜５０と大きく、かつ禁制帯幅が比較的大きい（約６ｅＶ）。
したがって、ジルコニウム酸化膜（ＺｒＯ膜）は、リーク電流が比較的小さく、優れた電気特性を有する。

第１の実施の形態では、誘電体膜５として、ジルコニウム酸化膜（ＺｒＯ膜）を用いる。ジルコニウム酸化膜（ＺｒＯ膜）は、ＡＬＤ法やＣＶＤ法等の気相成長法を用いて、３次元キャパシタの電極上に、優れた段差被覆性を有して形成可能であり、誘電体膜５として好適な材料の一つである。

なお、誘電体膜５としては、上記説明した単層のジルコニウム酸化膜（ＺｒＯ膜）以外に、例えば、ジルコニウム酸化膜（ＺｒＯ膜）と、ジルコニウム酸化膜（ＺｒＯ膜）以外の金属酸化膜と、を積層した積層膜を用いてもよい。

具体的には、誘電体膜５として使用可能な該積層膜としては、ジルコニウム酸化膜（ＺｒＯ膜）と、ジルコニウム酸化膜（ＺｒＯ膜）以外の金属酸化膜と、ジルコニウム酸化膜（ＺｒＯ膜）と、を順次積層した積層膜や、最下層及び最上層がジルコニウム酸化膜（ＺｒＯ膜）となるように、最下層のジルコニウム酸化膜（ＺｒＯ膜）と最上層のジルコニウム酸化膜（ＺｒＯ膜）との間に、複数のジルコニウム酸化膜（ＺｒＯ膜）以外の金属酸化膜と、ジルコニウム酸化膜（ＺｒＯ膜）と、を交互に挟み込んだ積層膜等を用いることができる。

上記ジルコニウム酸化膜（ＺｒＯ膜）以外の金属酸化膜としては、禁制帯幅の大きい膜が好ましい。このような、金属酸化膜としては、例えば、アルミニウム酸化膜（ＡｌＯ膜）を用いることができる。

さらに、誘電体膜５は、ジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうちのいずれかの単層、或いは、ジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうち、少なくとも２層を積層させて形成することができる。

そして、第１の実施の形態の誘電体膜５の特徴として、誘電体膜５の表面５ａが非晶質状態のジルコニウム酸化膜（ＺｒＯ膜）を含むように形成することを特徴とする。

ここで、ＡＬＤ法を用いて、最下層に配置されるジルコニウム酸化膜（ＺｒＯ膜）と、アルミニウム酸化膜（ＡｌＯ膜）と、最上層に配置されるジルコニウム酸化膜（ＺｒＯ膜）と、が順次積層された３層構造の誘電体膜５を形成する場合を例に挙げて、表面５ａが非晶質状態とされた誘電体膜５の形成方法について説明する。

始めに、下部電極３上に、最下層に配置されるジルコニウム酸化膜（ＺｒＯ膜）を形成する。
具体的には、図示していない成膜チャンバー内に、Ｚｒ含有ガスを供給する段階、パージガスを供給する段階、酸化性ガスを供給する段階、及びパージガスを供給する段階を１サイクル（４つの段階よりなるサイクル）として、該サイクルを繰り返し行うことで、所望の厚さ（例えば、４ｎｍ）とされたジルコニウム酸化膜（ＺｒＯ膜）を形成する。
なお、上記１サイクルにより、約１原子層の厚さとされたジルコニウム酸化膜（ＺｒＯ膜）が形成される。

このとき、Ｚｒ含有ガスとしてＴＥＭＡＺ（テトラキスエチルメチルアミノジルコニウム）、酸化性ガスとしてオゾン（Ｏ_３）、パージガスとして窒素（Ｎ_２）を用いる。また、成膜温度としては、ＴＥＭＡＺが自己分解しないような温度、具体的には、２００〜２５０℃を用いる。

次いで、ＡＬＤ法により、最下層のジルコニウム酸化膜（ＺｒＯ膜）の表面を追うアルミニウム酸化膜（ＡｌＯ膜）を成膜する。
具体的には、図示していない成膜チャンバー内に、Ａｌ含有ガスを供給する段階、パージガスを供給する段階、酸化性ガスを供給する段階、及びパージガスを供給する段階を１サイクル（４つの段階）として、該サイクルを繰り返し行うことで、所望の厚さ（例えば、１ｎｍ）とされたアルミニウム酸化膜（ＡｌＯ膜）を形成する。

このとき、Ａｌ含有ガスとしてＴＭＡ（トリメチルアミン）、酸化性ガスとしてオゾン、パージガスとして窒素を用いることができる。
また、生産性の観点から、アルミニウム酸化膜（ＡｌＯ膜）の成膜温度は、ジルコニウム酸化膜（ＺｒＯ膜）と同じ温度（例えば、２００〜２５０℃）を用いるとよい。より具体的には、最下層のジルコニウム酸化膜（ＺｒＯ膜）の成膜温度として２２０℃を用いた場合、アルミニウム酸化膜（ＡｌＯ膜）の成膜温度は、２２０℃を用いる。

次いで、アルミニウム酸化膜（ＡｌＯ膜）の表面を覆うように、最上層に配置されるジルコニウム酸化膜（ＺｒＯ膜）を形成する。最上層のジルコニウム酸化膜（ＺｒＯ膜）は、先に説明した最下層の第１のジルコニウム酸化膜（ＺｒＯ膜）と同様な手法により形成する。また、最上層の第２のジルコニウム酸化膜（ＺｒＯ膜）の厚さは、例えば、４ｎｍとすることができる。

これにより、最下層のジルコニウム酸化膜（ＺｒＯ膜）と、アルミニウム酸化膜（ＡｌＯ膜）と、最上層のジルコニウム酸化膜（ＺｒＯ膜）と、が順次積層され、厚さが９ｎｍとされた誘電体膜５が形成される。

このように、ＡＬＤ法を用いてジルコニウム酸化膜（ＺｒＯ膜）の形成する際、成膜温度としては低温（例えば、２００〜２５０℃）が用いられるため、成長したジルコニウム酸化膜（ＺｒＯ膜）は、完全に結晶化しておらず、誘電体膜５の表面５ａを構成するジルコニウム酸化膜（ＺｒＯ膜）は非晶質となる。

なお、非晶質状態とされたジルコニウム酸化膜の下層には、結晶性の膜が存在してもよく、また異なる材料を有する膜が存在してもよい。つまり、最上層のジルコニウム酸化膜（ＺｒＯ膜）と最下層のジルコニウム酸化膜（ＺｒＯ膜）との間に形成されたアルミニウム酸化膜（ＡｌＯ膜）は、結晶状態であってもよい。

ジルコニウム酸化膜（ＺｒＯ膜）は、４００℃程度の温度で結晶化されるため、ジルコニウム酸化膜（ＺｒＯ膜）は、３００℃以下の温度（第１の基板温度）で形成する。なお、ジルコニウム酸化膜（ＺｒＯ膜）の形成方法は、上述したＡＬＤ法に限定されるものではなく、ＭＯＣＶＤ法などを用いて形成してもよい。また、平坦な構造を有するキャパシタを形成する場合には、膜の段差被覆性を考慮する必要はない。

非晶質状態とされたジルコニウム酸化膜（ＺｒＯ膜）の比誘電率は、約２０〜２５程度である。非晶質状態のジルコニウム酸化膜（ＺｒＯ膜）は、その後の工程において、４００℃以上の温度（第２の基板温度）で熱処理されることで、結晶化され、比誘電率が３０〜５０程度となる。この段階では、まだ、非晶質状態とされ、かつ最上層に配置されたジルコニウム酸化膜（ＺｒＯ膜）を結晶化させるための熱処理は行なわない。

次いで、図３に示す工程では、誘電体膜５において、表面５ａに非晶質の金属酸化膜が露出した状態で、誘電体膜５の表面５ａに上部電極７の母材となる導電膜６を形成する。
具体的には、誘電体膜５の表面５ａを覆うように、段差被覆性に優れた気相成長法であるＣＶＤ法またはＡＬＤ法により、誘電体膜５の表面５ａを覆うように、上部電極７の母材となり、かつ窒化チタン膜（ＴｉＮ膜）を主体とする導電膜６を形成する。該導電膜６の厚さは、例えば、１０ｎｍとすることができる。

このように、段差被覆性に優れたＣＶＤ法またはＡＬＤ法を用いて、上部電極７となる窒化チタン膜（ＴｉＮ膜）を形成することにより、例えば、高アスペクト比とされたシリンダ孔に形成された誘電体膜５の表面５ａに、高密度で、かつ均一な厚さとされた窒化チタン膜（ＴｉＮ膜）を精度よく形成することが可能となる。

上部電極７となる導電膜６を成膜する際に使用する成膜装置は、半導体基板１（ウェハ）の温度制御、ガス供給機構、ガス排気機構、を備えた一般的な装置を用いることができる。
第１の実施の形態では、枚様式の成膜装置を用いる場合を例に挙げて説明する。該成膜装置の成膜チャンバー内には、ステージ、シャワーヘッド、及び排気口が配置されている。

ステージには、温度制御を行うためのヒーターが設けられ、図２に示す構造体に設けられた半導体基板１を加熱して、昇温することができる。シャワーヘッドには、ガス供給ラインが接続され、ガス供給機構を介して、成膜ガスや不活性ガスを成膜チャンバー内に供給することができる。
排気口は、排気制御機構を介して、成膜チャンバー内を所定の圧力に維持することの可能なものを用いる。

成膜チャンバーには、半導体基板１の搬入及び搬出を行うゲートが設けられている。ステージには、リフトピンが設けられている。リフトピンは、上昇させるとステージの上面から上方に突き出すことが可能な構成とされると共に、下降させた際、ステージ内に埋没させることが可能な構成とされている。

半導体基板１がリフトピン上に配置されている場合、リフトピンを上昇させるとステージ上面から上方に半導体基板１が持ち上げられ、リフトピンを下降させると半導体基板１をステージ上に配置することができる。

半導体基板１（具体的には、図２に示す構造体）の搬入では、ゲートが開かれて、成膜チャンバー外からアーム上に維持した半導体基板１がチャンバー内に搬入され、図２に示す構造体がステージ上方に搬送される。

次いで、アームを下降させ、上昇した状態のリフトピン上に半導体基板１を配置し、その後、チャンバー外にアームが戻る。次いで、リフトピンが下降してステージの上面に図２に示す構造体が配置される。このとき、半導体基板１の裏面１ｂとステージの上面とが接触するように、図２に示す構造体を配置する。

次いで、図２に示す構造体に、上部電極７となる導電膜６（この場合、窒化チタン膜（ＴｉＮ膜）を主体とする導電膜）が成膜され、図３に示す構造体が形成される。次いで、半導体基板１（具体的には、図３に示す構造体）の搬出では、ステージ上に半導体基板１が配置された状態から、リフトピンが上昇し、ステージ上方に突出したリフトピン上に半導体基板１が配置された状態となる。

その後、ゲートが開き、外側からアームがチャンバー内に侵入し、ステージと半導体基板１の間の空間にアームが侵入する。次いで、アームを上昇させてアーム上に半導体基板１を載せた状態とする。半導体基板１を配置したアームをチャンバー外に戻し、チャンバー外に、図３に示す構造体を搬出する。

なお、上部電極６９となる導電膜６を成膜する装置としては、上記枚様式の成膜装置に限定されるものではなく、例えば、バッチ式の成膜装置を用いてもよい。

図４は、第１の実施の形態の上部電極となる導電膜の形成方法を説明するための図であり、半導体基板の温度と処理時間との関係を示す図である。図５は、第１の実施の形態の上部電極となる導電膜の形成方法を説明するための図であり、導電膜を形成する際に使用するガスの供給及び停止するタイミングと処理時間との関係を示す図である。

図４において、横軸は処理時間を示しており、縦軸は半導体基板１の温度を示している。また、図５において、縦軸はガス供給のオン、オフを示しており、横軸は処理時間を示している。また、図４及び図５の横軸の時間軸は、等しくなるように図示している。
図４では、成膜チャンバーへ搬入直前の半導体基板１の温度（言い換えれば、処理が開始される時刻Ｔ_０の温度）を「開始温度」として図示する。該開始温度は、第１の基板温度よりも低い温度であればよく、具体的には、例えば、室温（半導体基板１を加熱も冷却もしない温度）を用いることができるが、これに限定されない。

ここで、図１〜図５を参照して、枚様式の成膜装置であるＣＶＤ装置を用いて、窒化チタン膜（ＴｉＮ膜）を主体とする導電膜６を成膜する場合を例に挙げて、導電膜６の形成方法について説明する。

始めに、図４に示す時刻Ｔ_Ｏでは、図示していない枚様式のＣＶＤ装置のゲートを開き、アーム上に載せられた図２に示す構造体を、成膜チャンバー内に搬入し、ステージの上面よりも上方に突出したリフトピン上に図２に示す構造体を配置する。
その後、アームをチャンバー外に戻して、ゲートを閉じ、リフトピンを下降させてステージの上面に図２に示す構造体を配置する。これにより、ステージの上面と図２に示す構造体を構成する半導体基板１の裏面１ｂとが接触する。

次いで、図４に示す時刻Ｔ_１において、ＣＶＤ装置のステージに設けられたヒーターを用いて、半導体基板１の温度の昇温を開始する。
次いで、図４及び図５に示す時刻Ｔ_２において、成膜チャンバー内の排気、及び不活性ガスの供給を行い、成膜チャンバー内のパージ処理を開始する。

これにより、成膜チャンバー内は不活性ガスでパージされ、所定の圧力（例えば、６５０Ｐａ）となるように制御する。
不活性ガスとしては、例えば、窒素（Ｎ_２）を用いることができるが、これに限定されない。窒素（Ｎ_２）の替わりに、不活性ガスとして、例えば、アルゴン（Ａｒ）やヘリウム（Ｈｅ）等を用いてもよい。なお、半導体基板１の昇温の開始とパージ処理の開始とを同時に行ってもよい。

次いで、図４及び図５に示す時刻Ｔ_３において、誘電体膜５の表面５ａを構成するジルコニウム酸化膜（ＺｒＯ膜）が非晶質状態となるような第１の基板温度よりも高く、かつ３００℃以下の温度）にある段階で、成膜チャンバー内に窒化チタン膜（ＴｉＮ膜）を形成するための原料（成膜ガス）を供給して、窒化チタン膜（ＴｉＮ膜）を主体とする導電膜６の成膜処理を開始すると共に、半導体基板１の温度の昇温を開始する。
以下、図４に示す時刻Ｔ_０〜時刻Ｔ_３までの期間の処理を工程Ｓ_１という。

窒化チタン膜（ＴｉＮ膜）を形成する際に使用する原料（成膜ガス）としては、チタン化合物ガス及び窒素含有還元ガスを用いる。具体的には、チタン化合物ガスとして四塩化チタン（ＴｉＣｌ_４）を用い、窒素含有還元ガスとしてアンモニア（ＮＨ_３）を用いる。

この場合、四塩化チタン（ＴｉＣｌ_４）の流量、及びアンモニア（ＮＨ_３）の流量は、例えば、それぞれ５０ｓｃｃｍとすることができる。また、成膜チャンバー内の圧力は、例えば、２００Ｐａとすることができる。
また、不活性ガスとして窒素（Ｎ_２）を用いて、窒素（Ｎ_２）を流しながら成膜を行うことができる。

次いで、時刻Ｔ_４では、半導体基板１の温度が、第１の基板温度よりも高く、かつ金属酸化膜であるジルコニウム酸化膜（ＺｒＯ膜）が結晶化する第２の基板温度に到達する。以下、図４に示す時刻Ｔ_３〜時刻Ｔ_４までの期間の処理を工程Ｓ_２という。

次いで、時刻Ｔ_４〜時刻Ｔ_５の期間において、半導体基板１を第２の基板温度に保持した状態で、所定の厚さ（例えば、１０ｎｍ）となるように、窒化チタン膜（ＴｉＮ膜）の成膜を継続する。
以下、図４に示す時刻Ｔ_４〜時刻Ｔ_５まで期間の処理を工程Ｓ_３（主成膜形成工程）という。

上記第２の基板温度は、４００℃以上、好ましくは４５０℃以上を用いるとよい。このように、半導体基板１の第２の基板温度を４００℃以上（高温）にすることにより、主成膜形成工程（工程Ｓ_３）において窒化チタン膜（ＴｉＮ膜）を成膜中に、多くの塩素（Ｃｌ）が残留することがなくなり、キャパシタ８のリーク電流を小さくすることが可能となる。これにより、半導体装置の歩留まりを向上させることができる。

一方、第２の基板温度が高すぎると、ジルコニウム酸化膜（ＺｒＯ膜）の劣化が生じるため、キャパシタ８のリーク電流が増大してしまう。このため、第２の基板温度は、４００℃以上７００℃以下の範囲内で設定することが好ましい。

主成膜形成工程における不活性ガスの流量、成膜ガスの流量、及び成膜チャンバー内の圧力等の成膜条件は、工程Ｓ_２における成膜条件と同じ条件を用いる。これにより、時刻Ｔ_３〜時刻Ｔ_５までの期間において、窒化チタン膜（ＴｉＮ膜）を主体とする導電膜の堆積を連続的に行うことができる。

また、第２の基板温度で窒化チタン膜（ＴｉＮ膜）を成膜する最中に、非晶質状態とされたジルコニウム酸化膜（ＺｒＯ膜）は結晶化され、結晶化されることでジルコニウム酸化膜（ＺｒＯ膜）の比誘電率が増大する。

導電膜６の厚さとしては、窒化チタン膜（ＴｉＮ膜）が比較的大きな応力を有するため、厚さが厚くなると誘電体膜５に応力を与え、キャパシタ８のリーク電流を増加させる。また、窒化チタン膜（ＴｉＮ膜）は、その厚さが厚くなりすぎるとクラック等が発生するという問題もある。
そこで、上記２つの理由から、窒化チタン膜（ＴｉＮ膜）を主体とする導電膜６の厚さは、例えば、３〜２０ｎｍの範囲内に設定するとよい。

次いで、図４及び図５に示す時刻Ｔ_５では、成膜ガスである四塩化チタン（ＴｉＣｌ_４）及びアンモニア（ＮＨ_３）の供給を停止して、窒化チタン膜（ＴｉＮ膜）の成膜を終了する。
以下、図４及び図５に示す時刻Ｔ_３〜時刻Ｔ_５までの窒化チタン膜（ＴｉＮ膜）を成膜する期間を「期間ＰＤ」という。

次いで、図４及び図５に示す時刻Ｔ_５〜時刻Ｔ_６の期間では、成膜チャンバー内をパージする。以下、図４に示す時刻Ｔ_５〜時刻Ｔ_６まで期間の処理を工程Ｓ_４という。
次いで、図４及び図５に示す時刻Ｔ_６では、窒素含有還元ガスであるアンモニア（ＮＨ_３）の供給を開始し、時刻Ｔ_６〜時刻Ｔ_７の期間において、窒化処理を行う。以下、図４に示す時刻Ｔ_６〜時刻Ｔ_７まで期間の処理を工程Ｓ_５という。

この窒化処理により、窒化チタン膜（ＴｉＮ膜）に残留する塩素（Ｃｌ）の除去が促進される。これにより、図３に示す構造体が形成される。
このとき、アンモニア（ＮＨ_３）の流量は、比較的大きくするとよく、例えば、２０００ｓｃｃｍとすることができる。また、成膜チャンバー内の圧力は、例えば、２００Ｐａとすることができる。

次いで、図４及び図５に示す時刻Ｔ_７では、アンモニア（ＮＨ_３）及び窒素（Ｎ_２）の供給を停止する。次いで、時刻Ｔ_７以降の期間において、図３に示す構造体を冷却する。次いで、図３に示す構造体が十分に冷却された後、成膜チャンバー内から、図３に示す構造体を搬出する。以下、図４に示す時刻Ｔ_７以降の処理を工程Ｓ_６という。

なお、窒化チタン膜（ＴｉＮ膜）は、厚く形成し難いため、上部電極７の抵抗は高くなり易い。そこで、上部電極７の抵抗値を下げる必要がある場合には、窒化チタン膜（ＴｉＮ膜）上に、ドープトシリコン膜、タングステン膜（Ｗ膜）、タンタル膜（Ｔａ膜）のうち、いずれか１つの膜を形成して積層構造としてもよい。
この後、窒化チタン膜（ＴｉＮ膜）を主体とする導電膜６をパターニングすることで、キャパシタ（ＭＩＭキャパシタ）が形成される。

第１の実施の形態の半導体装置の製造方法によれば、表面５ａが非晶質状態とされた金属酸化膜であるジルコニウム酸化膜（ＺｒＯ膜）よりなる誘電体膜５を形成し、次いで、非晶質状態とされたジルコニウム酸化膜（ＺｒＯ膜）よりなる誘電体膜５の表面５ａに導電膜６として窒化チタン膜（ＴｉＮ膜）を形成することにより、窒化チタン膜（ＴｉＮ膜）の結晶核の形成が進行しやすくなるので、半導体基板１面内において結晶核の形成を均一に行なうことが可能となる。

これにより、半導体基板１面内における窒化チタン膜（ＴｉＮ膜）の厚さばらつきが低減され、リーク電流を低減することが可能となるので、半導体装置の歩留まりを向上させることができる。

また、非晶質状態とされたジルコニウム酸化膜（ＺｒＯ膜）よりなる誘電体膜５の表面５ａに導電膜６として窒化チタン膜（ＴｉＮ膜）を形成することにより、インキュベーション時間が短くなり、窒化チタン膜（ＴｉＮ膜）の成膜速度（成膜レート）が向上するため、半導体装置の生産性を向上させることができる。

また、ジルコニウム酸化膜（ＺｒＯ膜）が非晶質状態を有する状態で、窒化チタン膜（ＴｉＮ膜）の成膜を開始した後、半導体基板１の温度をジルコニウム酸化膜（ＺｒＯ膜）が結晶化する第２の基板温度（４００℃以上７００℃以下）に昇温して、上部電極７となる窒化チタン膜（ＴｉＮ膜）の成膜を行うことで、別途熱処理工程を追加することなく、誘電体膜５を構成するジルコニウム酸化膜（ＺｒＯ膜）を結晶化させることができ、かつキャパシタ８の容量値を大きくすることができる。

また、非晶質状態とされたジルコニウム酸化膜（ＺｒＯ膜）上において、窒化チタン膜（ＴｉＮ膜）の成長を開始させることにより、キャパシタ８を構成する窒化チタン膜（ＴｉＮ膜）を良好な均一性を持って成膜することができる。

この結果、リーク電流が抑制されたキャパシタ８を形成することが可能となるので、半導体装置の信頼性を高めることができ、また、半導体装置の歩留まりの向上を図ることができる。

ここで、非晶質状態とされたジルコニウム酸化膜（ＺｒＯ膜）の表面（誘電体膜５の表面５ａ）に、上部電極７を構成する窒化チタン膜（ＴｉＮ膜）の成膜を開始することは、発明者の検討結果に基づくものである。

発明者の検討の結果、従来、ジルコニウム酸化膜（ＺｒＯ膜）上に窒化チタン膜（ＴｉＮ膜）を形成する際、半導体基板（ウェハ）面内における窒化チタン膜（ＴｉＮ膜）の厚さばらつきが大きいという課題や、窒化チタン膜（ＴｉＮ膜）の成膜処理時間が長く、半導体装置の生産性を低下させるという課題が見出された。

さらに、従来の手法により、誘電体膜となるジルコニウム酸化膜（ＺｒＯ膜）上に上部電極となる窒化チタン膜（ＴｉＮ膜）が形成されたキャパシタでは、キャパシタリーク電流が増加して、半導体装置の歩留まりの低下を引き起こすという課題あった。

そこで、不良となったキャパシタを調べたところ、上部電極となる窒化チタン膜（ＴｉＮ膜）の膜厚が部分的に非常に薄くなっていることが確認できた。このことから、窒化チタン膜（ＴｉＮ膜）の厚さが部分的に非常に薄くなることで、誘電体膜を構成するジルコニウム酸化膜（ＺｒＯ膜）の劣化が生じると考えた。

このように、ジルコニウム酸化膜（ＺｒＯ膜）上における窒化チタン膜（ＴｉＮ膜）の成膜特性が悪いため、半導体装置の歩留まりの低下が生じており、ジルコニウム酸化膜（ＺｒＯ膜）上での窒化チタン膜（ＴｉＮ膜）の成膜特性の改善が重要課題となっていた。

このような状況の下、本発明者が、種々の方法を検討した結果、非晶質状態とされたジルコニウム酸化膜（ＺｒＯ膜）の表面に、窒化チタン膜（ＴｉＮ膜）の成膜を開始することで、窒化チタン膜（ＴｉＮ膜）の厚さばらつきが改善され、さらに、窒化チタン膜（ＴｉＮ膜）の成膜速度が向上して、窒化チタン膜（ＴｉＮ膜）の成膜時間の短縮が図られることが判明した。

本発明者が事前に検討した方法では、窒化チタン膜（ＴｉＮ膜）の成長では、窒化チタン膜（ＴｉＮ膜）中の塩素（Ｃｌ）濃度の低減のため、成膜温度は４００℃以上で形成される。このような高温で窒化チタン膜（ＴｉＮ膜）の成長を行うため、窒化チタン膜（ＴｉＮ膜）の成膜開始時点では、ジルコニウム酸化膜（ＺｒＯ膜）は結晶化される状況となっていた。

一方、本発明では、ジルコニウム酸化膜（ＺｒＯ膜）が非晶質状態を有するような低温で、窒化チタン膜（ＴｉＮ膜）の成膜を開始する。
このような方法により、窒化チタン膜（ＴｉＮ膜）の成膜を行なうことで、半導体基板１面内における窒化チタン膜（ＴｉＮ膜）の厚さの均一性の改善、及び成膜処理時間の短縮が可能となることが見出された。

なお、ジルコニウム酸化膜（ＺｒＯ膜）上に形成される窒化チタン膜（ＴｉＮ膜）の成膜特性が改善されるメカニズムは明確ではないが、非晶質状態のジルコニウム酸化膜（ＺｒＯ膜）上では、窒化チタン膜（ＴｉＮ膜）の結晶核が成長し易くなっていることが一つの要因として推定される。
そして、結晶核の形成が容易になることにより、結晶核の密度、結晶核の均一性の向上、インキュベーション時間の短縮が図られ、この結果、膜厚の面内均一性が改善し、さらに成膜処理時間の短縮が図られると考えられる。

また、第１の実施の形態では、チタン化合物ガスとしてＴｉＣｌ_４ガスを用いて窒化チタン膜（ＴｉＮ膜）を成長させたが、原料（成膜ガス）は、これに限定されない。例えば、ＴｉＣｌ_４ガスの替わりに、ＴＤＭＡＴ（テトラキスジメチルアミノチタン）やＴＥＭＡＴ等を用いてもよい。

従来、半導体基板の昇温中のステップは成膜に寄与していなかったが、第１の実施の形態では、半導体基板１の昇温中において窒化チタン膜（ＴｉＮ膜）の成膜を開始する方法をとることで、半導体基板１の昇温中の時間を窒化チタン膜（ＴｉＮ膜）の成膜処理時間として利用することが可能となる。これにより、窒化チタン膜（ＴｉＮ膜）の成膜処理時間の短縮を図ることができる。

また、第１の実施の形態では、上部電極７となる導電膜６を成膜する成膜装置として、枚様式のＣＶＤ装置を使用する場合を例に挙げて説明したが、導電膜６を成膜する成膜装置は、枚様式のＣＶＤ装置に限定されない。

また、導電膜６を成膜する成膜装置は、半導体基板１の温度制御、ガス供給機構、及びガス排気機構を有する成膜装置であればよい。具体的には、該成膜装置として、例えば、バッチ型のＣＶＤ装置やＡＬＤ装置等を用いてもよい。

また、第１の実施の形態では、誘電体膜５の表面５ａを構成し、かつ非結晶状態とされた金属酸化膜として、ジルコニウム酸化膜（ＺｒＯ膜）を用いた場合を例に挙げて説明したが、ジルコニウム酸化膜（ＺｒＯ膜）の替わりに、ジルコニウムと同属の遷移元素であり、類似した化学的特性を有したハフニウム酸化膜や、アルミニウム酸化膜（ＡｌＯ膜）等を用いても同様の効果を得ることができる。

上記ハフニウム酸化膜は、原料ガスとしてＴＥＭＡＨを用いたＡＬＤ法により形成することができる。このときの成膜温度は、２００〜３００℃を用いることができる。
上記方法により、ハフニウム酸化膜は、非晶質状態で形成される。非晶質状態とされたハフニウム酸化膜の比誘電率は、１５〜２０である。

ハフニウム酸化膜は、４００℃以上の温度で熱処理されることで結晶化し、比誘電率が２５程度となる。また、ハフニウム酸化膜は、バンドギャップは６ｅＶと比較的大きく、リーク電流も比較的小さい。よって、ハフニウム酸化膜は、誘電体膜５として好適な金属酸化膜である。

さらに、第１の実施の形態では、誘電体膜５の形成後に、誘電体膜５の表面５ａが非晶質状態である場合を例に挙げて説明したが、導電膜６が形成される誘電体膜５の表面５ａは、導電膜６が形成される直前の段階において、非晶質状態とされていればよく、誘電体膜５の形成直後において、誘電体膜５の表面５ａが非晶質状態である必要はない。

図６は、第１の実施の形態の第１変形例に係る導電膜の形成方法を説明するための図であり、半導体基板の温度と処理時間との関係を示す図である。図７は、第１の実施の形態の第１変形例に係る導電膜の形成方法を説明するための図であり、導電膜を形成する際に使用するガスの供給及び停止するタイミングと処理時間との関係を示す図である。

図６において、横軸は処理時間を示しており、縦軸は半導体基板１の温度を示している。また、図７において、縦軸はガス供給のオン、オフを示しており、横軸は処理時間を示している。また、図６及び図７の横軸の時間軸は、等しくなるように図示している。
図６では、成膜チャンバーへ搬入直前の半導体基板１の温度（言い換えれば、処理が開始される時刻Ｔ_０の温度）を「開始温度」として図示する。該開始温度は、第１の基板温度よりも低い温度であればよく、具体的には、例えば、室温（半導体基板１を加熱も冷却もしない温度）を用いることができるが、これに限定されない。

ここで、図１〜図３、図６、及び図７を参照して、枚様式の成膜装置であるＣＶＤ装置を用いて、窒化チタン膜（ＴｉＮ膜）を主体とする導電膜６を成膜（堆積）する場合を例に挙げて、導電膜６の形成方法について説明する。

ここで、図１〜図３、図６、及び図７を参照して、第１の実施の形態の第１変形例に係る導電膜６の形成方法について説明する。
具体的には、第１の実施の形態の第１変形例に係る導電膜６の形成方法として、ＣＶＤ法により窒化チタン膜（ＴｉＮ膜）を主体とする導電膜を堆積する工程と、窒化チタン膜（ＴｉＮ膜）を主体とする導電膜を窒化させて窒化チタン膜（ＴｉＮ膜）を主体とする導電膜に含まれる塩素（Ｃｌ）を除去する工程と、を交互に繰り返し行うことで、複数回積層された窒化チタン膜（ＴｉＮ膜）を主体とする導電膜６を形成する場合について以下に説明する。

図６及び図７を参照するに、第１の実施の形態の第１変形例では、時刻Ｔ_３〜時刻Ｔ_５までの期間（図６及び図７に示す期間ＰＤ）において、成膜チャンバー内に原料（成膜ガス）として四塩化チタン（ＴｉＣｌ_４）及びアンモニア（ＮＨ_３）を供給して窒化チタン膜（ＴｉＮ膜）主体とする導電膜を成長させる第１の段階と、四塩化チタン（ＴｉＣｌ_４）及びアンモニア（ＮＨ_３）の供給を停止して、成膜チャンバー内に不活性ガスである窒素（Ｎ_２）を供給してパージする第２の段階と、成膜チャンバー内に窒素含有還元ガスであるアンモニア（ＮＨ_３）を供給して、窒化チタン膜（ＴｉＮ膜）に含まれる塩素（Ｃｌ）を除去する第３の段階と、成膜チャンバー内へのアンモニア（ＮＨ_３）の供給を停止して、パージする第４の段階と、を１サイクルとし、該サイクルを繰り返し行うことで、塩素（Ｃｌ）が除去され、かつ積層された複数の窒化チタン膜（ＴｉＮ膜）よりなり、所望の厚さ（例えば、１０ｎｍ）とされた導電膜６を形成する。

また、第１の段階での四塩化チタン（ＴｉＣｌ_４）及びアンモニア（ＮＨ_３）の流量及び成膜チャンバー内の圧力は、先に説明した図４に示す工程Ｓ_２と同じ条件を用いることができる。
また、第３の段階でのアンモニア（ＮＨ_３）の流量及び成膜チャンバー内の圧力は、先に説明した図４に示す工程Ｓ_５と同じ条件を用いることができる。

第１の実施の形態の第１変形例に係る半導体装置の製造方法（導電膜６の形成方法）によれば、窒化チタン膜（ＴｉＮ膜）を主体とする導電膜を堆積する工程と、窒化チタン膜（ＴｉＮ膜）を主体とする導電膜に含まれる塩素（Ｃｌ）を除去する工程と、複数回繰り返し行うことで、非晶質状態とされたジルコニウム酸化膜（ＺｒＯ膜）の表面に、複数回積層された窒化チタン膜（ＴｉＮ膜）よりなる導電膜６を形成することにより、窒化チタン膜（ＴｉＮ膜）の成膜及び窒化処理をそれぞれ１度のみ行なって導電膜６を形成する場合と比較して、窒化チタン膜（ＴｉＮ膜）中に残留する塩素（Ｃｌ）濃度を低くすることが可能となる。
これにより、キャパシタ８のリーク電流をさらに小さくすることが可能となるので、半導体装置の歩留まりをさらに向上させることができる。

なお、非晶質状態とされた金属酸化膜としては、ジルコニウム酸化膜の他に、ハフニウム酸化膜やアルミニウム酸化膜を用いることができる。
また、誘電体膜５は、ジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうちのいずれかの単層、或いは、ジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうち、少なくとも２層を積層させて形成すればよい。

図８は、第１の実施の形態の第２変形例に係る導電膜の形成方法を説明するための図であり、半導体基板の温度と処理時間との関係を示す図である。図９は、第１の実施の形態の第２変形例に係る導電膜の形成方法を説明するための図であり、導電膜を形成する際に使用するガスの供給及び停止するタイミングと処理時間との関係を示す図である。

図８において、横軸は処理時間を示しており、縦軸は半導体基板１の温度を示している。また、図９において、縦軸はガス供給のオン、オフを示しており、横軸は処理時間を示している。また、図８及び図９の横軸の時間軸は、等しくなるように図示している。
図８では、成膜チャンバーへ搬入直前の半導体基板１の温度（言い換えれば、処理が開始される時刻Ｔ_０の温度）を「開始温度」として図示する。該開始温度は、第１の基板温度よりも低い温度であればよく、具体的には、例えば、室温（半導体基板１を加熱も冷却もしない温度）を用いることができるが、これに限定されない。

ここで、図１〜図３、図８、及び図９を参照して、ＡＬＤ法により窒化チタン膜（ＴｉＮ膜）を主体とする導電膜６を成膜（堆積）する場合を例に挙げて、導電膜６の形成方法について説明する。

図８及び図９を参照するに、第１の実施の形態の第２変形例では、時刻Ｔ_３〜時刻Ｔ_５までの期間（図８及び図９に示す期間ＰＤ）において、成膜チャンバー内に原料（成膜ガス）である四塩化チタン（ＴｉＣｌ_４）を供給する第１の段階と、四塩化チタン（ＴｉＣｌ_４）の供給を停止して、成膜チャンバー内に不活性ガスである窒素（Ｎ_２）を供給してパージする第２の段階と、窒素（Ｎ_２）の供給を停止し、成膜チャンバー内に窒素含有還元ガスであるアンモニア（ＮＨ_３）を供給する第３の段階と、アンモニア（ＮＨ_３）の供給を停止し、成膜チャンバー内に不活性ガスである窒素（Ｎ_２）でパージする第４の段階と、を順次繰り返し行うことで、所望の厚さとされ、かつ窒化チタン膜（ＴｉＮ膜）を主体とする導電膜６を形成する。

第１の実施の形態の第２変形例に係る半導体装置の製造方法（導電膜６の形成方法）によれば、ＣＶＤ法の替わりに、ＡＬＤ法を用いて、非晶質状態とされたジルコニウム酸化膜（ＺｒＯ膜）の表面に、窒化チタン膜（ＴｉＮ膜）を主体とする導電膜６を形成することで、薄い厚さとされた窒化チタン膜（ＴｉＮ膜）を形成する際、半導体基板１面内における窒化チタン膜（ＴｉＮ膜）の厚さの均一性を向上させることができる。

なお、非晶質状態とされた金属酸化膜としては、ジルコニウム酸化膜の他に、ハフニウム酸化膜やアルミニウム酸化膜を用いることができる。

また、誘電体膜５は、ジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうちのいずれかの単層、或いは、ジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうち、少なくとも２層を積層させて形成すればよい。

（第２の実施の形態）
図１０は、第２の実施の形態の上部電極となる導電膜の形成方法を説明するための図であり、半導体基板の温度と処理時間との関係を示す図である。図１１は、第２の実施の形態の上部電極となる導電膜の形成方法を説明するための図であり、導電膜を形成する際に使用するガスの供給及び停止するタイミングと処理時間との関係を示す図である。

図１０において、横軸は処理時間を示しており、縦軸は半導体基板１の温度を示している。また、図１１において、縦軸はガス供給のオン、オフを示しており、横軸は処理時間を示している。また、図１０及び図１１の横軸の時間軸は、等しくなるように図示している。
図１０では、成膜チャンバーへ搬入直前の半導体基板１の温度（言い換えれば、処理が開始される時刻Ｔ_０の温度）を「開始温度」として図示する。該開始温度は、第１の基板温度よりも低い温度であればよく、具体的には、例えば、室温（半導体基板１を加熱も冷却もしない温度）を用いることができるが、これに限定されない。

ここで、図１〜図３、図１０、及び図１１を参照して、枚様式の成膜装置であるＣＶＤ装置を用いたＣＶＤ法（第１の実施の形態の図４及び図５で説明したＣＶＤ法）により、窒化チタン膜（ＴｉＮ膜）を主体とする導電膜６を成膜する場合を例に挙げて、導電膜６の形成方法について説明する。

図１０及び図１１を参照するに、第２の実施の形態では、時刻Ｔ_０において処理が開始されると、時刻Ｔ_０〜時刻Ｔ_３の期間において、先に説明した図４に示す工程Ｓ_１と同様な処理が行なわれ、半導体基板１の温度が第１の基板温度（室温よりも高く、かつ３００℃以下の温度）まで昇温される。

次いで、半導体基板１の温度が第１の基板温度に到達する時刻Ｔ_３では、導電膜６となる窒化チタン膜（ＴｉＮ膜）の成膜が開始される。次いで、時刻Ｔ_３〜時刻Ｔ_４までの期間では、半導体基板１の温度が第１の基板温度に維持された状態で、窒化チタン膜（ＴｉＮ膜）の成膜が進行する。このとき、半導体基板１の温度以外の成膜条件は、先に説明した図４に示す工程Ｓ_２と同様な成膜条件を用いることができる。

次いで、時刻Ｔ_４〜時刻Ｔ_５の期間では、半導体基板１の温度が第１の基板温度よりも高く、かつ窒化チタン膜（ＴｉＮ膜）が結晶化する第２の基板温度（４００℃以上７００℃以下）となるように、半導体基板１の温度を昇温すると共に、窒化チタン膜（ＴｉＮ膜）の成膜を継続して行なう。
次いで、時刻Ｔ_５〜時刻Ｔ_６の期間では、半導体基板１の温度を第２の基板温度に保持した状態で、窒化チタン膜（ＴｉＮ膜）の主成膜形成工程を行なう。また、時刻Ｔ_５〜時刻Ｔ_６の期間では、先に説明した図４に示す工程Ｓ_３と同様な成膜条件を用いて、窒化チタン膜（ＴｉＮ膜）の成膜を行なう。

このように、第２の実施の形態の半導体装置の製造方法（導電膜６の形成方法）では、半導体基板１の温度が第１の基板温度に維持された時刻Ｔ_３〜時刻Ｔ_４の期間、半導体基板１の温度を第１の基板温度から第２の基板温度に昇温する時刻Ｔ_４〜時刻Ｔ_５の期間、及び半導体基板１の温度が第２の基板温度に維持された時刻Ｔ_５〜時刻Ｔ_６の期間において、導電膜６となる窒化チタン膜（ＴｉＮ膜）の成膜を行なう。

次いで、時刻Ｔ_６では、成膜チャンバー内への成膜ガスである四塩化チタン（ＴｉＣｌ_４）及びアンモニア（ＮＨ_３）の供給を停止して、窒化チタン膜（ＴｉＮ膜）の成膜を停止させる。次いで、時刻Ｔ_６〜時刻Ｔ_７の期間において、成膜チャンバー内に不活性ガスである窒素（Ｎ_２）を供給してパージを行なう。

次いで、時刻Ｔ_７〜時刻Ｔ_８までの期間において、成膜チャンバー内に窒素（Ｎ_２）を供給させた状態で、成膜チャンバー内に窒素含有還元ガスであるアンモニア（ＮＨ_３）を供給することで、窒化チタン膜（ＴｉＮ膜）に残留する塩素（Ｃｌ）の除去を促進させる。
次いで、時刻Ｔ_８以降の期間において、半導体基板１の温度を冷却し、その後、冷却された図３に示す構造体を成膜チャンバーから取り出す。

第２の実施の形態の半導体装置の製造方法によれば、半導体基板１の温度を第１の基板温度に維持して窒化チタン膜（ＴｉＮ膜）を成膜することにより、非晶質状態とされたジルコニウム酸化膜（ＺｒＯ膜）の表面に、窒化チタン膜（ＴｉＮ膜）を第１の実施の形態よりも長い時間成膜することが可能となるので、結晶核の形成がさらに促進され、半導体基板１面内における窒化チタン膜（ＴｉＮ膜）の厚さの面内均一性をさらに向上させることができる。

なお、第２の実施の形態では、半導体基板１の温度を第１の基板温度（３００℃以下の温度）に維持して、窒化チタン膜（ＴｉＮ膜）を成膜するため、第１の実施の形態で説明した方法と比較して、上部電極７の形成工程のスループットが低下する。このため、半導体装置の生産性を考慮して、半導体基板１の温度を第１の基板温度で保持する時間の長さを設定することが望ましい。

また、第２の実施の形態では、第１の実施の形態において図４及び図５で説明したＣＶＤ法を用いて、導電膜６となる窒化チタン膜（ＴｉＮ膜）を形成する場合を例に挙げて説明したが、図４及び図５で説明したＣＶＤ法の替わりに、図６及び図７で説明したＣＶＤ法（第１の実施の形態の第１変形例参照）、或いは図８及び図９で説明したＡＬＤ法（第１の実施の形態の第２変形例参照）を用いて、窒化チタン膜（ＴｉＮ膜）を主体とする導電膜６を形成してもよい。

また、非晶質状態とされた金属酸化膜としては、ジルコニウム酸化膜の他に、ハフニウム酸化膜やアルミニウム酸化膜を用いることができる。

（第３の実施の形態）
図１２は、第３の実施の形態の上部電極となる導電膜の形成方法を説明するための図であり、半導体基板の温度と処理時間との関係を示す図である。図１３は、第３の実施の形態の上部電極となる導電膜の形成方法を説明するための図であり、導電膜を形成する際に使用するガスの供給及び停止するタイミングと処理時間との関係を示す図である。

図１２において、横軸は処理時間を示しており、縦軸は半導体基板１の温度を示している。また、図１３において、縦軸はガス供給のオン、オフを示しており、横軸は処理時間を示している。また、図１２及び図１３の横軸の時間軸は、等しくなるように図示している。
図１２では、成膜チャンバーへ搬入直前の半導体基板１の温度（言い換えれば、処理が開始される時刻Ｔ_０の温度）を「開始温度」として図示する。該開始温度は、第１の基板温度よりも低い温度であればよく、具体的には、例えば、室温（半導体基板１を加熱も冷却もしない温度）を用いることができるが、これに限定されない。

ここで、図１〜図３、図１２、及び図１３を参照して、枚様式の成膜装置であるＣＶＤ装置を用いたＣＶＤ法（第１の実施の形態の図４及び図５で説明したＣＶＤ法）により、窒化チタン膜（ＴｉＮ膜）を主体とする導電膜６を成膜（堆積）する場合を例に挙げて、導電膜６の形成方法について説明する。

図１２及び図１３を参照するに、第３の実施の形態では、時刻Ｔ_０において処理が開始されると、図示していないＣＶＤ装置のゲートが開けられ、該ゲートを介して、アーム上に配置された図４に示す構造体が成膜チャンバー内に搬送される。次いで、成膜チャンバーのステージの上面から突出するリフトピン上に、リフトピンと半導体基板１１の裏面１１ｂとが接触するように、図２に示す構造体を配置する。

次いで、アームを成膜チャンバーの外（ゲートの外側）に戻し、ゲートを閉じる。この段階では、成膜チャンバーのステージの上面から突出するリフトピン上に、図２に示す構造体を配置した状態を保つ。

次いで、成膜チャンバー内を排気した後、時刻Ｔ_１では、成膜チャンバー内に不活性ガスとして窒素（Ｎ_２）を供給する。次いで、時刻Ｔ_１〜時刻Ｔ_２までの期間、成膜チャンバー内のパージ処理を行なうことで、成膜チャンバー内の圧力を所定の圧力（例えば、６５０Ｐａ）にする。

なお、不活性ガスとして、窒素（Ｎ_２）の替わりに、アルゴン（Ａｒ）やヘリウム（Ｈｅ）等を用いてもよい。また、半導体基板１の昇温の開始と、成膜チャンバー内のパージ処理の開始とを同時に行ってもよい。

次いで、時刻Ｔ_２では、ステージの上面から突出したリフトピンを下降させることで、ステージの上面に、図２に示す構造体を配置する。これにより、半導体基板１の裏面１ｂとステージの上面とが接触する。

また、時刻Ｔ_２では、半導体基板１の裏面１ｂとステージの上面とが接触した後、ステージに設けられたヒーターにより、半導体基板１の温度の昇温を開始すると共に、成膜チャンバー内に原料（成膜ガス）として四塩化チタン（ＴｉＣｌ_４）及びアンモニア（ＮＨ_３）を供給して、導電膜６となる窒化チタン膜（ＴｉＮ膜）の成膜を開始する。

次いで、時刻Ｔ_２〜時刻Ｔ_３の期間では、時刻Ｔ_３において半導体基板１の温度が第１の基板温度（室温（２５℃）よりも高く、かつ３００℃以下の温度）よりも高く、かつ窒化チタン膜（ＴｉＮ膜）が結晶化す第２の基板温度（４００℃以上７００℃以下）となるように、半導体基板１の温度を昇温させながら、窒化チタン膜（ＴｉＮ膜）の成膜を行なう。
また、時刻Ｔ_２〜時刻Ｔ_３の期間では、半導体基板１の温度以外は第１の実施の形態で説明した図４に示す工程Ｓ_２と同様な成膜条件を用いて、窒化チタン膜（ＴｉＮ膜）の成膜を行う。

次いで、時刻Ｔ_３〜時刻Ｔ_４の期間では、半導体基板１の温度を第２の基板温度に保持した状態で、窒化チタン膜（ＴｉＮ膜）の主成膜形成工程を行なう。時刻Ｔ_３〜時刻Ｔ_４の期間では、第１の実施の形態で説明した図４に示す工程Ｓ_３と同様な成膜条件を用いて、窒化チタン膜（ＴｉＮ膜）の成膜を行なう。

次いで、時刻Ｔ_４では、成膜チャンバー内に成膜ガスである四塩化チタン（ＴｉＣｌ_４）及びアンモニア（ＮＨ_３）の供給を停止し、窒化チタン膜（ＴｉＮ膜）の成膜を停止させる。
つまり、第３の実施の形態では、時刻Ｔ_２〜時刻Ｔ_４の期間（期間ＰＤ）において、導電膜６となる窒化チタン膜（ＴｉＮ膜）の成膜を行なう。

次いで、時刻Ｔ_４〜時刻Ｔ_５の期間では、成膜チャンバー内に不活性ガスである窒素（Ｎ_２）を供給してパージを行なう。
次いで、時刻Ｔ_５〜時刻Ｔ_６の期間では、成膜チャンバー内に窒素（Ｎ_２）を供給させた状態で、成膜チャンバー内に窒素含有還元ガスであるアンモニア（ＮＨ_３）を供給することで、窒化チタン膜（ＴｉＮ膜）に含まれる塩素（Ｃｌ）を除去する。
次いで、時刻Ｔ_６以降の期間において、半導体基板１の温度を冷却し、その後、冷却された図３に示す構造体を成膜チャンバーから取り出す。

第３の実施の形態の半導体装置の製造方法によれば、成膜ステージ上に半導体基板１（図４に示す構造体）が配置された状態から、窒化チタン膜（ＴｉＮ膜）を主体とする導電膜６の成膜（堆積）を開始することにより、低温の状態で窒化チタン膜（ＴｉＮ膜）の成膜を開始することが可能となるので、より結晶核の形成を容易に行なうことができる。

また、第３の実施の形態では、半導体基板１（図２に示す構造体）がステージの上面に配置された時点（時刻Ｔ_２）から導電膜６となる窒化チタン膜（ＴｉＮ膜）の成膜を開始するため、半導体基板１がステージ上に設置される前に、パージ処理を完了させ、ステージ上に半導体基板１が配置される時点において成膜ガスを供給できるようにする必要がある。

また、第３の実施の形態では、先に説明したように、半導体基板１がステージ上に配置された後、窒化チタン膜（ＴｉＮ膜）の成膜処理を開始する。これは、ステージ上に半導体基板１が配置される前に、窒化チタン膜（ＴｉＮ膜）の成膜処理が開始されると、半導体基板１がリフトピンの上に載置された状態で、半導体基板１の裏面１ｂに窒化チタン膜（ＴｉＮ膜）が成膜されてしまい、半導体基板１の裏面１ｂからの膜剥がれが生じる虞があることが、本発明者の検討（実験）により判明したことに基づく。

また、導電膜６の成膜は、気相成長法により形成すればよく、ＡＬＤ法を用いてもよい。また、非晶質状態とされた金属酸化膜としては、ジルコニウム酸化膜の他に、ハフニウム酸化膜やアルミニウム酸化膜を用いることができる。

（第４の実施の形態）
図１４〜図２０は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図である。図１４〜図２０では、第４の実施の形態の半導体装置１０（後述する図２０参照）の一例として、ＤＲＡＭを挙げる。

また、図１４〜図２０では、ＤＲＡＭを構成するメモリセルアレイの一部（具体的には、２つのメモリセルよりなるユニットセル）の断面のみを図示し、ＤＲＡＭを構成する周辺回路領域の図示を省略する。
さらに、図１４〜図２０では、ビット線４８をゲート電極２２及びダミーゲート電極２３と交差する方向に延在するように図示することが困難なため、模式的に図示する。

図１４〜図２０を参照して、第１の実施の形態で説明したキャパシタ８の形成方法を第４の実施の形態の半導体装置１０（図２０参照）に適用した際の半導体装置の製造方法について説明する。
始めに、図１４に示す工程では、半導体基板１１の表面１１ａ側に、素子分離領域１３を形成することで、複数の活性領域１４を区画する。
半導体基板１１としては、例えば、ｐ型単結晶シリコンウエハを準備する。ｐ型単結晶シリコンウエハは、ダイシング領域に区画された複数のチップ形成領域を有する。
なお、以下の説明では、半導体基板１１としてｐ型単結晶シリコンウエハを用いた場合を例に挙げる。

素子分離領域１３は、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）法により形成する。
具体的には、素子分離領域１３は、エッチングにより半導体基板１１に溝（図示せず）を形成し、該溝に絶縁膜（例えば、シリコン酸化膜（ＳｉＯ_２膜））で埋め込むことで形成する。このとき、素子分離領域１３の上面１３ａが、半導体基板１１の表面１１ａに対して略面一となるように、素子分離領域１３を形成する。

次いで、半導体基板１１の表面１１ａ及び素子分離領域１３の上面１３ａを覆う絶縁膜１６（ゲート絶縁膜１９及びダミーゲート絶縁膜２１の母材）と、ゲート及びダミーゲート形成用導電膜１７（ゲート電極２２及びダミーゲート電極２３の母材）と、絶縁膜１８（キャップ絶縁膜２４の母材）と、を順次積層形成する。

絶縁膜１６としては、例えば、単層の酸化シリコン膜（ＳｉＯ_２膜）、酸化シリコン膜を窒化した膜（ＳｉＯＮ膜）、積層された酸化シリコン膜（ＳｉＯ_２膜）、酸化シリコン膜（ＳｉＯ_２膜）上に窒化シリコン膜（ＳｉＮ膜）を積層させた積層膜、Ｈｉｇｈ−Ｋ膜（高誘電率膜）等を用いることができる。

また、ゲート及びダミーゲート形成用導電膜１７としては、例えば、リン（Ｐ）等の不純物を含有した多結晶シリコン膜と、金属膜と、が順次積層された積層構造を用いることができる。この場合、ゲート及びダミーゲート形成用導電膜１７を構成する金属膜としては、例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
絶縁膜１８としては、窒化シリコン膜（Ｓｉ_３Ｎ_４膜）を用いることができる。

次いで、絶縁膜１８上に、ゲート電極２２及びダミーゲート電極２３の形成領域に対応する絶縁膜１８の上面を覆うフォトレジスト（図示せず）を形成する。次いで、該フォトレジストをマスクとする異方性エッチング（例えば、ドライエッチング）により、絶縁膜１８をパターニングすることで、素子分離領域１３の上方に１本のキャップ絶縁膜２４と、素子分離領域１３間に位置する半導体基板１１の表面１１ａの上方に対向配置された２本のキャップ絶縁膜２４と、を一括形成する。その後、フォトレジストを除去する。

次いで、キャップ絶縁膜２４をエッチングマスクとする異方性エッチング（例えば、ドライエッチング）により、半導体基板１１の表面１１ａ及び素子分離領域１３の上面１３ａが露出するまで、絶縁膜１６及びゲート及びダミーゲート形成用導電膜１７をエッチングする。

これにより、素子分離領域１３間に位置する半導体基板１１の表面１１ａに対向配置され、帯状とされた２列のゲート絶縁膜１９と、素子分離領域１３の上面１３ａに配置された１列のダミーゲート絶縁膜２１と、ゲート絶縁膜１９上に配置されたゲート電極２２と、ダミーゲート絶縁膜２１上に配置されたダミーゲート電極２３と、が一括形成される。

このとき、プロセスの最小加工寸法Ｆ値として５０ｎｍを用いる。これにより、ゲート電極２２は、幅５０ｎｍ、隣接するゲート電極２２間の距離が５０ｎｍで形成される。
言い換えれば、ゲート電極２２は、幅が５０ｎｍで、かつ間隔が５０ｎｍのラインアンドスペースパターンとして形成される。

なお、ダミーゲート電極２３は、選択トランジスタのゲート電極としては機能しない電極である。また、キャップ絶縁膜２４は、ゲート電極２２の上面及びダミーゲート電極２３の上面を覆うように形成される。

次いで、ゲート電極２２をマスクとするイオン注入法により、ゲート電極２２間に位置する半導体基板１１の表面１１ａ、及びゲート電極２２と素子分離領域１３との間に位置する半導体基板１１の表面１１ａに、ｎ型不純物（例えば、Ｐ（リン））をイオン注入する。

これにより、ゲート電極２２間に位置する半導体基板１１に、上面２６ａが半導体基板１１の表面１１ａに対して略面一とされた第１の不純物拡散領域２６が形成されると共に、ゲート電極２２と素子分離領域１３との間に位置する半導体基板１１に、上面２７ａが半導体基板１１の表面１１ａに対して略面一とされた第２の不純物拡散領域２７が形成される。第１及び第２の不純物拡散領域２６，２７は、ソース／ドレイン領域として機能する。

また、ゲート絶縁膜１９、ゲート電極２２、第１の不純物拡散領域２６、及び第２の不純物拡散領域２７を有する第１の選択用トランジスタ２９と、ゲート絶縁膜１９、ゲート電極２２、第１の不純物拡散領域２６、及び第２の不純物拡散領域２７を有し、第１の選択用トランジスタ２９と対向配置された第２の選択用トランジスタ３１と、が形成される。

第１及び第２の選択用トランジスタ２９，３１は、ＭＯＳ（Ｍｅｔａｌｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタである。また、第１及び第２の選択用トランジスタ２９，３１間に配置された第１の不純物拡散領域２６は、対向配置された第１及び第２の選択用トランジスタ２９，３１に共通の不純物拡散領域である。

次いで、ゲート絶縁膜１９の側面、ダミーゲート絶縁膜２１の側面、ゲート電極２２の側面、ダミーゲート電極２３の側面、及びキャップ絶縁膜２４の側面２４ａを覆うサイドウォール３２を形成する。
サイドウォール３２は、例えば、窒化シリコン膜（Ｓｉ_３Ｎ_４膜）、或いは、窒化シリコン膜（Ｓｉ_３Ｎ_４膜）と、酸化シリコン膜（ＳｉＯ_２膜）と、を順次積層した積層膜を形成し、その後、該積層膜をエッチバックすることで形成する。

次いで、キャップ絶縁膜２４の上面を覆うと共に、サイドウォール３２間に形成された溝を埋め込む第１の層間絶縁膜３４を形成する。
第１の層間絶縁膜２４としては、例えば、ＣＶＤ法により形成された酸化シリコン膜（ＳｉＯ_２膜）、或いは、ＳＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）法により形成された塗布系の絶縁膜（酸化シリコン膜（ＳｉＯ_２膜））等を用いることができる。

次いで、第１の層間絶縁膜３４の上面３４ａに、開口部を有したフォトレジスト（図示せず）を形成する。次いで、該フォトレジストをマスクとする異方性エッチング（例えば、ドライエッチング）により、第１の層間絶縁膜３４をエッチングすることで、第１の不純物拡散領域２６の上面２６ａを露出する第１のコンタクト孔３６と、第２の不純物拡散領域２７の上面２７ａを露出する第２のコンタクト孔３７と、を一括形成する。

次いで、第１及び第２のコンタクト孔３６,３７をプラグ形成用導電膜（例えば、ポリシリコン膜）で埋め込むことで、第１のコンタクト孔３６に配置され、第１の不純物拡散領域２６の上面２６ａと接触する第１のコンタクトプラグ３９と、第２のコンタクト孔３７に配置され、第２の不純物拡散領域２７の上面２７ａと接触する第２のコンタクトプラグ４１と、を一括形成する。
このとき、第１のコンタクトプラグ３９の上面３９ａ、及び第２のコンタクトプラグ４１の上面４１ａが第１の層間絶縁膜３４の上面３４ａに対して略面一となるように、第１及び第２のコンタクトプラグ３９,４１を形成する。

次いで、第１の層間絶縁膜３４の上面３４ａ、第１のコンタクトプラグ３９の上面３９ａ、及び第２のコンタクトプラグ４１の上面４１ａを覆う第２の層間絶縁膜４３を形成する。
第２の層間絶縁膜４３としては、例えば、ＣＶＤ法により形成された酸化シリコン膜（ＳｉＯ_２膜）、或いは、ＳＯＧ法により形成された塗布系の絶縁膜（酸化シリコン膜（ＳｉＯ_２膜））等を用いることができる。

次いで、フォトリソ技術及びドライエッチング技術により、第１のコンタクトプラグ３９の上面３９ａを露出する開口部４５を形成する。次いで、開口部４５をプラグ形成用導電膜で埋め込むことで、第１のコンタクトプラグ３９の上面３９ａと接触するビットコンタクトプラグ４６を形成する。
これにより、ビットコンタクトプラグ４６は、第１のコンタクトプラグ３９を介して、第１の不純物拡散領域２６と電気的に接続される。
また、ビットコンタクトプラグ４６は、ビットコンタクトプラグ４６の上面４６ａが第２の層間絶縁膜３４の上面３４ａに対して略面一となるように形成する。

次いで、ゲート電極２２と交差する方向に延在し、かつビットコンタクトプラグ４６の上面４６ａと接触するビット線４８を形成する。これにより、ビット線４８は、ビットコンタクトプラグ４６を介して、第１の不純物拡散領域２６と電気的に接続される。
次いで、第２の層間絶縁膜４３の上面４３ａに、ビット線４８を覆う第３の層間絶縁膜５１を形成する。第３の層間絶縁膜５１としては、例えば、ＣＶＤ法により形成された酸化シリコン膜（ＳｉＯ_２膜）、或いは、ＳＯＧ法により形成された塗布系の絶縁膜（酸化シリコン膜（ＳｉＯ_２膜））等を用いることができる。

次いで、フォトリソ技術及びドライエッチング技術により、第２のコンタクトプラグ４１上に位置する第３の層間絶縁膜５１をエッチングすることで、第２のコンタクトプラグ４１の上面４１ａを露出する第３のコンタクト孔５３を形成する。
次いで、第３のコンタクト孔５３をプラグ形成用導電膜で埋め込むことで、第２のコンタクトプラグ４１の上面４１ａと接触するキャパシタコンタクトプラグ５４を形成する。これにより、キャパシタコンタクトプラグ５４は、第２のコンタクトプラグ４１を介して、第２の不純物拡散領域２７と電気的に接続される。
また、キャパシタコンタクトプラグ５４は、キャパシタコンタクトプラグ５４の上面５４ａが、第３の層間絶縁膜５１の上面５１ａに対して略面一となるように形成する。

次いで、第３の層間絶縁膜５１の上面５１ａに、キャパシタコンタクトプラグ５４の上面５４ａと接触する容量コンタクトパッド５６を複数形成する。
容量コンタクトパッド５６は、第１の導電層５８と、第２の導電層５９と、が順次積層された構成とされている。第１の導電層５８としては、例えば、窒化タングステン膜（ＷＮ膜）を用いることができる。また。第２の導電層５９としては、例えば、タングステン膜（Ｗ膜）を用いることができる。容量コンタクトパッド５６は、キャパシタコンタクトプラグ５４を介して、第２の不純物拡散領域２７と電気的に接続されている。

次いで、第３の層間絶縁膜５１の上面５１ａに、複数の容量コンタクトパッド５６を覆うキャパシタ形成用層間絶縁膜６２を形成する。
具体的には、第３の層間絶縁膜５１の上面５１ａに、ＣＶＤ法により、酸化シリコン膜（ＳｉＯ_２膜）を成膜することで、該酸化シリコン膜（ＳｉＯ_２膜）よりなるキャパシタ形成用層間絶縁膜６２を形成する。

キャパシタ形成用層間絶縁膜６２の厚さは、要求されるキャパシタ容量値を達成可能な厚さに決定する。キャパシタ形成用層間絶縁膜６２の誘電率が一定の場合、メモリセルの微細化に伴い、キャパシタ形成用層間絶縁膜６２の厚さを厚くする必要がある。

具体的には、例えば、後述する図１５に示すシリンダ孔６４の開口径Ｒ_１が８０ｎｍの場合、キャパシタ形成用層間絶縁膜６２の厚さは、２μｍを用いる。この場合、シリンダ孔６４のアスペクト比（＝シリンダ孔６４の深さ（キャパシタ形成用層間絶縁膜６２の厚さ）／シリンダ孔６４の開口径Ｒ_１）は、２５となるので、シリンダ孔６４は、かなりアスペクト比の高い孔となる。
第１の実施の形態では、シリンダ孔６４の開口径Ｒ_１が８０ｎｍ、キャパシタ形成用層間絶縁膜６２の厚さが２μｍの場合を例に挙げて、以下の説明を行う。

次いで、図１５に示す工程では、フォトリソ技術により、キャパシタ形成用層間絶縁膜６２の上面６２ａに、開口部を有したフォトレジスト（図示せず）を形成する。該開口部（図示せず）は、シリンダ孔６４の形成領域に対応するキャパシタ形成用層間絶縁膜６２の上面６２ａを露出するように形成する。

次いで、該フォトレジストをマスクとする異方性エッチング（例えば、ドライエッチング）により、底面６４ａが容量コンタクトパッド５６（具体的には、第２の導電層５９）に到達する深さとされたシリンダ孔６４を形成する。先に説明したように、キャパシタ形成用層間絶縁膜６２の厚さが２μｍの場合、シリンダ孔６４の開口径Ｒ_１は、８０ｎｍにすることができる。図示していないフォトレジストは、シリンダ孔６４を形成後に除去する。

次いで、図１６に示す工程では、シリンダ孔６４の内面（シリンダ孔６４の側面６４ｂ及び底面６４ａ（第２の導電層５９の一部）を含む面）を覆う下部電極６６を形成する。
具体的には、以下に説明する方法により、下部電極６６を形成する。始めに、図１５に示す構造体の上面側から、第１の実施の形態の図１に示す工程と同様な処理を行うことで、下部電極形成用導電膜２として窒化チタン膜（ＴｉＮ膜）を成膜する。つまり、ＣＶＤ法により、下部電極形成用導電膜２として窒化チタン膜（ＴｉＮ膜）を成膜する。

下部電極形成用導電膜２が形成されたシリンダ孔６４の内径を大きくする観点から、下部電極形成用導電膜２の厚さは薄いことが好ましく、抵抗が問題とならない厚さで、できるだけ薄い方が好ましい。
下部電極形成用導電膜２となる窒化チタン膜（ＴｉＮ膜）の厚さは、例えば、１０ｎｍとすることができる。

次いで、窒化チタン膜（ＴｉＮ膜）をエッチバックすることで、キャパシタ形成用層間絶縁膜６２の上面６２ａに形成された窒化チタン膜（ＴｉＮ膜）を選択的に除去すると共に、シリンダ孔６４の内面（底面６４ａ及び側面６４ｂ）に形成された窒化チタン膜（ＴｉＮ膜）を残存させる。これにより、シリンダ孔６４の内面を覆い、かつ窒化チタン膜（ＴｉＮ膜）よりなる下部電極６６が形成される。

また、下部電極６６は、シリンダ孔６４の底面６４ａを構成する第２の導電層５９と接触することで、第２の導電層５９を介して、第２の不純物拡散領域２７と電気的に接続される。下部電極６６の厚さが１０ｎｍで、シリンダ孔６４の開口径Ｒ_１が８０ｎｍの場合、下部電極６６が形成されたシリンダ孔６４の内径Ｒ_２は、６０ｎｍとなる

上記窒化チタン膜（ＴｉＮ膜）は、半導体装置１０の製造プロセスにおいて、一般的に使用されている材料であり、半導体装置１０の製造プロセスとして導入しやすいというメリットがある。
また、上記ＣＶＤ法、或いはＡＬＤ法を用いて、下部電極６６を形成することで、優れた段差被覆性を得ることができる。

なお、下部電極形成用導電膜２の材料は、上記窒化チタン膜（ＴｉＮ膜）に限定されるのもではない。下部電極形成用導電膜２の材料としては、例えば、下部電極６６上に形成する誘電体膜６７（図１７参照）との反応性が低く、耐熱性が有り、かつ比較的酸化されにくい（或いは、酸化されても導電性を有する）特性を有することで、ＥＯＴの低下を引き起こさないような材料を用いるとよい。

次いで、図１７に示す工程では、下部電極６６の表面６６ａ及びキャパシタ形成用層間絶縁膜６２の上面６２ａを覆う誘電体膜６７（容量絶縁膜）を形成する。このとき、誘電体膜６７の表面６７ａが非晶質状態となるように、誘電体膜６７を形成する。
具体的には、例えば、第１の実施の形態の図２に示す工程と同様な処理を行うことで、誘電体膜６７として、厚さ４ｎｍのジルコニウム酸化膜（ＺｒＯ膜）と、厚さ１ｎｍのアルミニウム酸化膜（ＡｌＯ膜）と、厚さ４ｎｍのジルコニウム酸化膜（ＺｒＯ膜）と、が順次積層された積層膜（厚さ９ｎｍ）を形成する。

これにより、誘電体膜６７が形成されたシリンダ孔６４の内径Ｒ_３は、約４０ｎｍとなる。この段階でのシリンダ孔６４のアスペクト比（＝２０００ｎｍ／４０ｎｍ）は約５０となり、かなり大きい値となる。この場合、誘電体膜６７の表面６７ａを構成するジルコニウム酸化膜（ＺｒＯ膜）の表面が非晶質となるように形成する。誘電体膜６７は、優れた段差被覆性を有するＡＬＤ法やＣＶＤ法により形成するとよい。

次いで、図１８に示す工程では、誘電体膜６７の表面６７ａを覆うように、気相成長法により、上部電極６９（図１９参照）の構成要素のうちの１つとなる第１の導電膜６９−１を形成する。
具体的には、例えば、第１の実施の形態の図３に示す工程と同様な処理を行うことで、窒化チタン膜（ＴｉＮ膜）を主体とし、かつ厚さ１０ｎｍとされた第１の導電膜６９−１となる形成する。

なお、第１の導電膜６９−１の主体となる窒化チタン膜（ＴｉＮ膜）は、第１の実施の形態の第１変形例で説明した窒化チタン膜（ＴｉＮ膜）の形成方法、第１の実施の形態の第２変形例で説明した窒化チタン膜（ＴｉＮ膜）の形成方法、第２の実施の形態で説明した窒化チタン膜（ＴｉＮ膜）の形成方法、及び第３の実施の形態で説明した窒化チタン膜（ＴｉＮ膜）の形成方法のうち、いずれかの方法により形成してもよい。

また、第１の導電膜６９−１は、段差被覆性に優れた気相成長法であるＣＶＤ法またはＡＬＤ法により形成するとよい。
このように、段差被覆性に優れたＣＶＤ法またはＡＬＤ法を用いて、窒化チタン膜（ＴｉＮ膜）を主体とする第１の導電膜６９−１を形成することにより、高アスペクト比とされたシリンダ孔６４に形成された誘電体膜６７の表面６７ａに、高密度で、かつ均一な厚さとされた窒化チタン膜（ＴｉＮ膜）を精度よく形成することが可能となる。
これにより、窒化チタン（ＴｉＮ膜）膜のシリンダ孔６４内での成膜不良や、リーク電流の増加を抑制することが可能となり、この結果、半導体装置１０の歩留まりを向上させることができる。

また、非晶質状態とされたジルコニウム酸化膜（ＺｒＯ膜）よりなる誘電体膜６７の表面６７ａに、上部電極６９となる窒化チタン膜（ＴｉＮ膜）を形成することにより、インキュベーション時間が短くなり、窒化チタン膜（ＴｉＮ膜）の成膜速度（成膜レート）が向上するため、半導体装置１０の生産性を向上させることができる。

さらに、ジルコニウム酸化膜（ＺｒＯ膜）が結晶化する第２の基板温度（４００℃以上の温度）に到達するように、半導体基板１１を加熱しながら、第１の導電膜６９−１となる窒化チタン膜（ＴｉＮ膜）を形成することで、非晶質状態とされたジルコニウム酸化膜（ＺｒＯ膜）が結晶化され、ジルコニウム酸化膜（ＺｒＯ膜）の比誘電率を高くすることが可能となる。これにより、ＤＲＡＭの素子の信頼性の向上を図ることができる。

次いで、図１９に示す工程では、第１の導電膜６９−１の表面６９−１ａを覆うと共に、第１の導電膜６９−１が形成されたシリンダ孔６４を埋め込む厚さとされ、第１の導電膜６９−１よりも抵抗値の低い第２の導電膜６９−２を形成する。
第２の導電膜６９−２は、上部電極６９の構成要素のうちの１つである。つまり、第１の実施の形態の上部電極６９は、第１の導電膜６９−１と、第２の導電膜６９−２と、が順次積層された２層構造とされている。

第２の導電膜６９−２は、具体的には、段差被覆性に優れたＣＶＤ法またはＡＬＤ法により、ドープドシリコン膜を成膜することで形成する。該ドープドシリコン膜の厚さは、例えば、１５０ｎｍとすることができる。
このように、第１の導電膜６９−１となる窒化チタン膜（ＴｉＮ膜）と、窒化チタン膜（ＴｉＮ膜）よりも抵抗値の低い第２の導電膜６９−２となるドープドシリコン膜と、を順次積層形成することにより、窒化チタン膜（ＴｉＮ膜）のみで構成された上部電極と比較して、上部電極６９の抵抗値を小さくすることができる。

なお、第２の導電膜６９−２は、上記ドープドシリコン膜に限定されず、第１の導電膜６９−１よりも抵抗値よりも低い導電膜であればよい。具体的には、例えば、タングステン膜（Ｗ膜）やタンタル膜（Ｔａ膜）等を用いることができる。また、第２の導電膜６９−２は、必要に応じて形成すればよく、必ずしも形成する必要はない。

次いで、第１及び第２の導電膜６９−１，６９−２を成膜後、フォトリソリソ技術及びドライエッチング技術を用いて、第１及び第２の導電膜６９−１，６９−２のうち、不要な部分をエッチングにより除去することで、メモリセルアレイ部を覆うように第１及び第２の導電膜６９−１，６９−２を残存させ、第１及び第２の導電膜６９−１，６９−２よりなる上部電極６９を形成する。

これにより、下部電極６６、誘電体膜６７、及び上部電極６９よりなるＭＩＭキャパシタであるキャパシタ７１（３次元キャパシタ）が形成される。

次いで、図２０に示す工程では、第２の導電膜６９−２の上面６９−２ａを覆う第４の層間絶縁膜７３を形成する。第４の層間絶縁膜７３としては、例えば、ＣＶＤ法により形成された酸化シリコン膜（ＳｉＯ_２膜）等を用いることができる。

次いで、図示していない周辺回路領域において、第４の層間絶縁膜７３からビット線４８と接続する周辺コンタクト（図示せず）を形成する。次いで、第４の層間絶縁膜７３の上面７３ａに、該周辺コンタクトに接続され、第１の配線層７６と、第２の配線層７７とが順次積層された上部配線７５を形成する。これにより、第１の実施の形態の半導体装置１０が製造される。

なお、実際には、上部配線７５が形成された第４の層間絶縁膜７３の上面７３ａ（言い換えれば、図７に示す構造体上）に、他の層間絶縁膜、ビアホール、配線、キャップ膜、層間膜、パッド電極、及びパッシベーション膜を順次形成することで、第１の実施の形態の半導体装置１０が完成する。

第４の実施の形態の半導体装置の製造方法によれば、表面６７ａが非晶質状態とされた金属酸化膜であるジルコニウム酸化膜（ＺｒＯ膜）よりなる誘電体膜６７を形成し、次いで、非晶質状態とされたジルコニウム酸化膜（ＺｒＯ膜）よりなる誘電体膜６７の表面６７ａに窒化チタン膜（ＴｉＮ膜）を主体とする第１の導電膜６９−１を形成することにより、窒化チタン膜（ＴｉＮ膜）の結晶核の形成が進行しやすくなるので、半導体基板１１面内に形成される３次元キャパシタにおいて、良好な均一性を持って成膜することが可能となる。

この結果、リーク電流が抑制されたキャパシタ７１（３次元キャパシタ）を形成することが可能となるので、半導体装置１０の信頼性を高めることができると共に、半導体装置１０の歩留まりの向上を図ることが可能となる。
また、上記方法により、第１の導電膜６９−１となる窒化チタン膜（ＴｉＮ膜）を形成することにより、成膜速度（成膜レート）を大きくすることが可能となるので、半導体装置１０のスループットを改善することができる。

また、上部電極６９となる第１の導電膜６９−１の成膜中に、非晶質状態とされたジルコニウム酸化膜を結晶化させる方法をとるので、特別な熱処理工程を追加することなく、大きな容量のキャパシタ７１を備えた半導体装置１０を製造できる。

なお、第１の実施の形態では、半導体装置１０の一例として、ＤＲＡＭを例に挙げて説明したが、本発明は、誘電体膜６７の表面６７ａに、導電膜が形成されるＤＲＡＭ以外の半導体装置にも適用可能であり、ＤＲＡＭに限定されない。具体的には、本発明は、例えば、強誘電体メモリ装置（ＦｅＲＡＭ）にも適用可能である。

以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

以下、具体的な実験例及び比較例により、本発明の効果について説明する。

（実験例１）
実験例１では、図１８に示す構造体を構成する第１の導電膜６９−１（上部電極６９の一部）である窒化チタン膜（ＴｉＮ膜）を第１の実施の形態の第１変形例で説明した方法を用いて、実験例１のサンプルを形成した。以下に、第１の実施の形態で説明した図１４〜図１８を参照して、具体的な実験例１のサンプルの製造方法について説明する。

始めに、第１の実施の形態で説明した図１４及び図１５に示す工程と同様な処理を行なうことで、図１５に示すシリンダ孔６４を有した構造体を作成した。
次いで、図１６に示す工程では、ＣＶＤ法により、下部電極６６として厚さ１０ｎｍの窒化チタン膜（ＴｉＮ膜）を形成した。

次いで、図１７に示す工程では、ＡＬＤ法により、厚さ４ｎｍのジルコニウム酸化膜（ＺｒＯ膜）と、厚さ１ｎｍのアルミニウム酸化膜（ＡｌＯ膜）と、厚さ４ｎｍのジルコニウム酸化膜（ＺｒＯ膜）と、を順次積層させることで、ＺｒＯ（４ｎｍ）／ＡｌＯ（１ｎｍ）／ＺｒＯ（４ｎｍ）積層構造とされた誘電体膜６７を形成した。このときの成膜温度として、２２０℃を用いた。

次いで、図１８に示す工程では、図６及び図７に示す期間ＰＤにおいて、第１の段階（窒化チタン膜（ＴｉＮ膜）を堆積させる段階）、第２の段階（不活性ガスである窒素（Ｎ_２）で成膜チャンバー内をパージする段階）、第３の段階（窒化チタン膜（ＴｉＮ膜）に含まれる塩素（Ｃｌ）を除去する段階）、及び第４の段階（成膜チャンバー内をパージする段階）を１サイクルとして、該サイクルを１２回繰り返し行うことで、厚さ１０ｎｍで、かつ窒化チタン膜（ＴｉＮ膜）を主体とする第１の導電膜６９−１を形成した。これにより、図１８に示す構造体を作成した。

このとき、第１の基板温度を３００℃、第２の基板温度を４８０℃、原料（成膜ガス）として５０ｓｃｃｍの四塩化チタン（ＴｉＣｌ_４）及び５０ｓｃｃｍのアンモニア（ＮＨ_３）、成膜チャンバー内の圧力を２００Ｐａ、不活性ガスとして窒素（Ｎ_２）を用いた。
また、１サイクルの処理時間を２０秒にすると共に、第１の段階の処理時間を５秒、第２の段階の処理時間を５秒、第３の段階の処理時間を５秒、第４の段階の処理時間を５秒とした。

その後、図６及び図７に示す時刻Ｔ_５では、窒化チタン膜（ＴｉＮ膜）の成膜を停止し、時刻Ｔ_５以降の時間において、図１８に示す構造体を冷却し、図１８に示す構造体を搬出した。ここでは、時刻Ｔ_５で窒化チタン膜の成膜完了後、成膜チャンバーからウェハを取り出し、装置内で冷却してから外部に搬出した。その後、第１の導電膜６９−１上に、厚さ１５０ｎｍのドープドポリシリコンを形成した。これにより、実験例１のサンプルを作成した。

つまり、実験例１では、厚さ１０ｎｍの窒化チタン膜（ＴｉＮ膜）よりなる下部電極６６と、ＺｒＯ（４ｎｍ）／ＡｌＯ（１ｎｍ）／ＺｒＯ（４ｎｍ）積層構造とされた誘電体膜６７と、厚さ１０ｎｍの窒化チタン膜（ＴｉＮ膜）及びドープドポリシリコンよりなる上部電極６９と、よりなるキャパシタ７１を構成した。

（比較例１）
比較例１では、図１８に示す構造体を構成する第１の導電膜６９−１（窒化チタン膜（ＴｉＮ膜））の替わりとなる窒化チタン膜（ＴｉＮ膜）を第１の実施の形態の第１変形例で説明した方法とは別の方法で形成した。つまり、実験例１のサンプルと比較例１のサンプルとでは、誘電体膜６７の表面６７ａに形成される窒化チタン膜（ＴｉＮ膜）の形成方法が異なる。

図２１は、比較例１のサンプルの上部電極を構成する窒化チタン膜（ＴｉＮ膜）の形成方法を説明するための図であり、半導体基板の温度と処理時間との関係を示す図である。図２２は、比較例１のサンプルの上部電極を構成する窒化チタン膜（ＴｉＮ膜）の形成方法を説明するための図であり、窒化チタン膜（ＴｉＮ膜）を形成する際に使用するガスの供給及び停止のタイミングと処理時間との関係を示す図である。

図２１では、成膜チャンバーへ搬入直前の半導体基板１１の温度（言い換えれば、処理が開始される時刻Ｔ_０の温度）を「開始温度」として図示する。該開始温度として、室温を用いた。

以下に、図２１及び図２２を参照して、比較例１のサンプルを構成する上部電極となる窒化チタン膜（ＴｉＮ膜）の形成方法について説明する。
始めに、図２１に示す時刻Ｔ_０において、ＣＶＤ装置のチャンバー内に図１７に示す構造体を搬入し、ステージ上面と図１７に示す構造体を構成する半導体基板１１の裏面１１ｂとが接触するように、ステージの上面に図１７に示す構造体を配置した。

次いで、時刻Ｔ_１では、ステージに設けられたヒーターを用いて、半導体基板１１の温度の昇温を開始した。この昇温は、半導体基板１１の温度が４８０℃（実験例１の第２の基板温度と同じ温度）に到達するまで行なった。比較例１において、上記４８０℃という温度は、窒化チタン膜（ＴｉＮ膜）を成膜する温度（成膜中の温度）である。
次いで、時刻Ｔ_２では、成膜チャンバー内を排気し、成膜チャンバー内に不活性ガスである窒素（Ｎ_２）の供給を開始した。これにより、チャンバー内を窒素（Ｎ_２）でパージし、成膜チャンバー内の圧力を所定の圧力にした。

次いで、半導体基板の温度が４８０℃に到達した時刻Ｔ_３〜時刻Ｔ_４の期間では、半導体基板１１の温度を４８０℃に保持した。時刻Ｔ_３〜時刻Ｔ_４の期間では、窒化チタン膜（ＴｉＮ膜）の成膜を行なわない。
なお、図２１に示す時刻Ｔ_０〜時刻Ｔ_３までの期間の温度シーケンスは、第１の実施の形態で説明した図４に示す時刻Ｔ_０〜時刻Ｔ_３までの期間の温度シーケンスと等しい。

次いで、時刻Ｔ_４では、成膜チャンバー内に成膜ガスである四塩化チタン（ＴｉＣｌ_４）及びアンモニア（ＮＨ_３）を供給して、窒化チタン膜（ＴｉＮ膜）の成膜を開始した。
窒化チタン膜（ＴｉＮ膜）の成膜処理は、半導体基板１１の温度を４８０℃に保った状態で時刻Ｔ_４〜時刻Ｔ_５の期間（期間ＰＤ）行なった。成膜処理条件としては、実験例１のサンプルを構成する第１の導電膜６９−１の成膜条件と同じ条件を用いた。

具体的には、図２１に示す期間ＰＤにおいて、図６及び図７を参照して説明した第１の段階（窒化チタン膜（ＴｉＮ膜）を成長させる段階）、第２の段階（不活性ガスである窒素（Ｎ_２）で成膜チャンバー内をパージする段階）、第３の段階（窒化チタン膜（ＴｉＮ膜）に残留する塩素（Ｃｌ）の除去を促進させる段階）、及び第４の段階（成膜チャンバー内をパージする段階）を１サイクルとして、該サイクルを１２回繰り返し行うことで、厚さ１０ｎｍの窒化チタン膜（ＴｉＮ膜）を形成した。

このとき、成膜ガスとして５０ｓｃｃｍの四塩化チタン（ＴｉＣｌ_４）及び５０ｓｃｃｍのアンモニア（ＮＨ_３）、成膜チャンバー内の圧力を２００Ｐａ、不活性ガスとして窒素（Ｎ_２）を用いた。
また、１サイクルの処理時間を２０秒にすると共に、第１の段階の処理時間を５秒、第２の段階の処理時間を５秒、第３の段階の処理時間を５秒、第４の段階の処理時間を５秒とした。

次いで、図２１及び図２２に示す時刻Ｔ_５では、成膜ガスの供給を停止し、窒化チタン膜（ＴｉＮ膜）の成膜を停止させた。次いで、時刻Ｔ_５以降の時間において、図１７に示す構造体に上部電極となる窒化チタン膜（ＴｉＮ膜）が成膜された構造体を冷却し、該構造体を搬出した。ここでは、時刻Ｔ_５で窒化チタン膜の成膜完了後、成膜チャンバーからウェハを取り出し、装置内で冷却してから外部に搬出した。

その後、窒化チタン膜（ＴｉＮ膜）上に、厚さ１５０ｎｍのドープドポリシリコンを形成した。これにより、窒化チタン膜（ＴｉＮ膜）及びドープドポリシリコンよりなる上部電極を備えた比較例１のサンプルを作成した。

つまり、比較例１では、厚さ１０ｎｍの窒化チタン膜（ＴｉＮ膜）よりなる下部電極６６と、ＺｒＯ（４ｎｍ）／ＡｌＯ（１ｎｍ）／ＺｒＯ（４ｎｍ）積層構造とされた誘電体膜６７と、厚さ１０ｎｍの窒化チタン膜（ＴｉＮ膜）及びドープドポリシリコンよりなる上部電極と、よりなるキャパシタを構成した。

比較例１のサンプルでは、窒化チタン膜（ＴｉＮ膜）の成膜の開始から完了まで、半導体基板１１の温度を４８０℃（ジルコニウム酸化膜（ＺｒＯ膜）が結晶化する温度）に保持した。
よって、比較例１のサンプルの上部電極となる窒化チタン膜（ＴｉＮ膜）の形成方法では、窒化チタン膜（ＴｉＮ膜）の成膜が開始される時点において、窒化チタン膜（ＴｉＮ膜）が形成されるジルコニウム酸化膜（誘電体膜の一部）の表面は結晶化された状態となっていた。

（実験例１のキャパシタ、及び比較例１のキャパシタのリーク電流の評価）
実験例１のサンプルのキャパシタのＴＥＧ、及び比較例１のサンプルのキャパシタのＴＥＧのそれぞれを半導体基板１１の面内２３ポイント測定し、累積分布の５０％を平均値とした。
この結果を図２３に示す。図２３は、実験例１のキャパシタ、及び比較例１のキャパシタのリーク特性の評価結果を示す図である。

図２３を参照するに、実験例１のリーク電流の平均値は、比較例１のリーク電流の平均値の半分程度に低減されていることが確認できた。比較例１のサンプルでは、半導体基板１１面内におけるジルコニウム酸化膜（ＺｒＯ膜）上に形成された窒化チタン膜（ＴｉＮ膜）も厚さばらつきが大きく、リーク電流が大きくなっているものと思われる。

透過型電子顕微鏡（ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ；ＴＥＭ）を用いて、比較例１のキャパシタの断面観察を行なったところ、ジルコニウム酸化膜（ＺｒＯ膜）上に、窒化チタン膜（ＴｉＮ膜）の厚さが非常に薄い部分や、ほとんど窒化チタン膜（ＴｉＮ膜）が形成されていない部分があることが確認できた。
また、窒化チタン膜（ＴｉＮ膜）の厚さが非常に薄い部分では、窒化チタン膜（ＴｉＮ膜）上に形成されるドープドポリシリコンの成膜ガスが誘電体膜６７に侵入して、誘電体膜６７の劣化を引き起こすことが推定された。

これに対し、実験例１のサンプルでは、窒化チタン膜（ＴｉＮ膜）の厚さの面内均一性がよいため、リーク電流のばらつきが小さく、平均値も低減された。
また、透過型電子顕微鏡を用いて、実験例１のキャパシタ７１（３次元キャパシタ）の断面を観察したところ、窒化チタン膜（ＴｉＮ膜）が良好な段差被覆性を有して形成されていることが確認でき、また、窒化チタン膜（ＴｉＮ膜）の成膜不良は見られなかった。

この結果、比較例１の方法で形成された窒化チタン膜（ＴｉＮ膜）と比較して、実験例１の方法で形成した窒化チタン膜（ＴｉＮ膜）を用いた半導体装置は、歩留まりを改善できることが確認できた。
上記説明したように、実験例１の方法を用いることにより、３次元キャパシタへの応用において、良好に結晶核の形成が可能となり、リーク電流が少ない、信頼性の高いＤＲＡＭを製造できた。

（実験例２）
実験例２のサンプルとして、実験例１と同様な成膜条件を用いて、平面に形成された厚さ５ｎｍのジルコニウム酸化膜（ＺｒＯ膜）上に、厚さ１０ｎｍの窒化チタン膜（ＴｉＮ膜）を形成した。

（実験例３）
実験例３のサンプルとして、平面に形成された厚さ１００ｎｍのシリコン酸化膜（ＳｉＯ_２膜）上に、実験例１と同様な成膜条件を用いて、厚さ１０ｎｍの窒化チタン膜（ＴｉＮ膜）を形成した。

（比較例２）
比較例２のサンプルとして、比較例１と同様な成膜条件を用いて、平面に形成された厚さ５ｎｍのジルコニウム酸化膜（ＺｒＯ膜）上に、厚さ１０ｎｍの窒化チタン膜（ＴｉＮ膜）を形成した。

（比較例３）
比較例３のサンプルとして、平面に形成された厚さ１００ｎｍのシリコン酸化膜（ＳｉＯ_２膜）上に、比較例１と同様な成膜条件を用いて、厚さ１０ｎｍの窒化チタン膜（ＴｉＮ膜）を形成した。

（実験例２，３及び比較例２，３に形成された窒化チタン膜（ＴｉＮ膜）の厚さばらつきの評価結果）
上記実験例２，３のサンプル、及び比較例２，３のサンプルに形成された窒化チタン膜（ＴｉＮ膜）を、半導体基板１１の面内４９ポイント測定し、累積分布の５０％を平均値とした際の窒化チタン膜（ＴｉＮ膜）の厚さばらつきを評価した結果を図２４に示す。

図２４は、実験例２，３のサンプル及び比較例２，３のサンプルに形成された窒化チタン膜（ＴｉＮ膜）の厚さばらつきの評価結果を示す図である。
図２４を参照するに、ジルコニウム酸化膜（ＺｒＯ膜）上に窒化チタン膜（ＴｉＮ膜）を形成した実験例２及び比較例２を比較すると、実験例２の窒化チタン膜（ＴｉＮ膜）の方が、比較例２の窒化チタン膜（ＴｉＮ膜）に比べて１割程度厚く形成されていることから、実験例２の方が比較例２よりも窒化チタン膜（ＴｉＮ膜）の成膜速度（成膜レート）が１割程度速くなっていることが確認できた。

また、窒化チタン膜（ＴｉＮ膜）の厚さばらつきについて、実験例２と比較例２とを比較すると、実験例２の方が比較例２よりも５０％程度小さくなっている。よって、実験例２では、窒化チタン膜（ＴｉＮ膜）の半導体基板１１面内の厚さばらつきが抑制されていることが確認できた。

シリコン酸化膜（ＳｉＯ_２膜）上に窒化チタン膜（ＴｉＮ膜）を形成した実験例３及び比較例３を比較すると、実験例３の窒化チタン膜（ＴｉＮ膜）の厚さの平均値と、比較例３の窒化チタン膜（ＴｉＮ膜）の厚さの平均値とが略等しいことが確認できた。
また、窒化チタン膜（ＴｉＮ膜）の厚さばらつきにおいても、実験例３と比較例３とは同程度であった。

このことから、シリコン酸化膜（ＳｉＯ_２膜）上に窒化チタン膜（ＴｉＮ膜）を形成する場合、実験例３の窒化チタン膜（ＴｉＮ膜）の形成方法、及び比較例３の窒化チタン膜（ＴｉＮ膜）の形成方法は、同程度の成膜速度を有し、また、半導体基板１１面内の窒化チタン膜（ＴｉＮ膜）ばらつきも同程度であることから、同様の成膜特性を有することが分かった。

また、実験例２及び実験例３の窒化チタン膜（ＴｉＮ膜）の厚さの平均値は、略同程度であり、また、実験例２及び実験例３の窒化チタン膜（ＴｉＮ膜）の厚さばらつきについても同程度であった。
このことから、実験例２，３の窒化チタン膜（ＴｉＮ膜）の形成方法では、下地層であるジルコニウム酸化膜（ＺｒＯ膜）とシリコン酸化膜（ＳｉＯ_２膜）との間で、下地層の材料による顕著な影響は確認できなかった。

したがって、ジルコニウム酸化膜（ＺｒＯ膜）上に、比較例２，３の成膜条件を用いて窒化チタン膜（ＴｉＮ膜）を形成する場合に、半導体基板１１面内における窒化チタン膜（ＴｉＮ膜）の膜厚のばらつきが大きく、かつ成膜速度が低下していることが確認できた。

一方、本発明（この場合、実験例２，３）の窒化チタン膜（ＴｉＮ膜）の形成方法を用いれば、ジルコニウム酸化膜（ＺｒＯ膜）上における窒化チタン膜（ＴｉＮ膜）の成膜は、比較例２，３の窒化チタン膜（ＴｉＮ膜）の形成方法と比較して、半導体基板１１面内における窒化チタン膜（ＴｉＮ膜）の厚さばらつきが抑制され、窒化チタン膜（ＴｉＮ膜）の成膜速度が大きくなり、また、シリコン酸化膜（ＳｉＯ_２膜）上に窒化チタン膜（ＴｉＮ膜）を形成する場合と同程度の厚さに形成できることが確認できた。

このように、本発明の窒化チタン膜（ＴｉＮ膜）の形成方法を用いることにより、窒化チタン膜（ＴｉＮ膜）の成膜処理時間を短縮でき、かつ半導体基板１１面内における窒化チタン膜（ＴｉＮ膜）厚さばらつきを低減できることが確認できた。

これは、比較例２，３の窒化チタン膜（ＴｉＮ膜）の形成方法では、窒化チタン膜（ＴｉＮ膜）の成膜開始時点においてジルコニウム酸化膜（ＺｒＯ膜）が結晶化された状態となっているため、結晶核の形成が進行しにくく、インキュベーション時間が遅くなっていることが推定される。
そして、結晶核の形成が進行しにくいことで、窒化チタン膜（ＴｉＮ膜）の厚さの半導体基板１１面内における均一性が悪くなり、また、成膜速度が遅くなると思われる。

一方、本発明では、非晶質状態のジルコニウム酸化膜（ＺｒＯ膜）上に、窒化チタン膜（ＴｉＮ膜）の成膜を開始する方法を採用している。非晶質状態のジルコニウム酸化膜（ＺｒＯ膜）上に窒化チタン膜（ＴｉＮ膜）の成膜を行なうと、結晶核の形成が進みやすく、インキュベーション時間が短くなるため、結晶核の形成を均一的に行なうことが可能となる。よって、窒化チタン膜（ＴｉＮ膜）の半導体基板１１面内の厚さの均一性が向上し、窒化チタン膜（ＴｉＮ膜）の成膜速度が改善されるものと考えられる。

本発明は、半導体装置の製造方法に適用可能である。

１０…半導体装置、１，１１…半導体基板、１ａ，５ａ，１１ａ，６６ａ，６７ａ，６９−１ａ…表面、１ｂ，１１ｂ…裏面、２…下部電極形成用導電膜、３，６６…下部電極、５，６７…誘電体膜、６…導電膜、７，６９…上部電極、８，７１…キャパシタ、１３…素子分離領域、１３ａ，２６ａ，２７ａ,３４ａ，３９ａ,４１ａ，４３ａ,４６ａ,５１a，５４a，６２ａ，６９−２a，７３ａ…上面、１４…活性領域、１６，１８…絶縁膜、１７…導電膜、１９…ゲート絶縁膜、２１…ダミーゲート絶縁膜、２２…ゲート電極、２３…ダミーゲート電極、２４…キャップ絶縁膜、２６…第１の不純物拡散領域、２７…第２の不純物拡散領域、２９…第１の選択用トランジスタ、３１…第２の選択用トランジスタ、３２…サイドウォール、３４…第１の層間絶縁膜、３６…第１のコンタクト孔、３７…第２のコンタクト孔、３９…第１のコンタクトプラグ、４１…第２のコンタクトプラグ、４３…第２の層間絶縁膜、４５…開口部、４６…ビットコンタクトプラグ、４８…ビット線、５１…第３の層間絶縁膜、５３…第３のコンタクト孔、５４…キャパシタコンタクトプラグ、５６…容量コンタクトパッド、５８…第１の導電層、５９…第２の導電層、６２…キャパシタ形成用層間絶縁膜、６４…シリンダ孔、６４ａ…底面、６４ｂ…側面、６９−１…第１の導電膜、６９−２…第２の導電膜、７３…第４の層間絶縁膜、７５…上部配線、７６…第１の配線層、７７…第２の配線層、Ｒ_１…開口径、Ｒ_２，Ｒ_３…内径、Ｓ_１，Ｓ_２，Ｓ_３，Ｓ_４，Ｓ_５，Ｓ_６…工程、Ｔ_１，Ｔ_２，Ｔ_３，Ｔ_４，Ｔ_５，Ｔ_６，Ｔ_７…時刻

Claims

基板上に、金属酸化膜を含む誘電体膜を形成する工程と、
前記誘電体膜において、表面に非晶質の前記金属酸化膜が露出した状態で、前記誘電体膜の表面に第１の導電膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
前記第１の導電膜を形成する工程では、
前記基板の温度が第１の基板温度である状態で前記第１の導電膜の形成を開始し、形成中に前記第１の基板温度よりも高い第２の基板温度まで昇温することを特徴とする請求項１に記載の半導体装置の製造方法。
前記第２の基板温度は、前記基板上に形成された前記誘電体膜を構成する前記金属酸化膜が結晶化を始める温度であることを特徴とする請求項２に記載の半導体装置の製造方法。
前記金属酸化膜は、ジルコニウム酸化膜、ハフニウム酸化膜、または、それらのうちから選ばれる２種以上の酸化膜の積層膜であることを特徴とする請求項１乃至３のうち、いずれか１項に記載の半導体装置の製造方法。
前記第２の基板温度は、４００℃以上であることを特徴とする請求項１乃至４のうち、いずれか１項に記載の半導体装置の製造方法。
前記第１の基板温度は、３００℃以下であることを特徴とする請求項１乃至５のうち、いずれか１項に記載の半導体装置の製造方法。
前記第１の導電膜を形成する工程では、窒化チタンを主体とする導電膜を形成することを特徴とする請求項１乃至６のうち、いずれか１項に記載の半導体装置の製造方法。
前記第１の導電膜を形成する工程は、
前記誘電体の表面に前記窒化チタンを主体とする導電膜を堆積する工程と、
前記窒化チタンを主体とする導電膜を窒化させて該窒化チタンを主体とする導電膜に含まれる塩素を除去する工程と、
を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
前記第１の導電膜を形成する工程では、
前記窒化チタンを主体とする導電膜を堆積する工程と、前記窒化チタンを主体とする導電膜に含まれる塩素を除去する工程と、を複数回繰り返すことで、前記第１の導電膜を形成することを特徴とする請求項７または８に記載の半導体装置の製造方法。
前記窒化チタンを主体とする導電膜に含まれる塩素を除去する工程では、窒素含有還元ガスを用いることを特徴とする請求項８または９に記載の半導体装置の製造方法。
前記第１の導電膜を形成する工程では、気相成長法により前記第１の導電膜を形成することを特徴とする請求項１乃至１０のうち、いずれか１項に記載の半導体装置の製造方法。
前記気相成長法として、ＣＶＤ法またはＡＬＤ法を用いることを特徴とする請求項１１に記載の半導体装置の製造方法。
前記第１の導電膜を形成する工程では、
四塩化チタン及びアンモニアを含むガスを原料とした前記ＣＶＤ法によって、窒化チタンを主体とする導電膜を形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
前記第１の導電膜を形成する工程では、
前記ＡＬＤ法によって、窒化チタンを主体とする導電膜を形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
前記第１の導電膜を形成する工程の後、
前記第１の導電膜の表面に、前記第１の導電膜よりも抵抗値の低い第２の導電膜を形成する工程を更に含むことを特徴とする請求項１乃至１４のうち、いずれか１項記載の半導体装置の製造方法。
前記第２の導電膜を形成する工程では、該第２の導電膜としてドープドシリコン膜、タングステン膜、タンタル膜のうち、いずれか１つの膜を形成することを特徴とする請求項１５記載の半導体装置の製造方法。
キャパシタを形成する工程を有し、
前記キャパシタを形成する工程は、前記誘電体膜を形成する前に、下部電極を形成する工程と、
前記下部電極の表面に、前記誘電体膜を形成する工程と、
上部電極となる前記第１の導電膜を形成する工程と、
を含むことを特徴とする請求項１乃至１６のうち、いずれか１項記載の半導体装置の製造方法。
キャパシタを形成する工程を有し、
前記キャパシタを形成する工程は、前記誘電体膜を形成する前に、下部電極を形成する工程と、
前記下部電極の表面に、前記誘電体膜を形成する工程と、
上部電極となる前記第１の導電膜及び前記第２の導電膜を形成する工程と、
を含むことを特徴とする請求項１５または１６記載の半導体装置の製造方法。
前記誘電体膜を形成する工程では、前記金属酸化膜及びアルミニウム酸化膜を含む誘電体膜を形成することを特徴とする請求項１乃至１８のうち、いずれか１項に記載の半導体装置の製造方法。