KR20070106287A - 반도체소자의 캐패시터 제조 방법 - Google Patents

반도체소자의 캐패시터 제조 방법 Download PDF

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KR20070106287A
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길덕신
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Abstract

본 발명은 오믹콘택 형성 및 하부전극의 막질 치밀화를 얻으면서도 쓰루풋을 개선시킬 수 있는 반도체소자의 캐패시터 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 캐패시터 제조 방법은 스토리지노드콘택플러그가 형성된 반도체기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적으로 식각하여 상기 스토리지노드콘택플러그의 표면을 개방시키는 홀을 형성하는 단계, 상기 홀을 포함한 전면에 배리어메탈과 하부전극을 인시튜로 증착하는 단계, 하부전극분리공정을 통해 상기 홀 내부에만 배리어메탈과 하부전극을 잔류시키는 단계, 한 번의 어닐을 통해 상기 스토리지노드콘택플러그와 배리어메탈간 반응을 유도하여 오믹콘택층을 형성하면서 상기 하부전극의 막질을 치밀화시키는 단계를 포함하고, 본 발명은 하부전극분리후에 RTP 어닐을 진행하여 2번의 어닐공정을 1번의 어닐공정으로 단순화하므로써 공정 단순화 및 TAT 감소로 생산성을 개선시킬 수 있는 효과가 있다.
캐패시터, 배리어메탈, 인시튜, 쓰루풋, TiN, 오믹콘택

Description

반도체소자의 캐패시터 제조 방법{METHOD FOR MANUFACTURING CAPACITOR IN SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따른 캐패시터의 제조 방법을 간략히 도시한 도면,
도 2a 내지 도 2e는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정단면도,
도 3a 내지 도 3d는 종래기술과 본 발명에 따른 캐패시터의 여러 특성을 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 제1층간절연막
23 : 스토리지노드콘택플러그 24 : 식각정지막
25 : 제2층간절연막 26 : 홀
27a : 배리어메탈 Ti 28a : TiN 하부전극
29 : 티타늄실리사이드 30 : 유전막
31 : 상부전극
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 캐패시터의 제조 방법에 관한 것이다.
DRAM 등의 메모리소자 제조 공정에 있어 디자인룰이 감소함에 따라 셀캐패시턴스(Cell capacitacne) 증가가 요구되고 있다. 셀캐패시턴스를 증가시키기 위한 방법, 즉 유효산화막두께(Tox)를 낮추기 위한 방법 중의 하나로 기존에 SIS(Silicon Insulator Silicon) 구조 캐패시터에서 상/하부전극으로 금속물질을 사용하는 MIM(Metal Insulator Metal) 구조의 캐패시터 연구가 진행되고 있다.
최근에 MIM 구조에서 TiN을 전극물질로 사용하는데 스토리지노드콘택플러그로 사용되는 폴리실리콘플러그와 하부전극인 TiN과의 오믹콘택(Ohmic contact)을 형성하여야 한다.
도 1은 종래기술에 따른 캐패시터의 제조 방법을 간략히 도시한 도면이다.
도 1을 참조하면, 반도체기판(11) 상부에 제1층간절연막(12)을 형성한 후, 제1층간절연막(12)을 관통하여 반도체기판(11)의 일부영역에 연결되는 스토리지노드콘택플러그(13)를 형성한다. 이때, 스토리지노드콘택플러그(13)은 폴리실리콘으로 형성한다.
이어서, 스토리지노드콘택플러그(13) 상부에 제2층간절연막(14)을 형성한 후, 제2층간절연막(14)을 식각하여 스토리지노드콘택플러그(13)의 표면을 개방시키는 홀(도면부호 생략)을 형성한다.
이어서, 홀 내부에 TiN 하부전극(16)을 형성한 후, 유전막(17) 및 TiN 상부전극(18)을 차례로 형성한다.
도 1의 종래기술에서 스토리지노드콘택플러그(13)와 TiN 하부전극(16)간 오믹콘택을 형성하기 위해 TiN 하부전극(16)을 형성하기 전에 배리어메탈 Ti 증착 및 RTP(Rapid Thermal Process, 또는 RTA라고도 함) 어닐을 통해 티타늄실리사이드(15)를 형성한다.
또한, TiN 하부전극(16) 증착후에 TiN 하부전극(16) 내 Cl 등의 불순물을 제거하고 막을 치밀하게 하기 위해 퍼니스(Furnace)를 이용한 어닐을 진행하게 된다. 이때, TiN 하부전극 형성후 어닐공정을 생략하게 되면 리프레시 특성이 감소하는 문제가 발생한다.
그러나, 종래기술은 오믹콘택 형성 및 TiN 하부전극의 막질 치밀화를 위해 2번의 어닐공정을 진행하게 됨에 따라 쓰루풋(Throughput)이 저하되는 문제가 있다.
따라서, 전기적 특성의 열화없이 배리어메탈 Ti 증착 단계부터 TiN 하부전극 어닐까지 어닐 공정을 단순화하여 쓰루풋을 개선시킬 수 있는 방법이 요구된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 오믹콘택 형성 및 하부전극의 막질 치밀화를 얻으면서도 쓰루풋을 개선시킬 수 있는 반도체소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 캐패시터 제조 방법은 스토리지노드콘택플러그가 형성된 반도체기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적으로 식각하여 상기 스토리지노드콘택플러그의 표면을 개방시키는 홀을 형성하는 단계, 상기 홀을 포함한 전면에 배리어메탈과 하부전극을 인시튜로 증착하는 단계, 하부전극분리공정을 통해 상기 홀 내부에만 배리어메탈과 하부전극을 잔류시키는 단계, 한 번의 어닐을 통해 상기 스토리지노드콘택플러그와 배리어메탈간 반응을 유도하여 오믹콘택층을 형성하면서 상기 하부전극의 막질을 치밀화시키는 단계, 상기 하부전극을 포함한 전면에 유전막을 형성하는 단계; 상기 유전막에 대해 저온 및 고온의 어닐을 순차적으로 진행하는 단계, 및 상기 유전막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 배리어메탈과 하부전극을 인시튜로 증착하는 단계는 상기 하부전극의 증착을 위한 챔버에서 인시튜로 진행하는 것을 특징으로 하며, 상기 오믹콘택층을 형성하면서 상기 하부전극의 막질을 치밀화시키는 단계는 RTP 어닐로 진행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정단면도이다.
도 2a에 도시된 바와 같이, 워드라인, 비트라인 등의 공정이 완료된 반도체기판(21) 상부에 제1층간절연막(22)을 형성한 후, 제1층간절연막(22)을 관통하여 반도체기판(21)의 일부영역에 연결되는 스토리지노드콘택플러그(23)를 형성한다. 이때, 스토리지노드콘택플러그(23)는 폴리실리콘으로 형성하며, 제1층간절연막(22)은 CMP를 이용한 평탄화가 진행될 수 있다.
이어서, 스토리지노드콘택플러그(23)를 포함한 제1층간절연막(22) 상에 식각정지막(24)과 제3층간절연막(25)을 순차적으로 형성한다. 이때, 식각정지막(24)은 실리콘질화막(SiN)으로 형성한다.
이어서, 제2층간절연막(25)과 식각정지막(24)을 차례로 식각하여 스토리지노드콘택플러그(23)의 표면을 개방시키는 홀(26)을 형성한다. 이때, 홀(26) 형성을 위해 먼저 식각정지막(24)에서 식각이 멈출때까지 제2층간절연막(25)을 식각하고, 이후 식각정지막(24)을 식각한다. 그리고, 홀(26)의 폭은 스토리지노드콘택플러그(23) 및 그 주변의 제1층간절연막(22)까지 오픈시키는 폭을 갖는다.
도 2b에 도시된 바와 같이, 홀(26)을 포함한 전면에 배리어메탈인 Ti(27)를 증착하고, 연속해서 인시튜(In-situ)로 Ti(27) 상에 하부전극으로 사용될 TiN(28)을 증착한다. 즉, 하부전극으로 사용되는 TiN의 증착을 위한 하부전극 증착 챔버에서 Ti(27)와 TiN(28)을 인시튜로 증착한다.
Ti(27)과 TiN(28)의 인시튜 증착공정시, 증착 챔버(CVD 증착챔버)의 압력은 0.1∼10torr로 하고, 기판온도는 500∼700℃로 유지하며, Ti 원료물질로는 TiCl4를 사용하고 반응가스로는 NH3를 사용한다. 즉, Ti(27) 증착시에는 원료물질인 TiCl4를 단독으로 흘려주고, TiN(28) 증착시에는 TiCl4와 NH3를 동시에 흘려준다. 바람직하게, Ti(27)는 20∼70Å 두께로 증착하고, TiN(28)은 20∼70Å 두께로 증착한다. 그리고, TiN(28) 증착시 원료물질과 반응가스의 유량을 각각 10∼1000sccm으로 유지한다.
도 2c에 도시된 바와 같이, Z하부전극 분리 공정을 진행한다. 이때, 하부전극 분리 공정은 CMP 또는 에치백으로 진행한다. 즉, 홀(26)을 제외한 나머지 제2층간절연막(25) 표면의 Ti(27)와 TiN(28)을 CMP 또는 에치백으로 제거하여 홀(26) 내부에만 Ti(27)와 TiN(28)을 잔류시킨다.
상기 하부전극 분리 공정후에 홀 내부에는 TiN(28)으로 된 TiN 하부전극(28a)이 형성되고, TiN 하부전극(28a) 외측의 홀(26) 측벽에는 배리어메탈 Ti(27a)가 형성된다.
도 2d에 도시된 바와 같이, RTP 어닐을 진행하여 타늄실리사이드(TiSix, 29)를 형성한다. 이때, 티타늄실리사이드(29)는 배리어메탈 Ti(27a)와 스토리지노드콘택플러그(23)로 사용된 폴리실리콘이 반응하여 형성된 것으로서, TiN 하부전극(28a)과 스토리지노드콘택플러그(23) 사이에 오믹콘택층을 형성해준다.
바람직하게, 오믹콘택층 역할을 하는 티타늄실리사이드(29) 형성을 위한 RTP 어닐공정시, 압력은 0.1∼10torr로 하고, 기판온도는 750∼850℃로 유지하며, 어닐시간은 30초∼180초로 한다. 그리고, 어닐시 분위기는 N2, Ar 또는 He 중에서 선택 된 어느 하나의 가스 또는 이들의 혼합가스를 사용하여 불활성분위기로 유지한다.
상술한 RTP 어닐공정을 통해 티타늄실리사이드(29)를 형성함과 동시에 TiN 하부전극(28a)을 치밀화시킬 수 있다. 즉, RTP 어닐공정시의 조건에 의해 TiN 하부전극(28a) 내에 잔류하고 있는 Cl 등의 불순물을 제거할 수 있으며, 이로써 TiN 하부전극(28a)의 막질을 치밀화시킨다.
이하, 치밀화된 TiN 하부전극(28a)을 도면부호 '28b'라 한다.
도 2e에 도시된 바와 같이, 원자층증착법(ALD)을 이용하여 TiN 하부전극(28b) 상에 유전막(30)을 증착한다.
이때, 유전막(30)은 ZrO2계 유전막으로 형성하는데, 예를 들면 ZrO2 단독, Al2O3/ZrO2, ZrO2/Al2O3, ZrO2/Al2O3/ZrO2, Al2O3/ZrO2/Al2O3로 사용한다.
원자층증착법을 이용한 ZrO2의 증착방법에 대해 설명하면 다음과 같다.
먼저, ZrO2의 원료물질로는 Zr(NEtMe)4를 사용하고, 원료물질의 운반가스 및 반응가스(산화제)로는 각각 Ar과 O3를 이용하고, 퍼지가스로는 N2를 사용한다. 그리고, 기판온도는 200∼350℃로 유지하고, 반응챔버의 압력은 0.1∼1torr로 유지한다.
위와 같은 조건이 유지된 상태에서 다음의 1) 내지 4)의 공정을 반복진행하여 ZrO2를 증착한다.
1) 원료물질인 Zr(NEtMe)4을 Ar(150∼250sccm)을 운반가스로 하여 반응챔버 내부로 0.1∼10초동안 플로우시킨다. 이에 따라 Zr(NEtMe)4가 흡착된다.
2) 미반응 원료물질을 퍼지하기 위해 N2를 200∼400sccm으로 유지하여 3초∼10초동안 플로우시킨다.
3) 산화제인 O3 가스를 50∼200sccm으로 유지하여 3초∼10초동안 플로우시킨다. 이때, O3와 Zr(NEtMe)4가 반응하여 ZrO2가 증착된다.
4) 반응부산물을 퍼지하기 위해 N2를 50∼200sccm으로 유지하여 3초∼10초동안 플로우시킨다.
다음으로, 원자층증착법을 이용한 Al2O3의 증착방법에 대해 설명하면 다음과 같다.
먼저, Al2O3의 원료물질로는 TMA[Al(CH3)3]를 사용하고, 원료물질의 운반가스 및 반응가스(산화제)로는 각각 Ar과 O3를 이용하고, 퍼지가스로는 N2를 사용한다. 그리고, 기판온도는 200∼500℃로 유지하고, 반응챔버의 압력은 0.1∼1torr로 유지한다.
위와 같은 조건이 유지된 상태에서 다음의 11) 내지 14)의 공정을 반복진행하여 Al2O3를 증착한다.
11) 원료물질인 TMA을 Ar(20∼100sccm)을 운반가스로 하여 반응챔버 내부로 0.1∼10초동안 플로우시킨다. 이에 따라 TMA가 흡착된다.
12) 미반응 원료물질을 퍼지하기 위해 N2를 50∼300sccm으로 유지하여 0.1초∼5초동안 플로우시킨다.
13) 산화제인 O3 가스를 200∼500sccm으로 유지하여 3초∼10초동안 플로우시킨다. 이때, O3와 TMA가 반응하여 Al2O3가 증착된다.
14) 반응부산물을 퍼지하기 위해 N2를 300∼1000sccm으로 유지하여 0.1초∼10초동안 플로우시킨다.
위와 같은 조건에 의해 ZrO2, Al2O3를 각각 증착하는데, ZrO2, Al2O3를 교대로 진행하여(순서 무관) Al2O3/ZrO2, ZrO2/Al2O3, ZrO2/Al2O3/ZrO2, Al2O3/ZrO2/Al2O3로 증착하는 경우에는 ZrO2는 40∼100Å 두께로 하고, Al2O3는 2∼15Å 두께로 한다.
상술한 바와 같이 유전막(30)을 증착한 후에는 후속 공정으로 저온에서 플라즈마어닐 또는 UV/O3 어닐을 실시한다. 이러한 저온의 어닐공정은 유전막(30) 내의 탄소, 수소 등의 불순물 및 산소공공(Oxygen vacancy)과 같은 결함을 제거하기 위한 것이다.
예를 들어, 플라즈마어닐은 300∼450℃의 온도에서 O2, O3, N2O 및 N2/O2(N2와 O2의 혼합가스)로 이루어진 그룹중에서 선택된 어느 하나의 분위기에서 30초∼120초동안 50∼300W의 파워로 플라즈마처리한다. 이때, 플라즈마어닐시 챔버의 압력은 0.1∼1torr로 유지한다.
그리고, UV/O3 어닐은, 300∼400℃의 온도에서 2분∼10분동안 15∼30mW/cm2의 강도(intensity)로 진행한다.
다음으로, 저온의 어닐공정후에 유전막(30)의 유전상수를 증가시키기 위한 어닐을 추가로 진행한다.
예컨대, 추가 어닐은 저온 어닐보다 높은 고온 어닐로서, N2, Ar, He 등의 비활성가스분위기에서 RTA(Rapid Thermal Anneal) 또는 퍼니스어닐(Furnace anneal)을 진행한다. 여기서, RTA의 경우는 550∼750℃의 온도에서 30∼120초동안 어닐을 진행하고, 퍼니스어닐의 경우에는 500∼650℃의 온도에서 10∼30분동안 어닐을 진행한다.
다음으로, 저온 어닐 및 추가 어닐이 진행된 유전막(30) 상에 상부전극(31)을 형성한다. 이때, 상부전극(31)은 CVD TiN/PVD TiN의 적층구조로 형성한다. 일예로, CVD TiN의 증착방법은, 원료물질로 TiCl4를 사용하고 반응가스로는 NH3를 사용하며, 원료물질과 반응가스의 유량을 각각 10∼1000sccm으로 사용하여 증착한다. 그리고, 반응챔버의 압력은 0.1∼10torr로 유지하고, 기판온도는 500∼600℃로 유지하여 200 ∼400Å 두께의 TiN을 증착한다.
한편, 유전막 증착후에 진행했던 저온 어닐 및 추가 어닐은 상부전극(31) 형성후에 진행하여도 그 효과를 얻을 수 있다.
도 3a 내지 도 3d는 종래기술과 본 발명에 따른 캐패시터의 여러 특성을 나타낸 도면이다. 도 3a는 셀캐패시턴스(Cs), 도 3b는 누설(LKG), 도 3c는 BV(Breakdown Voltage), 도 3d는 저항특성(SNC to N_Rc)을 나타낸다. 그리고, 도 3a 내지 도 3d에서 웨이퍼프레임(2, 3, 4, 6, 7, 10, 12, 13, 15, 16, 18, 20) 중에서 #4, 7, 10, 13은 본 발명에 따라 인시튜로 진행한 경우이고, 나머지 웨이퍼프레임은 종래기술에 따른 것이다.
도 3a 내지 도 3d를 참조하면, 배리어메탈과 하부전극을 인시튜로 증착한 본 발명의 경우 종래기술과 비교할 때, 셀캐패시턴스, 누설, BV 및 저항특성에 유의차가 없음을 알 수 있다. 즉, 셀캐패시턴스, 누설, BV 및 저항특성을 종래기술과 같이 동일하게 유지할 수 있다.
상술한 바에 따르면, 본 발명은 배리어메탈 Ti 및 TiN 하부전극을 인시튜로 증착하고, 하부전극 분리후 RTP 어닐을 진행하여 종래기술에 비해 어닐공정을 단순화시킬 수 있다.
한편, 본 발명은 실린더구조의 캐패시터, 콘케이브 구조의 캐패시터, 유전막으로 HfO2, Ta2O5, TiO2, SrTiO3 등의 단일막을 사용하거나, 또는 이들 박막 중의 하나와 Al2O3 또는 ZrO2와의 적층구조의 유전막을 사용하는 MIM 캐패시터에 적용가능하다. 또한, 하부전극으로 Ru, Pt, Ir, Ru/RuO2, Ir/IrO2, SrRuO3 등의 금속 및 산화물하부전극을 사용하는 MIM 캐패시터의 경우에서도 인시튜 배리어메탈 Ti/TiN 증착공정을 적용할 수 있다. 즉, 하부전극이 TiN이 아닌 경우에는, 배리어메탈로 Ti과 TiN을 차례로 적층할 수 있고, 후속 하부전극 분리 공정후에 RTP 어닐을 진행하여 티타늄실리사이드를 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 하부전극 증착 챔버에서 배리어메탈 및 하부전극을 인시튜로 증착하므로써 공정을 단순화시켜 TAT(Turn Around Time)를 감소시킬 수 있다.
또한, 본 발명은 하부전극분리후에 RTP 어닐을 진행하여 2번의 어닐공정을 1번의 어닐공정으로 단순화하므로써 공정 단순화 및 TAT 감소로 생산성을 개선시킬 수 있는 효과가 있다.

Claims (14)

  1. 스토리지노드콘택플러그가 형성된 반도체기판 상부에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 상기 스토리지노드콘택플러그의 표면을 개방시키는 홀을 형성하는 단계;
    상기 홀을 포함한 전면에 배리어메탈과 하부전극을 인시튜로 증착하는 단계;
    하부전극분리공정을 통해 상기 홀 내부에만 배리어메탈과 하부전극을 잔류시키는 단계;
    한 번의 어닐을 통해 상기 스토리지노드콘택플러그와 배리어메탈간 반응을 유도하여 오믹콘택층을 형성하면서 상기 하부전극의 막질을 치밀화시키는 단계;
    상기 하부전극을 포함한 전면에 유전막을 형성하는 단계;
    상기 유전막에 대해 저온 및 고온의 어닐을 순차적으로 진행하는 단계; 및
    상기 유전막 상에 상부전극을 형성하는 단계
    를 포함하는 반도체소자의 캐패시터 제조 방법.
  2. 제1항에 있어서,
    상기 배리어메탈과 하부전극을 인시튜로 증착하는 단계는,
    상기 하부전극의 증착을 위한 챔버에서 인시튜로 진행하는 것을 특징으로 하 는 반도체소자의 캐패시터 제조 방법.
  3. 제1항에 있어서,
    상기 오믹콘택층을 형성하면서 상기 하부전극의 막질을 치밀화시키는 단계는,
    RTP 어닐로 진행하는 것을 특징으로 하는 반도체소자의 캐패시터 제조 방법.
  4. 제3항에 있어서,
    상기 RTP 어닐시,
    압력은 0.1∼10torr로 하고, 기판온도는 750∼850℃로 유지하며, 어닐시간은 30초∼180초로 하고, 어닐시 분위기는 N2, Ar 또는 He 중에서 선택된 어느 하나의 가스 또는 이들의 혼합가스를 사용하여 불활성분위기로 유지하는 것을 특징으로 하는 반도체소자의 캐패시터 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 배리어메탈과 하부전극을 인시튜로 증착하는 단계에서,
    상기 배리어메탈은 Ti로 형성하고, 상기 하부전극은 TiN으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조 방법.
  6. 제5항에 있어서,
    상기 Ti과 TiN의 인시튜 증착공정시, 증착 챔버의 압력은 0.1∼10torr로 하고, 기판온도는 500∼700℃로 유지하며, Ti 원료물질로는 TiCl4를 사용하고 반응가스로는 NH3를 사용하는 것을 특징으로 하는 반도체소자의 캐패시터 제조 방법.
  7. 제6항에 있어서,
    상기 Ti는 20∼70Å 두께로 증착하고, 상기 TiN은 20∼70Å 두께로 증착하는 것을 특징으로 하는 반도체소자의 캐패시터 제조 방법.
  8. 제6항에 있어서,
    상기 TiN 증착시 원료물질과 반응가스의 유량을 각각 10∼1000sccm으로 유지하는 것을 특징으로 하는 반도체소자의 캐패시터 제조 방법.
  9. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 배리어메탈과 하부전극을 인시튜로 증착하는 단계에서,
    상기 배리어메탈은 Ti과 TiN을 차례로 적층하고, 상기 하부전극은 Ru, Pt, Ir, Ru/RuO2, Ir/IrO2 및 SrRuO3로 이루어진 그룹중에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조 방법.
  10. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 유전막에 대해 저온 및 고온의 어닐을 순차적으로 진행하는 단계에서,
    상기 저온 어닐은 플라즈마어닐 또는 UV/O3 어닐을 실시하고, 상기 고온 어닐은 RTA 또는 퍼니스어닐을 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 제조 방법.
  11. 제10항에 있어서,
    상기 플라즈마어닐은 300∼450℃의 온도에서 O2, O3, N2O 및 N2/O2(N2와 O2의 혼합가스)로 이루어진 그룹중에서 선택된 어느 하나의 분위기에서 30초∼120초동안 50∼300W의 파워로 플라즈마처리하는 것을 특징으로 하는 반도체소자의 캐패시터 제조 방법.
  12. 제10항에 있어서,
    상기 UV/O3 어닐은, 300∼400℃의 온도에서 2분∼10분동안 15∼30mW/cm2의 강도로 진행하는 것을 특징으로 하는 반도체소자의 캐패시터 제조 방법.
  13. 제10항에 있어서,
    상기 고온 어닐은 비활성가스분위기에서 진행하되, 상기 RTA는 550∼750℃의 온도에서 30∼120초동안 어닐을 진행하고, 상기 퍼니스어닐은 500∼650℃의 온도에서 10∼30분동안 어닐을 진행하는 것을 특징으로 하는 반도체소자의 캐패시터 제조 방법.
  14. 제1항에 있어서,
    상기 유전막은,
    ZrO2 단독, Al2O3/ZrO2, ZrO2/Al2O3, ZrO2/Al2O3/ZrO2 및 Al2O3/ZrO2/Al2O3로 이루어진 그룹 중에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조 방법.
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